JPH1063574A - キャッシュメモリ付プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵ、外部メモリ、およびキャッシュメモ
リを備えた情報装置において、ＣＰＵのオーバーヘッド
が少なくかつＣＰＵの実行中のプログラムによるキャッ
シュメモリアクセスとの競合が問題にならない外部メモ
リからキャッシュメモリへのデータのプリフェッチを行
なうプロセッサを提供する。 【解決手段】 ＤＭＡ機能付外部Ｉ／Ｆユニット５が、
ＣＰＵ１が先の段階で処理するデータを予測し、それら
データをＣＰＵ１制御の入出力手段とは独立して外部メ
モリ１３からキャッシュメモリ３に連続して転送するこ
とによってＣＰＵ１のオーバーヘッドの少ないキャッシ
ュメモリ３へのデータのプリフェッチを可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ、外部メモ
リ、およびキャッシュメモリを備えたプロセッサに関す
るものである。

【０００２】

【従来の技術】コンピュータにおいて、システム全体の
処理速度を上げるための有効な手段の一つとしてキャッ
シュメモリが広く使用されている。従来のキャッシュメ
モリ付きプロセッサの動作の一例を以下に説明する。

【０００３】図３に従来のキャッシュメモリ付プロセッ
サを用いたシステム構成を簡単に示す。図３おいて、３
１は従来のプロセッサである。プロセッサ３１の要素と
して、３２はＣＰＵ、３３は命令キャッシュメモリ、３
４はデータキャッシュメモリ、３５は内部バスである。
３６は外部バス、３７は外部メモリであり、プロセッサ
３１は外部バス３６により外部にある外部メモリ３７と
接続されている。

【０００４】次に従来のキャッシュメモリ付プロセッサ
の一般的な動作について簡単に説明する。ＣＰＵ３２は
必要とするデータがキャッシュメモリ３３に存在する場
合、キャッシュメモリ３３から内部バス３５を介してデ
ータを読み出す。必要とするデータがキャッシュメモリ
３３に存在しない場合、外部メモリ３７から内部バス３
５と外部バス３６を介してデータを読み出すと同時にキ
ャッシュメモリ３３へそのデータを書き込む。次回ＣＰ
Ｕ３２は同じデータを必要としたときにはキャッシュメ
モリ３３からデータを読み出す。一般にＣＰＵ３２とキ
ャッシュメモリ３３との間の入出力のスピードは、ＣＰ
Ｕ３２と外部メモリ３７との間の入出力のスピードより
速いため、データ転送に必要なＣＰＵ３２の待ち時間は
短縮できる。

【０００５】

【発明が解決しようとする課題】しかし、従来の構成に
おいては、ＣＰＵ３２があるデータを必要とした段階で
キャッシュメモリ３３の内容の確認が行われ、キャッシ
ュメモリ３３内に必要なデータが無い場合にはその度
に、外部メモリ３７からデータが読み出され、同時にキ
ャッシュメモリ３３にそのデータを書き込む必要があっ
た。その間のＣＰＵ３２の待ち時間はシステム全体の効
率の上から問題があった。また従来はキャッシュメモリ
３３のヒット率を上げるためにデータの先取り（以下、
プリフェッチと記す）を行なうシステムがあるが、ＣＰ
Ｕ３２のオーバーヘッドになり、またＣＰＵ３２の実行
中のプログラムによるキャッシュメモリアクセスとプリ
フェッチによるキャッシュメモリアクセスが競合するこ
とによる処理効率の低下が問題となっていた。

【０００６】そこで、本発明は、ＣＰＵのオーバーヘッ
ドが少なくかつＣＰＵの実行中のプログラムによるキャ
ッシュメモリアクセスとの競合が問題にならないキャッ
シュメモリと外部メモリのデータ入出力手段を提供し、
キャッシュメモリへのデータのプリフェッチを行なうこ
とができるプロセッサを提供することを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
に、本発明は、ＣＰＵ、外部メモリ、キャッシュメモ
リ、および外部インタフェースユニットを備えたプロセ
ッサにおいて、前記外部インタフェースユニットが、前
記外部メモリとのデータ入出力手段、前記キャッシュメ
モリとのデータ入出力手段、前記ＣＰＵが先の段階で処
理するデータの前記外部メモリでのアドレスを指定する
手段、およびそれら指定された前記アドレスのデータを
前記ＣＰＵ制御の入出力手段とは独立して前記外部メモ
リと前記キャッシュメモリ間で入出力する手段を備え、
前記キャッシュメモリと前記外部メモリとの間のダイレ
クトアクセスメモリ機能により前記ＣＰＵが処理するデ
ータを前記キャッシュメモリに先取りする。

【０００８】かかる構成により、外部メモリからキャッ
シュメモリへのデータのダイレクトメモリアクセス転送
によるプリフェッチを実現する。

【０００９】前記本発明のプロセッサにおいては、キャ
ッシュメモリが命令キャッシュとデータキャッシュから
なることが好ましい。この手段により、命令とデータの
それぞれの処理、参照の特性に沿ったプリフェッチとす
ることができ、一層の効率的処理ができる。

【００１０】上記手段により外部インタフェースユニッ
トはＣＰＵとは競合しないキャッシュメモリとの入出力
手段を持つが、さらに、キャッシュメモリが複数個のブ
ロックからなり、各ブロック毎に独立した入出力手段を
備え、前記外部インタフェースユニットが、前記ＣＰＵ
の前記キャッシュメモリのあるブロックへの入出力中に
おいては、前記キャッシュメモリの別のブロックへの書
込みをする手段とを備えることが好ましい。この手段に
より、外部インタフェースユニットがＣＰＵとはアクセ
スが競合することなくキャッシュメモリブロックへの入
出力を行なうことができる。

【００１１】さらに、ＣＰＵが必要とするデータがキャ
ッシュメモリに存在しない場合に、外部インタフェース
ユニットのダイレクトメモリアクセス機能を一時停止さ
せ、ＣＰＵの制御により外部メモリからデータを読み込
む手段を備えることが好ましい。この手段により、ＣＰ
Ｕの外部メモリアクセスを優先させることができ、ＣＰ
Ｕの処理効率の低下を防止することができる。

【００１２】さらに、リセットからの復帰時に、外部イ
ンタフェースユニットが、ＣＰＵが先の段階で処理する
データの外部メモリでのアドレスを指定する手段とし
て、ＣＰＵからの設定を待たずにシステム立ち上げおよ
び設定されている立ち上げ後の処理シーケンスに従って
それらデータの外部メモリでのアドレスを指定すること
が好ましい。この手段により、リセット復帰時に設定さ
れている処理を外部メモリから連続してキャッシュメモ
リにロードでき、ＣＰＵの処理効率を上げることができ
る。

【００１３】

【発明の実施の形態】図１に、本発明の第１の実施の形
態に係るプロセッサの構成図を示す。図２は、本発明の
第１の実施の形態に係わる命令キャッシュメモリの構成
をさらに詳しく示したものである。なお、以下に示す実
施例は、本発明の第１の実施例におけるキャッシュメモ
リ付プロセッサを用いたシステム構成のうち、特に命令
キャッシュメモリへの命令データ取り込みを中心に示し
たものである。データキャッシュメモリへのデータ取り
込みも同様である。

【００１４】図１において、１は本発明に係わるプロセ
ッサである。プロセッサ１の要素として、２はＣＰＵ、
３は命令キャッシュメモリ、４はデータキャッシュメモ
リ、５はダイレクトメモリアクセス機能付外部インタフ
ェースユニット（以下、ＤＭＡ機能付外部Ｉ／Ｆユニッ
トと略記する）、６は命令キャッシュメモリバスであっ
て、ダイレクトメモリアクセス機能付外部インタフェー
スユニット５と命令キャッシュメモリ３とのデータ入出
力に使用される。ここではアドレス幅が１２ビットでデ
ータ幅が１６ビットとする。７はキャッシュミス信号検
出回路であって、命令キャッシュメモリ３から出力され
るキャッシュミス信号を検出する。８はＣＰＵ２が命令
キャッシュメモリ３から命令データを読み出す際に使用
する内部バスＡで、ここではアドレス幅が２４ビットで
データ幅が１６ビットとする。９は外部メモリ１３との
データ入出力に使用される内部バスＢで、ここではアド
レス幅が２４ビットでデータ幅が１６ビットとする。１
０はキャッシュミス検出信号回路７に接続されているバ
ススイッチであって、内部バスＡと内部バスＢとの接続
を制御する。１１ははＣＰＵ２がダイレクトメモリアク
セス機能付外部インタフェースユニットを制御するため
に使用する制御線である。１２は内部バスＢと外部メモ
リ１３とを接続する外部バス、１３は外部メモリであ
る。プロセッサ１は外部バス１２により外部メモリ１３
に接続されている。以下、５をＤＭＡ機能付き外部Ｉ／
Ｆユニットと記す。

【００１５】図２において、３は命令キャッシュメモリ
で、図１における命令キャッシュメモリ３にあたる。６
はキャッシュメモリバスで、図１におけるキャッシュメ
モリバス６にあたる。７はキャッシュミス検出回路であ
り、図１におけるキャッシュミス検出回路７にあたる。
８は内部バスＡであり、図１における内部バス８にあた
る。２１はキャッシュメモリ内にブロック構成で設けら
れている個々のキャッシュメモリブロックで、ここでは
２１ａから２１ｐまで１６個のブロックがある。２２は
命令キャッシュブロック２１内の比較器であって、アド
レスメモリ２２内のフラグが１の時にアドレスメモリ２
２内の１６ビットの命令データと内部バスＡ８のアドレ
ス上位１６ビットを比較し、一致していた場合に１を出
力する比較器で、ＣＰＵが要求しているデータのアドレ
スとキャッシュメモリブロック内にあるデータを比較す
る。２３は命令キャッシュブロック２１内のアドレスメ
モリであって、内部バスＡ８のアドレス上位１６ビット
に相当するデータとこの命令データが有効であることを
示すための１ビットのフラグを記憶する。２４は命令キ
ャッシュブロック２１内の命令データメモリであって、
１６ビット幅の命令データを８ビットのアドレスで表さ
れる個数つまり２５６個を記憶し、内部バスＡ８のアド
レス下位８ビットのデータで指定される１６ビット幅の
命令データを出力制御回路２５に出力し、命令キャッシ
ュメモリバス６からのアドレス下位８ビットで指定され
る場所に命令キャッシュ書き込みバス６の１６ビット幅
の命令データを書き込む。２５は命令キャッシュブロッ
ク２１内の出力制御回路であって、比較器２２が一致を
検出したときに命令データメモリ２４から読み出された
１６ビット幅の命令データを内部バスＡ８に出力する。
なお命令キャッシュブロック２１は１６個からなるもの
とし、上記２２から２５は個々のキャッシュメモリブロ
ック２１ａから２１ｐまでに対応してそれぞれ２２ａか
ら２２ｐ、２３ａから２３ｐ、２４ａから２４ｐ、２５
ａから２５ｐまである。２６は各命令キャッシュブロッ
ク２１の比較器２２が出力する信号の論理和の否定を演
算するＮＯＲ回路であり、比較器２２とともにＣＰＵ２
が必要とする命令データが命令キャッシュメモリ３内部
に存在するかを判定する回路を構成する。

【００１６】外部メモリ１３内では００００００番地か
らＦＦＦＥＦＦ番地まではＣＰＵ２の通常の命令データ
が記憶され、ＦＦＦＦ００番地からＦＦＦＦＦＦ番地ま
でには割り込み制御ルーチン、ライブラリ関数用の命令
データが記憶される。

【００１７】リセット時、命令キャッシュメモリ３内の
全ての個々のアドレスメモリ２３ａから２３ｐ内のフラ
グは「０」にクリアされる。

【００１８】リセットが解除されると、ＤＭＡ機能付外
部Ｉ／Ｆユニット５が内部バスＢ９及び外部バス１２を
介して外部メモリ１３のＦＦＦＦ００番地からＦＦＦＦ
ＦＦ番地までに記憶される割り込み制御ルーチン、ライ
ブラリ関数用命令データを順次読みだし、命令キャッシ
ュメモリバス６を介して命令キャッシュメモリ３の命令
キャッシュブロック２１ｐ内の命令データメモリ２４ｐ
に書き込む。この時、命令キャッシュメモリバス６のア
ドレス上位４ビットは命令キャッシュメモリ３内の命令
キャッシュブロック２１ｐを示すために「Ｆ」とされ
る。また、命令キャッシュメモリバス６のアドレス下位
８ビットは外部メモリ１３を読み出す際に使用される外
部バス１２の下位８ビットの値と同じものとされ、命令
キャッシュブロック２１ｐ内の命令データメモリ２４ｐ
への書き込み場所を示すために使用する。

【００１９】この書き込みが終了した時点でＤＭＡ機能
付外部Ｉ／Ｆユニット５はアドレス命令キャッシュブロ
ック２１ｐ内のアドレスメモリ２３ｐに、外部メモリ１
３のアドレス上位１６ビットに相当する１６ビットの命
令データ「ＦＦＦＦ」を書き込み、同時に命令キャッシ
ュブロック２１ｐ内のアドレスメモリ２３ｐのフラグに
「１」を書き込む。

【００２０】またＤＭＡ機能付外部Ｉ／Ｆユニット５
は、内部バスＢ９及び外部バス１２を介して外部メモリ
１３の００００００番地から００００ＦＦ番地までに記
憶される命令データを順次読みだし、命令キャッシュメ
モリバス６を介して命令キャッシュメモリ３の命令キャ
ッシュブロック２１ａ内の命令データメモリ２４ａに書
き込む。この時、命令キャッシュメモリバス６のアドレ
ス上位４ビットは命令キャッシュメモリ３内の命令キャ
ッシュブロック２１ａを示すために「０」とされる。ま
た、命令キャッシュメモリバス６のアドレス下位８ビッ
トは外部メモリ１３を読み出す際に使用される外部バス
１２下位８ビットの値と同じものとされ、命令キャッシ
ュブロック２１ａ内の命令データメモリ２４ａへの書き
込み場所を示すために使用する。

【００２１】この書き込みが終了した時点でＤＭＡ機能
付き外部Ｉ／Ｆユニット５は命令キャッシュブロック２
１ａ内のアドレスメモリ２３ａに、外部メモリ１３のア
ドレス上位１６ビットに相当する１６ビットの命令デー
タ「００００」を書き込み、同時に命令キャッシュブロ
ック２１ａ内のアドレスメモリ２３ａのフラグに「１」
を書き込む。

【００２２】ＤＭＡ機能付外部Ｉ／Ｆユニット５が行う
これらの命令キャッシュブロック２１ａへの上記書き込
み終了後、ＣＰＵ２は処理を開始するため、内部バスＡ
８のアドレスに「００００００」を出力する。命令キャ
ッシュメモリ３の各命令キャッシュブロック２１ａから
２１ｐでは、内部バスＡ８に出力されたアドレスの上位
１６ビットの値「００００」と各命令キャッシュブロッ
ク２１ａから２１ｐ内のアドレスメモリ２３ａから２３
ｐの外部メモリ１３のアドレス上位１６ビットに相当す
る１６ビットデータが一致し、かつアドレスメモリ２３
ａから２３ｐのフラグが「１」になっているか、つまり
外部メモリ１３内の命令データが各命令キャッシュブロ
ック内に存在するキャッシュヒットであるか、外部メモ
リ１３内の命令データが各命令キャッシュブロック内に
存在しないキャッシュミスか比較器２２ａから２２ｐが
判定する。今の場合、命令キャッシュブロック２１ａの
比較器２２ａのみが、キャッシュヒットを判定する。

【００２３】比較器２２ａがキャッシュヒットを判定し
た命令キャッシュブロック２１ａではＣＰＵ２が内部バ
スＡ８に出力したアドレスの下位８ビットの値により命
令データメモリ２４ａから命令データを読み出し、出力
制御回路２５ａを介して内部バスＡ８に出力する。

【００２４】ＣＰＵ２は内部バスＡ８の命令データを読
み込むことにより外部メモリ１３の００００００番地に
記憶される命令データと同じものを得ることができる。
同様にして、ＣＰＵ２は引き続き外部メモリ１３の００
０００１番地から００００ＦＦ番地に記憶される命令デ
ータと同じ命令データを命令キャッシュメモリ３の命令
キャッシュブロック２１ａから読み出していく。

【００２５】ＣＰＵ２は命令キャッシュメモリ３から、
外部メモリ１３の０００００１番地から００００ＦＦ番
地に記憶される命令データと同じ内容を命令キャッシュ
メモリ３から読み出す途中において、制御線１１を介し
てＤＭＡ機能付外部Ｉ／Ｆユニット５に、外部メモリ１
３の０００１００番地から０００１ＦＦ番地の命令デー
タを命令キャッシュメモリ３内の命令キャッシュブロッ
ク２１ｂ内に取り込むように命令を与える。ＤＭＡ機能
付外部Ｉ／Ｆユニット５は、ＣＰＵ２からの命令を受け
て、ＣＰＵ２の動作とは独立して、内部バスＢ９及び外
部バス１２を介して外部メモリ１３の０００１００番地
から０００１ＦＦ番地までの命令データを順次読みだ
し、命令キャッシュメモリバス６を介して命令キャッシ
ュメモリ３の命令キャッシュブロック２１ｂ内の命令デ
ータメモリ２４ｂに書き込む。

【００２６】この時、命令キャッシュメモリバス６のア
ドレス上位４ビットは命令キャッシュメモリ３内の命令
キャッシュブロック２１ｂを示すために「１」とされ
る。また、命令キャッシュメモリバス６のアドレス下位
８ビットは外部メモリ１３を読み出す際に使用される外
部バス１２下位８ビットの値と同じくされ、命令キャッ
シュブロック２１ｂ内の命令データメモリ２４ｂへの書
き込み場所を示すために使用する。

【００２７】この書き込みが終了した時点でＤＭＡ機能
付外部Ｉ／Ｆユニット５は命令キャッシュブロック２１
ｂ内のアドレスメモリ２３ｂに、外部メモリ１３のアド
レス上位１６ビットに相当する１６ビットの命令データ
「０００１」を書き込み、同時に命令キャッシュブロッ
ク２１ｂ内のアドレスメモリ２３ｂのフラグに「１」を
書き込む。

【００２８】このように命令キャッシュメモリ３では、
ＣＰＵ２による命令キャッシュメモリ２１ａにある命令
データの読み出しと処理が行なわれている間、ＤＭＡ機
能付外部Ｉ／Ｆユニット５による命令キャッシュメモリ
２１ｂに対する命令データの書き込みが同時に行なわれ
る。

【００２９】ＣＰＵ２は命令データの読み込みのほかに
命令データの処理が必要とされるため、連続して命令キ
ャッシュメモリ３から命令データを読み出しているわけ
ではない。また繰り返し利用される命令データが存在す
るのに対し、ＤＭＡ機能付外部Ｉ／Ｆユニット５は連続
して外部メモリ１３から命令データを読み出し、命令キ
ャッシュメモリ３に命令データを書き込む。このため、
ＣＰＵ２の処理速度に対して外部メモリ１３のデータ読
み出し速度が遅い場合でも、ＣＰＵ２が次の段階で必要
とする命令データをあらかじめ命令キャッシュメモリ３
に取り込んでおくことができ、システム全体の性能向上
をはかることができる。

【００３０】外部メモリ１３がバーストモード等連続高
速読み出しに対応していればさらに確実に命令キャッシ
ュメモリ３に命令データを取り込んでおくことができ
る。

【００３１】また、割り込み制御ルーチン、ライブラリ
関数等、高速な処理が必要とされる命令データを命令キ
ャッシュブロック２１ｐに読み込んでおくことにより確
実にそのルーチンを望む速度で処理することができる。

【００３２】その後、ＤＭＡ機能付外部Ｉ／Ｆユニット
５は同様な手順でＣＰＵが先の段階で処理する命令デー
タを外部メモリ１３から命令キャッシュメモリ３の空い
ている命令キャッシュメモリブロック２１ｃ〜２１ｏに
先取りしていく。空いている命令キャッシュメモリブロ
ックがなくなった場合、その時点で命令キャッシュメモ
リブロックにあるデータのうち、優先順位の低いデータ
のある命令キャッシュメモリブロックの当該命令データ
を破棄し、そこに先取りした命令データを書き込む。優
先順位の決め方としては従来からランダム方式、ＦＩＦ
Ｏ方式、ＬＲＵ方式などが広く使われている。

【００３３】上記の例では、説明を簡単にするためにリ
セットからの復帰後のシステムの動作を中心に説明した
が、その後のシステムの処理においてプログラムの条件
分岐の発生、割り込みの発生、またはキャッシュミスの
発生などでＣＰＵが命令キャッシュメモリに取り込まれ
ているデータの以外のデータを必要とした場合も、分岐
先の命令データアドレスを上記の例の００００００番地
と同様に扱うことによりその後の条件分岐先などの命令
データの先取りの処理が同様に実現できる。

【００３４】ＣＰＵ２が必要とする命令データが命令キ
ャッシュメモリ３に存在しない場合には、各命令キャッ
シュブロック２１ａから２１ｐの比較器２２ａから２２
ｐがキャッシュヒットを判定せず、この判定を入力とす
るＮＯＲ回路２６がキャッシュミス検出信号を出力す
る。キャッシュミス検出信号が出力されると、ＤＭＡ機
能付外部Ｉ／Ｆユニット５は一時的に内部バスＢ９の使
用を中止し、バススイッチ１０が内部バスＡ８と内部バ
スＢ９を接続する。これによりＣＰＵ２は直接外部メモ
リ１３から必要とする命令データを得ることができる。

【００３５】また、上記の例では、ＤＭＡ機能付外部Ｉ
／Ｆユニットが外部メモリから取り込み指示とそのデー
タの外部メモリでのアドレスはＣＰＵにより設定されて
いるが、システム立ち上げおよび立ち上げ後の処理をあ
らかじめ設定しておれば、ＤＭＡ機能付外部Ｉ／Ｆユニ
ットはＣＰＵからの設定を待つことなく先行して空いて
いるキャッシュメモリブロックにデータを先取りでき
る。

【００３６】なお、上記実施の形態では、命令キャッシ
ュメモリバス６、内部バスＡ８、内部バスＢ９、外部バ
ス１２、外部メモリ１３、命令キャッシュブロック２１
ａから２１ｐ内のアドレスメモリ２３ａから２３ｐ、命
令データメモリ２４ａから２４ｐのアドレス幅、データ
幅、および命令キャッシュブロック２１ａから２１ｐの
数を示して説明したが、一例を示したもので他の数値で
あってもよい。

【００３７】また、本実施例では、命令キャッシュメモ
リ３を中心に述べたが、データキャッシュメモリ４に対
する実施例としても、ＣＰＵ２、ＤＭＡ機能付外部Ｉ／
Ｆユニット５、命令キャッシュメモリバス６、キャッシ
ュミス検出信号回路７、内部バスＡ８、内部バスＢ９、
バススイッチ１０、制御線１１、外部バス１２、外部メ
モリ１３の動作は同様である。ただし、上記実施の形態
において、命令キャッシュメモリの場合、命令キャッシ
ュメモリブロックに空きがなくなったときはＬＲＵなど
の優先順位づけに従い、優先順位の低い命令データをそ
のブロックから破棄するとなっているが、データキャッ
シュメモリの場合、データキャッシュメモリに読み込ん
だデータがキャッシュメモリ上でＣＰＵにより更新され
ていないときには当該データを破棄し、更新されている
ときは外部メモリに転送して当該データの外部メモリで
の該当するアドレス部分への書き込み、つまりライトバ
ックをする必要がある。

【００３８】また、本実施例では、命令キャッシュメモ
リ３、データキャッシュメモリ４およびＤＭＡ機能付外
部Ｉ／Ｆユニット５をプロセッサ１へのいわゆるオンチ
ップタイプとして記載したが、いわゆるオフチップタイ
プの構成としてもよい。

【００３９】また、外部メモリはメインメモリとしても
よく、またオフチップタイプの２次キャッシュメモリと
してもよい。

【００４０】

【発明の効果】以上のように本発明のキャッシュメモリ
付プロセッサによれば、ＤＭＡ機能付外部Ｉ／Ｆユニッ
トにより外部メモリからデータをプリフェッチしてキャ
ッシュメモリ内に読み込み、効率的にキャッシュメモリ
に蓄えておくことができ、キャッシュミスを減少させる
ことができる。ＣＰＵがキャッシュメモリにアクセス中
であっても、キャッシュメモリへのＤＭＡ機能付外部Ｉ
／Ｆユニットによるデータ入出力ができる。

【００４１】キャッシュメモリがブロック毎にＤＭＡ機
能付外部Ｉ／Ｆユニットとの入出力手段を備えることに
より、ＣＰＵがキャッシュメモリのあるブロックへの入
出力中においては、別のブロックへの書き込みができ、
ＣＰＵとアクセスが競合することなく、効率的なキャッ
シュへのプリフェッチができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるプロセッサを
用いたシステム構成図。

【図２】本発明の第１の実施形態における命令キャッシ
ュメモリの構成図。

【図３】従来の命令キャッシュ付プロセッサを用いたシ
ステム構成図。

【符号の説明】

１ プロセッサ ２ ＣＰＵ ３ 命令キャッシュメモリ ４ データキャッシュメモリ ５ ＤＭＡ機能付外部Ｉ／Ｆユニット ６ 命令キャッシュメモリバス ７ キャッシュミス検出信号回路 ８ 内部バスＡ ９ 内部バスＢ １０ バススイッチ １１ 制御線 １２ 外部バス １３ 外部メモリ ２１ａ〜２１ｐ 命令キャッシュメモリブロック ２２ａ〜２２ｐ 比較器 ２３ａ〜２３ｐ アドレスメモリ ２４ａ〜２４ｐ 命令データメモリ ２５ａ〜２５ｐ 出力回路 ２６ ＮＯＲ回路 ３１ プロセッサ ３２ ＣＰＵ ３３ 命令キャッシュメモリ ３４ データキャッシュメモリ ３５ 内部バス ３６ 外部バス ３７ 外部メモリ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ、外部メモリ、キャッシュメモ
   リ、および外部インタフェースユニットを備えたプロセ
   ッサにおいて、 前記外部インタフェースユニットが、前記外部メモリと
   のデータ入出力手段、前記キャッシュメモリとのデータ
   入出力手段、前記ＣＰＵが先の段階で処理するデータの
   前記外部メモリでのアドレスを指定する手段、およびそ
   れら指定された前記アドレスのデータを前記ＣＰＵ制御
   の入出力手段とは独立して前記外部メモリと前記キャッ
   シュメモリ間で入出力する手段を備え、 前記キャッシュメモリと前記外部メモリとの間のダイレ
   クトアクセスメモリ機能により前記ＣＰＵが処理するデ
   ータを前記キャッシュメモリに先取りすることを特徴と
   するキャッシュメモリ付プロセッサ。
2. 【請求項２】 前記キャッシュメモリが、命令キャッシ
   ュメモリとデータキャッシュメモリからなる請求項１に
   記載のキャッシュメモリ付プロセッサ。
3. 【請求項３】 前記キャッシュメモリが複数のブロック
   からなり、各ブロック毎に独立した入出力手段を備え、 前記外部インタフェースユニットが、前記ＣＰＵの前記
   キャッシュメモリのあるブロックへの入出力中は前記キ
   ャッシュメモリの別のブロックへの書き込みをする手段
   とを備えることにより、 前記ＣＰＵのキャッシュメモリへのアクセスと、前記外
   部インタフェースユニットのキャッシュメモリへの書き
   込みとが競合しない請求項１または２に記載のキャッシ
   ュメモリ付プロセッサ。
4. 【請求項４】 前記ＣＰＵが必要とするデータがキャッ
   シュメモリに存在しない場合に、前記外部インタフェー
   スユニットのダイレクトメモリアクセス機能を一時停止
   させ、前記ＣＰＵの制御により前記外部メモリからデー
   タを読み込む手段を備えた請求項１、２または３に記載
   のキャッシュメモリ付プロセッサ。
5. 【請求項５】 リセットからの復帰時に、前記外部イン
   タフェースユニットが、前記ＣＰＵが先の段階で処理す
   るデータの外部メモリでのアドレスを指定する手段とし
   て、ＣＰＵからの設定を待たずにあらかじめ決められて
   いるシステム立ち上げおよび立ち上げ後の処理シーケン
   スに従って前記データの外部メモリでのアドレスを指定
   する請求項１、２または３に記載のキャッシュメモリ付
   プロセッサ。