JP3161422B2 - マイクロコンピュータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特にＣＰＵにおけるロードデータ待ちによる
処理速度の低下を改善したマイクロコンピュータに関す
る。
タに関し、特にＣＰＵにおけるロードデータ待ちによる
処理速度の低下を改善したマイクロコンピュータに関す
る。
【０００２】
【従来の技術】マイクロコンピュータでは、ＣＰＵが命
令フェッチ、もしくは演算のソースデータが必要とわか
ったときにロード動作が発生する。そして、ＣＰＵは、
ロード動作が完了するまではデータ待ちとして次の命令
実行が停止される。したがって、マイクロコンピュータ
における処理速度を向上するためには、なるべく優先的
に行うことが好ましい。しかしながら、従来のマイクロ
コンピュータでは、ＣＰＵとバス間との間のストア動
作、ロード動作を行うためのライトバッファ、リードバ
ッファは１組しか設けられていないため、ストア動作を
すべて同一のレベルで扱っている。このため、ロード動
作の後で実行しても良い通常のメモリアクセスまでもロ
ード動作の前に処理しており、そのために前記したロー
ド動作の実行が遅れ、ＣＰＵコアのロードデータ待ちの
状態が頻繁に発生することになり、処理速度の低下が生
じることになる。特に内部動作よりも外部バス動作のほ
うが相対的に遅い高速のＣＰＵでは複数のバス動作要求
が保持され、演算が中断する可能性が高くなる。
令フェッチ、もしくは演算のソースデータが必要とわか
ったときにロード動作が発生する。そして、ＣＰＵは、
ロード動作が完了するまではデータ待ちとして次の命令
実行が停止される。したがって、マイクロコンピュータ
における処理速度を向上するためには、なるべく優先的
に行うことが好ましい。しかしながら、従来のマイクロ
コンピュータでは、ＣＰＵとバス間との間のストア動
作、ロード動作を行うためのライトバッファ、リードバ
ッファは１組しか設けられていないため、ストア動作を
すべて同一のレベルで扱っている。このため、ロード動
作の後で実行しても良い通常のメモリアクセスまでもロ
ード動作の前に処理しており、そのために前記したロー
ド動作の実行が遅れ、ＣＰＵコアのロードデータ待ちの
状態が頻繁に発生することになり、処理速度の低下が生
じることになる。特に内部動作よりも外部バス動作のほ
うが相対的に遅い高速のＣＰＵでは複数のバス動作要求
が保持され、演算が中断する可能性が高くなる。
【０００３】
【発明が解決しようとする課題】このため、従来の一部
のマイクロコンピュータでは、ＣＰＵのソフトウェアを
管理することにより、ストア動作よりもロード動作を優
先的に実行し、ＣＰＵコアのロードデータ待ちの状態を
短縮しているものがある。しかし、単純にＣＰＵにおけ
るストア動作の全てに対してロード動作を優先して行う
ものではなく、ロード動作とストア動作の順序を保たな
ければいけないＩ／Ｏアクセスなどの場合には、ソフト
ウエアがその事を意識しなければならず、ソフトウエア
が煩雑になり、結果としてソフトウェアの処理が冗長に
なって必ずしも処理速度の向上に結びつかないという問
題がある。
のマイクロコンピュータでは、ＣＰＵのソフトウェアを
管理することにより、ストア動作よりもロード動作を優
先的に実行し、ＣＰＵコアのロードデータ待ちの状態を
短縮しているものがある。しかし、単純にＣＰＵにおけ
るストア動作の全てに対してロード動作を優先して行う
ものではなく、ロード動作とストア動作の順序を保たな
ければいけないＩ／Ｏアクセスなどの場合には、ソフト
ウエアがその事を意識しなければならず、ソフトウエア
が煩雑になり、結果としてソフトウェアの処理が冗長に
なって必ずしも処理速度の向上に結びつかないという問
題がある。
【０００４】本発明の目的は、アクセスの順序およびタ
イミングが重要なＩ／Ｏ動作を正確に行いながら、ロー
ド動作を優先して実行可能とし、これによりＣＰＵのデ
ータ待ちを大幅に縮小して処理速度の向上を実現したマ
イクロコンピュータを提供することにある。
イミングが重要なＩ／Ｏ動作を正確に行いながら、ロー
ド動作を優先して実行可能とし、これによりＣＰＵのデ
ータ待ちを大幅に縮小して処理速度の向上を実現したマ
イクロコンピュータを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ＣＰＵコア
と、外部バスとの間に介挿されて前記ＣＰＵコアと外部
バスとの間でストア動作及びロード動作を行うライトバ
ッファ及びリードバッファとを備えるマイクロコンピュ
ータにおいて、前記ライトバッファは複数設けられ、少
なくともその一部に、リードバッファの動作に優先して
ストア動作する第１のライトバッファと、前記リードバ
ッファの動作の後にストア動作する第２のライトバッフ
ァとを備え、さらに、前記第１のライトバッファはＩ／
Ｏ空間へのアクセスを行い、前記第２のライトバッファ
はメモリ空間へのアクセスを行う構成とされる。また、
前記第１及び第２のライトバッファのアドレスを指定す
るアドレスデコーダが設けられ、前記第１のライトバッ
ファは前記アドレスデコーダで選択された特定のアドレ
ス範囲へのストア動作を行い、前記第２のライトバッフ
ァは前記特定のアドレス範囲以外のアドレス範囲へのス
トア動作を行う構成とされる。
と、外部バスとの間に介挿されて前記ＣＰＵコアと外部
バスとの間でストア動作及びロード動作を行うライトバ
ッファ及びリードバッファとを備えるマイクロコンピュ
ータにおいて、前記ライトバッファは複数設けられ、少
なくともその一部に、リードバッファの動作に優先して
ストア動作する第１のライトバッファと、前記リードバ
ッファの動作の後にストア動作する第２のライトバッフ
ァとを備え、さらに、前記第１のライトバッファはＩ／
Ｏ空間へのアクセスを行い、前記第２のライトバッファ
はメモリ空間へのアクセスを行う構成とされる。また、
前記第１及び第２のライトバッファのアドレスを指定す
るアドレスデコーダが設けられ、前記第１のライトバッ
ファは前記アドレスデコーダで選択された特定のアドレ
ス範囲へのストア動作を行い、前記第２のライトバッフ
ァは前記特定のアドレス範囲以外のアドレス範囲へのス
トア動作を行う構成とされる。
【０００６】本発明によれば、メモリや外部Ｉ／Ｏなど
に対するストア動作と、ロード動作とを、優先順位に応
じてその順序を制御し、特に、ストア動作を行ってから
ロード動作するという順序を守らなければならないＩ／
Ｏアクセスの場合にはその順序を守り、この順序を守ら
なくても良いメモリアクセスの場合には順序を変えるこ
とで、ロード動作を一部のストア動作に優先させて行う
ことができ、ＣＰＵコアがロード待ちする時間を短縮
し、マイクロコンピュータの処理速度を向上することが
できる。
に対するストア動作と、ロード動作とを、優先順位に応
じてその順序を制御し、特に、ストア動作を行ってから
ロード動作するという順序を守らなければならないＩ／
Ｏアクセスの場合にはその順序を守り、この順序を守ら
なくても良いメモリアクセスの場合には順序を変えるこ
とで、ロード動作を一部のストア動作に優先させて行う
ことができ、ＣＰＵコアがロード待ちする時間を短縮
し、マイクロコンピュータの処理速度を向上することが
できる。
【０００７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のマ
イクロコンピュータ１００の要部のブロック構成図であ
る。ＣＰＵコア１４０は内部ライトアドレスバス１０１
及び内部ライトデータバス１０２を介して第１及び第２
のそれぞれ独立したライトバッファ１１０，１２０が接
続され、さらに、図外の外部アドレスバス及び外部デー
タバスにつながる内部アドレスバス１０３、内部データ
バス１０４に接続される。また、前記ＣＰＵコア１４０
に対しては、１つのリードバッファ１３０が接続され、
前記内部アドレスバス１０３、内部データバス１０４に
接続される。
参照して説明する。図１は本発明の第１の実施形態のマ
イクロコンピュータ１００の要部のブロック構成図であ
る。ＣＰＵコア１４０は内部ライトアドレスバス１０１
及び内部ライトデータバス１０２を介して第１及び第２
のそれぞれ独立したライトバッファ１１０，１２０が接
続され、さらに、図外の外部アドレスバス及び外部デー
タバスにつながる内部アドレスバス１０３、内部データ
バス１０４に接続される。また、前記ＣＰＵコア１４０
に対しては、１つのリードバッファ１３０が接続され、
前記内部アドレスバス１０３、内部データバス１０４に
接続される。
【０００８】前記第１ライトバッファ１１０は、対をな
すアドレス用バッファ１１１とデータ用バッファ１１２
を多段に構成したＦＩＦＯ構造の多段バッファとして構
成され、前記内部ライトアドレスバス１０１及び内部ラ
イトデータバス１０２からのアドレスとデータを順次バ
ッファに保持し、かつ順序的に前記内部アドレスバス１
０３と内部データバス１０４に出力するように構成され
る。ここで、前記第１ライトバッファ１１０へのアクセ
スは、ＣＰＵコア１４０からＩ／Ｏ空間へのストア動作
要求を示すＩ／ＯＷ信号のアクティブにより行われる。
すアドレス用バッファ１１１とデータ用バッファ１１２
を多段に構成したＦＩＦＯ構造の多段バッファとして構
成され、前記内部ライトアドレスバス１０１及び内部ラ
イトデータバス１０２からのアドレスとデータを順次バ
ッファに保持し、かつ順序的に前記内部アドレスバス１
０３と内部データバス１０４に出力するように構成され
る。ここで、前記第１ライトバッファ１１０へのアクセ
スは、ＣＰＵコア１４０からＩ／Ｏ空間へのストア動作
要求を示すＩ／ＯＷ信号のアクティブにより行われる。
【０００９】また、前記第２ライトバッファ１２０は、
前記第１ライトバッファ１１０と同様に、アドレス用バ
ッファ１２１とデータ用バッファ１２２とでＦＩＦＯ構
造の多段バッァとして構成されており、前記内部ライト
アドレスバス１０１及び内部ライトデータバス１０２か
らのアドレスとデータを順次バッファに保持し、かつ順
序的に前記内部アドレスバス１０３と内部データバス１
０４に出力するように構成される。また、アドレスバッ
ファ１２１の各段のアドレスと、前記リードバッファ１
３０のアドレスを比較するコンパレータ１２３を備えて
おり、このコンパレータ１２３における比較結果が一致
した段のデータを前記内部データバス１０４に送出する
構成とされている。前記第２ライトバッファ１２０への
アクセスは、ＣＰＵコア１４０からメモリ空間へのスト
ア動作要求を示すＭＥＭＷ信号のアクティブにより行わ
れる。
前記第１ライトバッファ１１０と同様に、アドレス用バ
ッファ１２１とデータ用バッファ１２２とでＦＩＦＯ構
造の多段バッァとして構成されており、前記内部ライト
アドレスバス１０１及び内部ライトデータバス１０２か
らのアドレスとデータを順次バッファに保持し、かつ順
序的に前記内部アドレスバス１０３と内部データバス１
０４に出力するように構成される。また、アドレスバッ
ファ１２１の各段のアドレスと、前記リードバッファ１
３０のアドレスを比較するコンパレータ１２３を備えて
おり、このコンパレータ１２３における比較結果が一致
した段のデータを前記内部データバス１０４に送出する
構成とされている。前記第２ライトバッファ１２０への
アクセスは、ＣＰＵコア１４０からメモリ空間へのスト
ア動作要求を示すＭＥＭＷ信号のアクティブにより行わ
れる。
【００１０】さらに、前記リードバッファ１３０は、ア
ドレス用バッファ１３１のアドレスを内部アドレスバス
１０３に出力し、内部データバス１０４のデータをデー
タ用バッファ１３２に読み込むように構成されている。
前記リードバッファ１３０へのアクセスは、ＣＰＵコア
１４０からメモリおよびＩ／Ｏへのロード動作要求を示
すＲＤ信号のアクティブにより行われる。
ドレス用バッファ１３１のアドレスを内部アドレスバス
１０３に出力し、内部データバス１０４のデータをデー
タ用バッファ１３２に読み込むように構成されている。
前記リードバッファ１３０へのアクセスは、ＣＰＵコア
１４０からメモリおよびＩ／Ｏへのロード動作要求を示
すＲＤ信号のアクティブにより行われる。
【００１１】ここで、前記マイクロコンピュータ１００
では、前記第１及び第２のライトバッファ１１０，１２
０へのアクセスを振り分けており、Ｉ／Ｏ空間へのアク
セスには、Ｉ／ＯＷ信号に基づいて第１ライトバッファ
１１０を使用する。また、メモリ空間へのアクセスに
は、ＭＥＭＷ信号に基づいて第２ライトバッファ１２０
を使用する。
では、前記第１及び第２のライトバッファ１１０，１２
０へのアクセスを振り分けており、Ｉ／Ｏ空間へのアク
セスには、Ｉ／ＯＷ信号に基づいて第１ライトバッファ
１１０を使用する。また、メモリ空間へのアクセスに
は、ＭＥＭＷ信号に基づいて第２ライトバッファ１２０
を使用する。
【００１２】以上の構成のマイクロコンピュータにおけ
る、ＣＰＵコア１４０が外部のメモリやＩ／Ｏにアクセ
スするときの動作を、バッファの状態に分けて説明す
る。 （ａ）第１ライトバッファ１１０、第２ライトバッファ
１２０、リードバッファ１３０のいずれか１個所だけが
外部への動作要求を保持している場合には、現在保持さ
れている動作の処理を行う。 （ｂ）第１ライトバッファ１１０、第２ライトバッファ
１２０の両方がデータを保持した場合には、第１ライト
バッファ１１０から外部バスへのストア動作を先に処理
する。第１ライトバッファ１１０のＩ／Ｏストア動作が
完了した後、第２ライトバッファ１２０のメモリストア
動作を行う。 （ｃ）第１及び第２のライトバッファ１１０，１２０に
ストア要求が保持されている状態でリードアクセスが発
生した場合には、状況に応じて以下の（ｃ１）〜（ｃ
３）の動作を行う。
る、ＣＰＵコア１４０が外部のメモリやＩ／Ｏにアクセ
スするときの動作を、バッファの状態に分けて説明す
る。 （ａ）第１ライトバッファ１１０、第２ライトバッファ
１２０、リードバッファ１３０のいずれか１個所だけが
外部への動作要求を保持している場合には、現在保持さ
れている動作の処理を行う。 （ｂ）第１ライトバッファ１１０、第２ライトバッファ
１２０の両方がデータを保持した場合には、第１ライト
バッファ１１０から外部バスへのストア動作を先に処理
する。第１ライトバッファ１１０のＩ／Ｏストア動作が
完了した後、第２ライトバッファ１２０のメモリストア
動作を行う。 （ｃ）第１及び第２のライトバッファ１１０，１２０に
ストア要求が保持されている状態でリードアクセスが発
生した場合には、状況に応じて以下の（ｃ１）〜（ｃ
３）の動作を行う。
【００１３】（ｃ１）第１ライトバッファ１１０にスト
ア要求が保持されている場合には、ＣＰＵコア１４０の
アクセス順に処理を行う。よって第１ライトバッファ１
１０に保持されているＩ／Ｏへのストアアクセスを先に
行ってから、ロードアクセスを行う。これにより、Ｉ／
Ｏアクセスに必要なアクセス順序を守る。
ア要求が保持されている場合には、ＣＰＵコア１４０の
アクセス順に処理を行う。よって第１ライトバッファ１
１０に保持されているＩ／Ｏへのストアアクセスを先に
行ってから、ロードアクセスを行う。これにより、Ｉ／
Ｏアクセスに必要なアクセス順序を守る。
【００１４】（ｃ２）第２ライトバッファ１２０にスト
ア要求が保持されている場合には、リードバッファ１３
０を経由したロード動作を先に処理する。そして、この
ロード動作が完了した後に、第２ライトバッファ１２０
に保持されているメモリへのストア動作を行う。これに
より、ロード動作が優先され、ＣＰＵの実行速度に直接
影響するリード時のＣＰＵコア停止時間を最小限に抑え
る。また、この実施形態では、第２ライトバッファ１２
０に保持されているメモリストア動作のアドレスと、リ
ードバッファ１３０に保持されたロード動作のアドレス
をコンパレータ１２３で比較しており、一致した場合に
は該当する段のライトバッファのデータを内部データバ
ス１０４を通じてリードバッファ１３０にコピーする。
なお、一致したライトバッファ段のストア動作の保持は
継続し、後にメモリへの書き込みを行う。これにより、
アドレスが一致した場合にメモリまでアクセスすること
なく高速にロードアクセスを実行できる。また、メモリ
へのアクセスを常にリード優先にすることができる。
ア要求が保持されている場合には、リードバッファ１３
０を経由したロード動作を先に処理する。そして、この
ロード動作が完了した後に、第２ライトバッファ１２０
に保持されているメモリへのストア動作を行う。これに
より、ロード動作が優先され、ＣＰＵの実行速度に直接
影響するリード時のＣＰＵコア停止時間を最小限に抑え
る。また、この実施形態では、第２ライトバッファ１２
０に保持されているメモリストア動作のアドレスと、リ
ードバッファ１３０に保持されたロード動作のアドレス
をコンパレータ１２３で比較しており、一致した場合に
は該当する段のライトバッファのデータを内部データバ
ス１０４を通じてリードバッファ１３０にコピーする。
なお、一致したライトバッファ段のストア動作の保持は
継続し、後にメモリへの書き込みを行う。これにより、
アドレスが一致した場合にメモリまでアクセスすること
なく高速にロードアクセスを実行できる。また、メモリ
へのアクセスを常にリード優先にすることができる。
【００１５】（ｃ３）第１ライトバッファ１１０、第２
ライトバッファ１２０の両方にストア要求が保持されて
いる場合には、第１ライトバッファ１１０のＩ／Ｏスト
ア動作と、リードバッファ１３０のロード動作を発生順
に行う。最後に第２ライトバッファ１２０のメモリスト
ア動作を行う。この動作は今まで説明した２つのバッフ
ァの動作競合の組み合わせである。
ライトバッファ１２０の両方にストア要求が保持されて
いる場合には、第１ライトバッファ１１０のＩ／Ｏスト
ア動作と、リードバッファ１３０のロード動作を発生順
に行う。最後に第２ライトバッファ１２０のメモリスト
ア動作を行う。この動作は今まで説明した２つのバッフ
ァの動作競合の組み合わせである。
【００１６】このように、第１の実施形態では、メモリ
へのアクセスが、ロード動作を優先して行えるようにな
る。このため、ＣＰＵコア１４０が命令フェッチ、もし
くは演算のソースデータが必要とわかったときには、第
１ライトバッファ１１０でのストア動作が完了すると、
第２ライトバッファ１２０でのストア動作に優先してロ
ード動作が実行されることになる。これにより、アクセ
スの順序およびタイミングが重要なＩ／Ｏ動作を第１ラ
イトバッファ１１０で確保しながら、その一方でロード
動作を優先して実行でき、ＣＰＵコア１４０におけるデ
ータ待ちでの命令実行の停止時間が短縮される。特に、
内部動作よりも外部バス動作のほうが相対的に遅い、高
速のマイクロプロセッサでは複数のバス動作要求が保持
され、演算が中断する可能性が高く、本発明は特に有効
となる。
へのアクセスが、ロード動作を優先して行えるようにな
る。このため、ＣＰＵコア１４０が命令フェッチ、もし
くは演算のソースデータが必要とわかったときには、第
１ライトバッファ１１０でのストア動作が完了すると、
第２ライトバッファ１２０でのストア動作に優先してロ
ード動作が実行されることになる。これにより、アクセ
スの順序およびタイミングが重要なＩ／Ｏ動作を第１ラ
イトバッファ１１０で確保しながら、その一方でロード
動作を優先して実行でき、ＣＰＵコア１４０におけるデ
ータ待ちでの命令実行の停止時間が短縮される。特に、
内部動作よりも外部バス動作のほうが相対的に遅い、高
速のマイクロプロセッサでは複数のバス動作要求が保持
され、演算が中断する可能性が高く、本発明は特に有効
となる。
【００１７】例として、以下の命令列を実行する場合
に、最後の命令フェッチ完了までの時間を試算する。 （１）Ｓｔｏｒｅ Ｉ／Ｏ（実行時間 100 nsec） （２）Ｓｔｏｒｅ ＭＥＭ（実行時間 100 nsec） （この間に命令キャッシュのライン境界が存在） （３）Ｌｏａｄ ＭＥＭ（実行時間 250 nsec） （キャッシュミスヒットによるメモリからのブロックデ
ータロード）
に、最後の命令フェッチ完了までの時間を試算する。 （１）Ｓｔｏｒｅ Ｉ／Ｏ（実行時間 100 nsec） （２）Ｓｔｏｒｅ ＭＥＭ（実行時間 100 nsec） （この間に命令キャッシュのライン境界が存在） （３）Ｌｏａｄ ＭＥＭ（実行時間 250 nsec） （キャッシュミスヒットによるメモリからのブロックデ
ータロード）
【００１８】（Ａ）従来例の場合のメモリアクセス順
序、および実行時間 〔Store I/O 命令実行によるI/O へのストア動作（100n
sec)〕＋〔Store MEM 実行によるメモリへのストア動作
(100nsec) 〕＋〔Load MEM 実行の命令フェッチによる
命令キャッシュミスが発生：メモリからのブロックデー
タロード動作(250nsec) 〕＝〔計（450nsec)〕 （Ｂ）本発明（第１実施形態）の場合のメモリアクセス
順序、および実行時間 〔Store I/O命令実行によるI/O へのストア動作（100n
sec)＋〔Load MEM 実行の命令フェッチによる命令キャ
ッシュミスが発生：メモリからのブロックデータロード
動作（250nsec）〕＝〔計（350nsec)〕 なお、本発明では、Store MEM 実行によるメモリへのス
トア動作は、この後に行われる。このように、本発明で
は、ＣＰＵコア１４０におけるロードの待ち時間は、35
0nsec であり、従来の450nsec に比較して100nsec の実
行時間短縮、22％の処理速度の向上が実現できる。
序、および実行時間 〔Store I/O 命令実行によるI/O へのストア動作（100n
sec)〕＋〔Store MEM 実行によるメモリへのストア動作
(100nsec) 〕＋〔Load MEM 実行の命令フェッチによる
命令キャッシュミスが発生：メモリからのブロックデー
タロード動作(250nsec) 〕＝〔計（450nsec)〕 （Ｂ）本発明（第１実施形態）の場合のメモリアクセス
順序、および実行時間 〔Store I/O命令実行によるI/O へのストア動作（100n
sec)＋〔Load MEM 実行の命令フェッチによる命令キャ
ッシュミスが発生：メモリからのブロックデータロード
動作（250nsec）〕＝〔計（350nsec)〕 なお、本発明では、Store MEM 実行によるメモリへのス
トア動作は、この後に行われる。このように、本発明で
は、ＣＰＵコア１４０におけるロードの待ち時間は、35
0nsec であり、従来の450nsec に比較して100nsec の実
行時間短縮、22％の処理速度の向上が実現できる。
【００１９】図２は本発明の第２の実施形態のマイクロ
コンピュータのブロック構成図であり、第１の実施形態
と等価な部分には同一符号を付してある。ただし、この
第２の実施形態では、前記第１及び第２のライトバッフ
ァ１１０，１２０の構成が第１の実施形態とは相違して
いる。ここでは、ＣＰＵコア１４０から前記第１及び第
２のライトバッファ１１０，１２０に供給されるアドレ
ス線にアドレスデコーダ１５０を介挿し、アドレスによ
り第１及び第２のライトバッファ１１０，１２０でのス
トア動作を制御するように構成している。すなわち、第
１ライトバッファ１１０へのアクセスは、アドレスデコ
ーダ１５０で選択された特定のアドレス範囲へのストア
動作を対象とする。例えば、優先的に、もしくは順序を
守ってアクセスを行わなければいけないアドレス範囲で
ある。一方、第２ライトバッファ１２０へのアクセス
は、第１ライトバッファ１１０で指定されていないアド
レス範囲へのストア動作を対象とする。例えば、通常の
メモリなどが配置される、動作優先順位の低いアドレス
範囲である。なお、前記アドレスデコーダ１５０で指定
するアドレス範囲は、マイクロコンピュータの仕様によ
って、固定された空間、範囲が自由に指定できるなどが
考えられる。
コンピュータのブロック構成図であり、第１の実施形態
と等価な部分には同一符号を付してある。ただし、この
第２の実施形態では、前記第１及び第２のライトバッフ
ァ１１０，１２０の構成が第１の実施形態とは相違して
いる。ここでは、ＣＰＵコア１４０から前記第１及び第
２のライトバッファ１１０，１２０に供給されるアドレ
ス線にアドレスデコーダ１５０を介挿し、アドレスによ
り第１及び第２のライトバッファ１１０，１２０でのス
トア動作を制御するように構成している。すなわち、第
１ライトバッファ１１０へのアクセスは、アドレスデコ
ーダ１５０で選択された特定のアドレス範囲へのストア
動作を対象とする。例えば、優先的に、もしくは順序を
守ってアクセスを行わなければいけないアドレス範囲で
ある。一方、第２ライトバッファ１２０へのアクセス
は、第１ライトバッファ１１０で指定されていないアド
レス範囲へのストア動作を対象とする。例えば、通常の
メモリなどが配置される、動作優先順位の低いアドレス
範囲である。なお、前記アドレスデコーダ１５０で指定
するアドレス範囲は、マイクロコンピュータの仕様によ
って、固定された空間、範囲が自由に指定できるなどが
考えられる。
【００２０】この第２の実施形態では、アドレス範囲に
よって第１ライトバッファ１１０を第２ライトバッファ
１２０に優先してストア動作することができる。したが
って、リードバッファ１３０によるロード動作よりも先
にストア動作が要求されるデータについては第１ライト
バッファ１１０にアドレス設定を行い、ロード動作より
も後にストア動作が許されるデータについては第２ライ
トバッファ１２０にアドレス設定を行う。これにより、
ＣＰＵコア１４０でのロード待ちに際しては、第１ライ
トバッファ１１０でのストア動作のみを行うことにな
り、その後は直ちにロード動作を実行することができ、
ＣＰＵコア１４０におけるロードの待ち時間を短縮する
ことができる。また、リードバッファ１３０のアドレス
と第２ライトバッファ１２０のアドレスを比較するコン
パレータ１２３を備えることで、アドレスが一致する際
のロードアクセスの高速化が可能となる。したがって、
この第２の実施形態においても、マイクロコンピュータ
の処理速度の向上が可能となる。
よって第１ライトバッファ１１０を第２ライトバッファ
１２０に優先してストア動作することができる。したが
って、リードバッファ１３０によるロード動作よりも先
にストア動作が要求されるデータについては第１ライト
バッファ１１０にアドレス設定を行い、ロード動作より
も後にストア動作が許されるデータについては第２ライ
トバッファ１２０にアドレス設定を行う。これにより、
ＣＰＵコア１４０でのロード待ちに際しては、第１ライ
トバッファ１１０でのストア動作のみを行うことにな
り、その後は直ちにロード動作を実行することができ、
ＣＰＵコア１４０におけるロードの待ち時間を短縮する
ことができる。また、リードバッファ１３０のアドレス
と第２ライトバッファ１２０のアドレスを比較するコン
パレータ１２３を備えることで、アドレスが一致する際
のロードアクセスの高速化が可能となる。したがって、
この第２の実施形態においても、マイクロコンピュータ
の処理速度の向上が可能となる。
【００２１】なお、前記第１の実施形態と第２の実施形
態では、第１及び第２のライトバッファにおけるストア
動作の優先形態が異なる例を示しているが、第１及び第
２の実施形態の各ライトバッファを組み合わせた構成と
することも可能である。
態では、第１及び第２のライトバッファにおけるストア
動作の優先形態が異なる例を示しているが、第１及び第
２の実施形態の各ライトバッファを組み合わせた構成と
することも可能である。
【００２２】
【発明の効果】以上説明したように本発明は、ＣＰＵコ
アと外部バスとの間でストア動作及びロード動作を行う
ためのライトバッファが複数設けられ、少なくともその
一部に、リードバッファの動作に優先してストア動作す
る第１のライトバッファと、前記リードバッファの動作
の後にストア動作する第２のライトバッファとを備えて
おり、第１のライトバッファでリードバッファの動作に
優先してＩ／Ｏ空間へのアクセスを行い、第２のライト
バッファでリードバッファの動作の後にメモリ空間への
アクセスを行うことにより、ストア動作を行ってからロ
ード動作するという順序を守らなければならないＩ／Ｏ
アクセスの場合にはその順序を守り、この順序を守らな
くても良いメモリアクセスの場合には順序を変えること
が可能となり、ロード動作を一部のストア動作に優先さ
せて行うことができ、ＣＰＵコアがロード待ちする時間
を短縮し、高速処理動作が可能なマイクロコンピュータ
が実現できる。また、第１及び第２のライトバッファが
動作するアドレス範囲を指定するアドレスデコーダを設
け、第１のライトバッファはアドレスデコーダで選択さ
れた特定のアドレス範囲へのストア動作を行い、第２の
ライトバッファは特定のアドレス範囲以外のアドレス範
囲へのストア動作を行う構成とすることによっても、ロ
ード動作を一部のストア動作に優先させて行うことがで
き、ＣＰＵコアがロード待ちする時間を短縮し、高速処
理動作が可能なマイクロコンピュータが実現できる。
アと外部バスとの間でストア動作及びロード動作を行う
ためのライトバッファが複数設けられ、少なくともその
一部に、リードバッファの動作に優先してストア動作す
る第１のライトバッファと、前記リードバッファの動作
の後にストア動作する第２のライトバッファとを備えて
おり、第１のライトバッファでリードバッファの動作に
優先してＩ／Ｏ空間へのアクセスを行い、第２のライト
バッファでリードバッファの動作の後にメモリ空間への
アクセスを行うことにより、ストア動作を行ってからロ
ード動作するという順序を守らなければならないＩ／Ｏ
アクセスの場合にはその順序を守り、この順序を守らな
くても良いメモリアクセスの場合には順序を変えること
が可能となり、ロード動作を一部のストア動作に優先さ
せて行うことができ、ＣＰＵコアがロード待ちする時間
を短縮し、高速処理動作が可能なマイクロコンピュータ
が実現できる。また、第１及び第２のライトバッファが
動作するアドレス範囲を指定するアドレスデコーダを設
け、第１のライトバッファはアドレスデコーダで選択さ
れた特定のアドレス範囲へのストア動作を行い、第２の
ライトバッファは特定のアドレス範囲以外のアドレス範
囲へのストア動作を行う構成とすることによっても、ロ
ード動作を一部のストア動作に優先させて行うことがで
き、ＣＰＵコアがロード待ちする時間を短縮し、高速処
理動作が可能なマイクロコンピュータが実現できる。
【図１】本発明のマイクロコンピュータの第１の実施形
態の要部のブロック構成図である。
態の要部のブロック構成図である。
【図２】本発明のマイクロコンピュータの第２の実施形
態の要部のブロック構成図である。
態の要部のブロック構成図である。
１００ マイクロコンピュータ １０１ 内部ライトアドレスバス １０２ 内部ライトデータバス １０３ 内部アドレスバス １０４ 内部データバス １１０ 第１ライトバッファ １２０ 第２ライトバッファ １３０ リードバッファ １４０ ＣＰＵコア １５０ アドレスデコーダ
フロントページの続き (56)参考文献 特開 平10−116227（ＪＰ，Ａ) 特開 平３−241442（ＪＰ，Ａ) 特開 平９−282223（ＪＰ，Ａ) 特開 平２−32436（ＪＰ，Ａ) 特開 平８−221311（ＪＰ，Ａ) 特開 昭62−84349（ＪＰ，Ａ) 特開 昭62−245462（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38 G06F 12/00 - 12/08 G06F 13/16 - 13/18 G06F 13/38
Claims (4)
- 【請求項１】 ＣＰＵコアと、外部バスとの間に介挿さ
れて前記ＣＰＵコアと外部バスとの間でストア動作及び
ロード動作を行うライトバッファ及びリードバッファと
を備えるマイクロコンピュータにおいて、前記ライトバ
ッファは複数設けられ、少なくともその一部に、前記リ
ードバッファの動作に優先してストア動作する第１のラ
イトバッファと、前記リードバッファの動作の後にスト
ア動作する第２のライトバッファとを備え、前記第１の
ライトバッファはＩ／Ｏ空間へのアクセスを行い、前記
第２のライトバッファはメモリ空間へのアクセスを行う
ことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記第２のライトバッファは、前記リー
ドバッファに格納されたリード要求アドレスとの比較を
行うコンパレータが設けられ、前記リードバッファは前
記第２のライトバッファに格納されたストア要求アドレ
スと一致したときに、前記第２のライトバッファに格納
された該ストア要求アドレスのデータを読み出すように
構成される請求項１に記載のマイクロコンピュータ。 - 【請求項３】 ＣＰＵコアと、外部バスとの間に介挿さ
れて前記ＣＰＵコアと外部バスとの間でストア動作及び
ロード動作を行うライトバッファ及びリードバッファと
を備えるマイクロコンピュータにおいて、前記ライトバ
ッファは複数設けられ、少なくともその一部に、優先し
てストア動作する第１のライトバッファと、前記第１の
ライトバッファの動作の後にストア動作する第２のライ
トバッファとを備え、前記第１及び第２のライトバッフ
ァがストア動作するアドレス範囲を指定するアドレスデ
コーダが設けられ、前記第１のライトバッファは前記ア
ドレスデコーダで選択された特定のアドレス範囲へのス
トア動作を行い、前記第２のライトバッファは前記特定
のアドレス範囲以外のアドレス範囲へのストア動作を行
うことを特徴とするマイクロコンピュータ。 - 【請求項４】 ＣＰＵコアと、外部バスとの間に介挿さ
れて前記ＣＰＵコアと外部バスとの間でストア動作及び
ロード動作を行うライトバッファ及びリードバッファと
を備えるマイクロコンピュータにおいて、前記ライトバ
ッファは複数設けられ、少なくともその一部に、前記リ
ードバッファの動作に優先してストア動作する第１のラ
イトバッファと、前記リードバッファの動作の後にスト
ア動作 する第２のライトバッファとを備え、前記第１及
び第２のライトバッファがストア動作するアドレス範囲
を指定するアドレスデコーダが設けられ、前記第１のラ
イトバッファは前記アドレスデコーダで選択された特定
のアドレス範囲へのストア動作を行い、前記第２のライ
トバッファは前記特定のアドレス範囲以外のアドレス範
囲へのストア動作を行うことを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22119398A JP3161422B2 (ja) | 1998-08-05 | 1998-08-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22119398A JP3161422B2 (ja) | 1998-08-05 | 1998-08-05 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057047A JP2000057047A (ja) | 2000-02-25 |
| JP3161422B2 true JP3161422B2 (ja) | 2001-04-25 |
Family
ID=16762937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22119398A Expired - Fee Related JP3161422B2 (ja) | 1998-08-05 | 1998-08-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161422B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027245A (ja) * | 2006-07-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置およびメモリアクセス制御方法 |
-
1998
- 1998-08-05 JP JP22119398A patent/JP3161422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000057047A (ja) | 2000-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |