JP2001075866A - 記憶装置を動作する方法および記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 プリフェッチ手法が用いられた時に装置の効
率が高くなって、電力消費量を減少する記憶装置および
この記憶装置を動作する方法を得ることである。 【解決手段】 主メモリ２と、アドレスに関連させられ
たラインで構成され、かつ主メモリに割り当てられてい
るキャッシュ・メモリ３とを備え、そのキャッシュ・メ
モリでは要求に応じてプロセッサ５によってデータを、
主メモリからロードでき、かつ読出すことができ、キャ
ッシュ・メモリ内のあるアドレスに、そのアドレスに対
応するアドレスを有する主メモリからのあるデータが記
憶され、キャッシュ・メモリの前記あるアドレスのデー
タをプロセッサがアクセスしている最中に、逐次データ
がキャッシュ・メモリ内の次のアドレスに記憶されてい
るかどうかがテストされ、それらの逐次データは、もし
利用できなければ、主メモリからプリフェッチを介して
キャッシュ・メモリにロードでき、プロセッサがライン
内にある所定のライン部分をアクセスする時にプリフェ
ッチは行われるのみである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】主メモリと、アドレスに関連
させられているラインで構成されて割り当てられている
いるキャッシュ・メモリとを備え、そのキャッシュ・メ
モリでは要求に応じてプロセッサによってデータを、主
メモリからロードでき、かつ読出すことができ、キャッ
シュ・メモリ内のあるアドレスに対応するアドレスを有
する主メモリからのあるデータが記憶されている、キャ
ッシュ・メモリの上記あるアドレスのデータをプロセッ
サがアクセスしている最中に、逐次データがキャッシュ
・メモリ内の次のアドレスに記憶されているかどうかが
テストされ、それらの逐次データは、もし利用できなけ
れば、主メモリからプリフェッチを介してキャッシュ・
メモリにロードできる、記憶装置を動作する方法に関す
るものである。

【０００２】

【従来の技術】既知の記憶装置では、主メモリに記憶さ
れている複数のデータが、それぞれのプログラムを実行
している割り当てられたプロセッサにより呼び出される
前に、既にキャッシュ・メモリにロードされている。キ
ャッシュ・メモリというのは、必要なデータを主メモリ
からよりもかなり速いやり方でそのキャッシュ・メモリ
からプロセッサが利用できるような高速バッファメモリ
である。主メモリは明らかにより遅く動作する。またほ
とんどの場合に、プロセッサにより求められているデー
タをキャッシュ・メモリにおいても利用できるようにす
るために、プリフェッチが使用されるようになってき
た。プリフェッチ動作の場合には、しばらくはまだプロ
セッサにより求められていないが、プロセッサがキャッ
シュ・メモリをアクセスするためにおそらく間もなく求
められるであろうデータが既に主メモリから前もってキ
ャッシュ・メモリまたはそれぞれのレジスタにロードさ
れており、したがって、それらのデータはプロセッサが
それらのデータを必要とする時にまた使用できる。キャ
ッシュ・メモリは複数のラインに分割され、それらのラ
インはまたほとんど行で構成され、各メモリ・ラインに
はあるアドレス・ラインが割り当てられる。キャッシュ
・メモリの各ラインでは主メモリのラインが書かれ、キ
ャッシュ・メモリのライン・アドレスは主メモリのそれ
に対応する。したがって、各ラインはデータを書くこと
ができるある長さを持つ。そのような記憶装置の動作態
様は、アドレスＡのデータを含んでいるキャッシュ・ラ
インＮでヒットが行われると、それと同時にそのアドレ
スＡのデータにライン長さを足したものがキャッシュ・
ラインＮ＋１で利用できるかどうかのテストが行われる
ようなものである。したがって、キャッシュ・ラインＮ
でヒットが行われると、プロセッサがおそらくまもなく
必要とする逐次データを次のラインが含んでいるかどう
かの検査が常に行われる。もし含んでなければ、プリフ
ェッチ動作においてアドレスＡのデータにライン長さを
足したものがキャッシュ・メモリまたはそれぞれの割り
当てられたレジスタにロードされる。

【０００３】基本的には、キャッシュ・メモリに対して
プリフェッチを使用するとキャッシュ・メモリにおける
ヒット率が高くなる。それはプロセッサによって達成さ
れる。高いヒット率によって装置の性能が高くなる。そ
の理由は、ヒットの場合にメモリ・アクセスを遅延なし
に行うことができるが、ミスの場合にはより遅い主メモ
リをアクセスすることになって装置が減速するからであ
る。

【０００４】プリフェッチの使用の結果として、欠点も
生ずる。すなわち、一方では、データは主メモリからキ
ャッシュ・メモリにロードされるが、そのデータは全く
必要とされないことさえあるが、その場合にはプリフェ
ッチ動作中に非常に多くのデータがキャッシュ・メモリ
へ送られるために、そのような危険は長いライン長さで
特に存在する。各データ転送は電力消費量を増加するの
で、電力損失が増加する。他方、プリフェッチ動作の実
行中に衝突が起きると、プロセッサが所望のデータをキ
ャッシュ・メモリ内で見出さない時にミスがキャッシュ
・メモリ内で起きることがある。そうすると、必要なデ
ータをロードできる前にプリフェッチ動作が中断される
か、終了させられる。両方の場合に、更に遅延が生じ、
それによって装置の効率が低下する。

【０００５】

【発明が解決しようとする課題】したがって、本発明の
目的は、プリフェッチ手法が用いられた時に装置の効率
が高くなって、電力消費量を減少する記憶装置を動作す
る方法を得ることである。

【０００６】

【課題を解決するための手段】この課題を解決するため
に、最初の節で述べた種類の方法において、ライン内に
ある所定のライン部分をプロセッサがアクセスする時に
プリフェッチのみが行われるようにされる。

【０００７】本発明の方法では、ライン内の所定のライ
ン部分にあるデータをプロセッサがアクセスするまでプ
リフェッチ動作が開始されないので、有利である。逐次
データを使用できるかどうかのテスト中に、それらが欠
けている場合にのみプリフェッチは実行される。プリフ
ェッチは、処理されているラインに順次続くラインのデ
ータがプロセッサにより必要とされる確率が非常に高
い、ヒットが存在するラインＮでは一層高い、またはプ
ロセッサがデータを読出す、という認識をそれぞれ基に
している。そうすると、あるプログラムを実行している
プロセッサはラインＮのデータを更に読出し、主メモリ
に記憶されている次のラインＮ＋１の逐次データを間も
なく必要とするであろうと仮定できる。あるライン部分
の定義であって、プリフェッチ動作の可能性が実際に存
在するようにプロセッサがアクセスすべきラインの部分
を定める定義の結果として、上記を考慮に入れることが
できる。所定のライン部分の外にあるラインのアドレス
をプロセッサがアクセスするものとすると、プリフェッ
チを（まだ）開始できない。

【０００８】その結果、主メモリからフェッチされたデ
ータも実際に使用される可能性が高くなるまではプリフ
ェッチ動作は開始されないので、装置の効率を高くでき
る。したがって、逐次データを利用できないことが確立
するたびにプリフェッチは強制されるやり方では実行さ
れないが、好適な場合のみは実行される。こうするとプ
ログラムの実行中に実行されるプリフェッチ動作の数は
減少するので、電力消費量が減少することにもなる。電
力消費量減少は、キャッシュ・メモリまたはそれに関連
するレジスタへのデータのローディングによって引き起
こされる。従来のプリフェッチ手法とは対照的に、デー
タ転送のための電力消費は３０％以上減少でき、それに
よって装置の効率が向上する。このプリフェッチ手法の
特に好適な応用は携帯電話の分野、更に詳しくいえばこ
の記憶装置が携帯電話端末に使用される場合の携帯電話
の分野である。

【０００９】ライン部分を簡単なやり方で決定するため
に、本発明に従って所定のライン部分アドレスによりこ
のライン部分を定めることができ、かつ、そのライン部
分アドレスより大きいか、それに等しいラインの全ての
アドレスを含み、プロセッサがアクセスするライン内の
アドレスそのライン部分アドレスとが比較されて、その
プロセッサが所定のライン部分内で、または所定のライ
ン部分外で今動作するかどうかをその比較を通じて確か
めるようにし、それによってプリフェッチを開始できる
か否かを決定できる。終りにおけるライン部分アドレス
の場所または選択は本質的にはプロセッサ、更に詳しく
言えばプロセッサ・クロック、の電力パラメータと、主
メモリからのデータの伝送速度とに依存するが、プロセ
ッサにより実行されるプログラムの構造にも依存する。
その理由は、プロセッサがデータを、本質的には、ライ
ン部分アドレスごとにまたはラインごとに絶えず処理し
ているかどうか、またはプログラムの実行中に多くのラ
イン飛び越しがあるかどうか、がそのプログラムを介し
て予め決定されるからである。基本的には、ケースの大
部分においてデータがプロセッサによりアクセスされる
前にプリフェッチ動作が終了されているように、ライン
部分アドレスを配置すべきである。

【００１０】キャッシュ・メモリの各ラインはある長さ
の複数のライン領域に細分できる。各ライン領域にはそ
れ自身のライン領域アドレスが割り当てられ、その後で
そのライン領域アドレスはライン部分アドレスと比較さ
れる。これはキャッシュ・メモリを種々の形態に構成す
る可能性を考慮に入れ、本質的には、複数の行への各キ
ャッシュ・メモリ・ラインまたはキャッシュ・メモリ全
体の細分に関するものである。それらの行はキャッシュ
・メモリの構成に応じて種々の長さを持つことができ
る。ある数のデータを各ライン領域に書込むことができ
る。それらのデータはライン領域アドレスの支援により
後で見出すことができる。ライン内のプロセッサの「ジ
ョブのタイプ」をテストするためにそのライン領域アド
レスはライン部分アドレスと比較される。そうするとラ
イン部分アドレスはある数値の形で与えることができ、
比較する数値は、ライン内のアドレスを基にして、また
はプロセッサがアクセスしたばかりのライン部分アドレ
スを基にして、決定される。本発明の考えの有利な別の
実施の形態に従って、種々の長さの複数のライン部分が
決定され、求めに応じて実行すべきプリフェッチを決定
するために考慮すべきライン部分が、プログラムのプロ
セッサにより実行されるプログラム部分に依存して選択
され、そのプリフェッチが実行されている間はそのプロ
グラム部分でプロセッサが動作するようにできる。ライ
ン部分またはライン部分アドレスは、プロセッサが実行
すべきプログラムの実行時間中にプログラム自体によっ
て変更される。本発明のこの実施の形態によれば、ライ
ン部分の動的な変更がこのようにして実現されているの
で、種々の構造をおのおの有する種々のプログラム部分
が別々のライン部分を定めることが可能であり、かつ各
プログラム部分がプリフェッチのための開始条件を別々
に定めることが可能である。このようにして、種々のプ
ログラム構造に対して応じることができる。プリフェッ
チ動作をソフトウエアによって構成できるように、プリ
フェッチ動作の開始についての判定が実現されるものと
すると、このパラメータの動的な変更が可能である。

【００１１】この方法に加えて、本発明は、主メモリ
と、複数のラインで構成されているキャッシュ・メモリ
と、プリフェッチ手段とを備え、キャッシュ・メモリに
は主メモリから読出されたデータを要求に応じて書込む
ことができ、かつ読出すことができ、プリフェッチ手段
はキャッシュ・メモリへ伝送するための主メモリからの
データのプリフェッチを行うかどうかを決定し、かつプ
リフェッチを実行する、データ記憶装置にも関する。プ
リフェッチ手段において、キャッシュ・メモリのライン
の長さに関連する少なくとも１つのライン部分アドレス
が決定され、またはそのライン部分アドレスを決定で
き、その手段によってキャッシュ・メモリのラインにお
けるライン部分が定められ、ライン部分アドレスをプロ
セッサがアクセスするラインのアドレスと比較するた
め、ライン部分内でアクセスを行うかどうかを決定する
ため、および比較の結果に依存してプリフェッチを実行
するためにプリフェッチ手段が設けられるので、この記
憶装置は極めて適する。

【００１２】キャッシュ・メモリの各ラインは、ライン
部分アドレスに共通する別々のライン領域アドレスをお
のおの有する複数のライン領域に分割できる。そのライ
ン部分アドレスはプロセッサがアクセスする場所を示
し、したがって、プリフェッチが全く可能であったかど
うかを見出すために、それはプリフェッチ手段によって
ライン部分アドレスと比較される。

【００１３】複数のライン部分を決定するために複数の
ライン部分アドレスが決定される時、または決定できる
時、比較のために使用すべきライン部分アドレスが、プ
ロセッサにより実行すべきプログラムのプログラム部分
に依存して選択され、そのプログラム部分は、キャッシ
ュ・メモリをアクセスしている間にプロセッサにより実
行されることが有利であることが更に判明している。

【００１４】プリフェッチにおいて主メモリからロード
された可能なデータをキャッシュ・メモリに直接書込め
ることを避けるために、プリフェッチ手段によりプリフ
ェッチ・データを書込むことができるレジスタ・メモリ
をキャッシュ・メモリが含むことが有利であることが判
明している。キャッシュ・メモリのレジスタ・メモリに
記憶されているプリフェッチ・データが必要である時
は、それらのデータはレジスタ・メモリによってプロセ
ッサへ転送され、また以後のアクセスのためにキャッシ
ュ・メモリに記憶される。

【００１５】ただ１つのレジスタ・メモリが使用される
場合には、プリフェッチ・データがレジスタ・メモリに
書込まれた後で、新たなプリフェッチが必要となる別の
キャッシュ・メモリ・ラインへプログラムは飛び越す。
レジスタ・メモリ内の古いプリフェッチ・データはその
時まではまだ読出されていないが、プログラムが戻って
まもなく再使用できる。利用できるレジスタ・メモリは
ただ１つであるので、それらの古いプリフェッチ・デー
タは新たなプリフェッチにより重ね書きされる。プログ
ラムが再び戻ったとすると、更新されたプリフェッチが
必要である。ここで支援するために、種々のプリフェッ
チ動作のそれぞれのプリフェッチ・データを書込むこと
ができる複数のレジスタ・メモリが設けられると有利で
あることが判明している。最初に書込むべきプリフェッ
チ・データは、最も古いプリフェッチ・データが存在す
るレジスタ・メモリに書込むべきであり、その後でそれ
らは重ね書きされる。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１７】図１は、記憶容量は大きいが、動作速度が
比較的遅い主メモリ２を備えている本発明の記憶装置１
を示す。その主メモリ２にはキャッシュ・メモリ３が割
り当てられている。そのキャッシュ・メモリはかなり速
く動作するバッファ・メモリである。キャッシュ・メモ
リ３と主メモリ２にはプリフェッチ手段４が割り当てら
れ、かつ接続されている。そのプリフェッチ手段によっ
て、一方では、プリフェッチを全く実行すべきかどう
か、他方では、プリフェッチを確かに実行すべきかどう
かが判定される。記憶装置１にはプロセッサ５も割り当
てられている。図示の実施の形態ではそのプロセッサは
通信リンクによりキャッシュ・メモリ３とプリフェッチ
手段４とに接続されている。プログラムを実行し、記憶
装置１のそれぞれのデータをアクセスするプロセッサ５
は、主メモリに記憶されているデータの大部分が前もっ
て書込まれている非常に速いキャッシュ・メモリ３も主
としてアクセスする。データをキャッシュ・メモリ３に
転送することにより、必要があればそれらのデータをプ
ロセッサが十分な速さで利用できるようにされる。しか
し、プロセッサ５がアクセスしようとする或るアドレス
・ラインがキャッシュ・メモリ３で利用できないとする
と、それは主メモリ２からキャッシュ・メモリ３へロー
ドされ、そこからプロセッサ５へ転送される。

【００１８】データ転送および電力消費の面で有利であ
る、共通のチップ上に設けることが好ましい、図１に示
されている全体の構成は、上記のように、プリフェッチ
を実行するためにも構成される。プリフェッチの枠組み
内で、プロセッサがキャッシュ・メモリ・ラインをアク
セスし、そこでそのラインにおけるあるアドレスをアク
セスすると、逐次データを含んでいる次のラインもキャ
ッシュ・メモリ３に既に存在しているかどうかについて
判定される。もし存在していなければ、それぞれの失わ
れているラインが主メモリ２からプリフェッチ手段４を
介してキャッシュ・メモリ３へ送られ、またはその伝送
が開始される。

【００１９】図２は可能なキャッシュ・メモリ構成を基
本的な図の形で示すもので、取り得るプリフェッチを開
始するために用いられる。プロセッサ５はアドレス６を
キャッシュ・メモリに供給する。それはどのデータがプ
ロセッサにより必要とされているかを示す。アドレス６
は全部で６つのアドレス部Ｉ、ＩＩおよびＩＩＩで構成
されている。最初のアドレス部Ｉは、キャッシュ・メモ
リ・ラインのデータが割り当てられる主メモリのページ
アドレスを示す。キャッシュ・メモリ３は、主メモリの
ページ・アドレスに対応するページ・アドレス８が格納
されているそれぞれのキャッシュ・アドレス・ディレク
トリ７を含んでいる。キャッシュ・アドレス・ディレク
トリ７は今はアドレス部ＩＩによりアドレスされてお
り、アドレス部Ｉはキャッシュ・アドレス・ディレクト
リの内容と比較される。この場合にはページ・アドレス
は「０×０１」である。

【００２０】ライン・アドレスを表すアドレス部ＩＩ
は、アドレス部Ｉに記憶されているデータをキャッシュ
・メモリ３のどのラインで利用できるかを示す。したが
ってこの情報はキャッシュ・アドレス・ディレクトリと
キャッシュ・メモリとの間のリンクを表す。図示の例で
はこのアドレス情報は「Ｚ５」である。最後に、アドレ
ス部ＩＩＩはそのラインで読出すべきそれぞれのデータ
のアドレスを示す。図２に示すように、キャッシュ・メ
モリ３は複数のラインＺ１、Ｚ２、．．．ＺＮに分割さ
れ、かつ複数の列Ｓ１、Ｓ２、．．．ＳＮに分割され
る。アドレス部ＩＩＩにおける情報は「Ｓ６」と読め、
したがって列ブロックＳ６における情報を読出すべきデ
ータとして決定する。

【００２１】図示の例では、キャッシュ・メモリ３のラ
インＺ５に記憶されているデータはアクセスされ、した
がってそのデータは列ブロックＳ６に配置されている。
読出すべき情報は図示の例では「１７」と読まれる。

【００２２】キャッシュ・メモリがプロセッサからアド
レス６を受けるとすると、主メモリのそれぞれの次のラ
インに記憶されている次のデータも、キャッシュ・メモ
リ３で既に使用可能であるかどうかについて自動的に判
定される。したがって、アドレス「０×０１／Ｚ５」の
後のデータ・ライン、すなわち、ライン「０×０１／Ｚ
６」もキャッシュ・メモリ３において既に利用できるか
どうかについての判定が行われる。これは、ステップ９
でキャッシュ・ディレクトリ７をテストすることにより
行われる。ラインが存在することが確定するとそれらの
データを使用でき、そのラインがなければそのラインを
主メモリからロードするためにおそらくプリフェッチが
必要である。

【００２３】プリフェッチ動作を実際に開始するため
に、探されているラインが存在しないばかりでなく、別
の条件も満たさなければならない。この別の条件は、キ
ャッシュ・メモリ３内の所定のライン部分内にあるアド
レスをプロセッサがアクセスすることである。図示の例
では、このライン部分はライン部分アドレス「Ｘ」を基
にして決定される。これによって定められるライン部分
は、そのライン部分アドレスに等しいか、それより大き
いラインＺ１、Ｚ２、．．．ＺＮの１つのアドレスの全
てを有する。たとえば、ライン部分アドレスがＸ＝Ｓ５
と読めたとすると、ライン部分は全ての列Ｓ５、Ｓ
６、．．．ＳＭを有する。プロセッサによりただちに呼
ばれたアドレスＳ６がこのライン部分の外側にあるもの
とすると、プリフェッチは実行されない。それがもしそ
のライン部分の内側にあるとすると、プリフェッチが実
行される。これはステップ１０で判定される。ステップ
９と１０における条件が両方とも満たされたならば、そ
れはステップ１１で判定される、プリフェッチが実行さ
れて、それぞれのデータが主メモリから読出されてキャ
ッシュ・メモリ３へ転送される。ステップ９、１０およ
び１１はプリフェッチ手段４で行われる。そのためにプ
リフェッチ手段はそれぞれの論理およびソフトウエアを
有する。ライン部分値Ｘは最後にセットすることを選択
できる。すなわち、任意の値を持つようにそれぞれのラ
イン部分をセットできる。たとえば、従来技術で知られ
ているように、各プロセッサ・アクセスにプリフェッチ
の可能性が与えられるとすると、ライン部分値ＸはＳ１
にセットされ、そうするとそのライン部分は全ての列部
分を備えることになる。任意の時刻にプリフェッチを実
行しないのとすると、ライン部分値Ｘはたとえば０にセ
ットされる。

【００２４】最後に、図３は図２に従うキャッシュ・メ
モリの構成を示す。しかしここでは複数のレジスタ・メ
モリ１２′、１２″、１２′″、１２″″がキャッシュ
・メモリ３に割り当てられている。それらのレジスタ・
メモリには、プリフェッチの枠組み内で主メモリからロ
ードされたデータが書込まれる。レジスタ・メモリ１
２′、．．．、１２″″にはそれぞれのレジスタ・アド
レス・ディレクトリ１３が割り当てられる。その後でそ
のレジスタ・アドレス・ディレクトリには、主メモリ・
アドレスに対応するそれぞれのアドレスが書込まれる。
複数のレジスタ・メモリを用いることによって、ただ１
つのレジスタ・メモリを使用できる場合に行われるよう
な、新しいプリフェッチ中に重ね書きされる、というこ
とが行われずにプリフェッチ・データをある時間保持す
ることが可能である。書込みのやり方は、新しいプリフ
ェッチ・データの場合には最も古いプリフェッチ・デー
タを含んでいるレジスタ・メモリに重ね書きされる、と
いうようのものとすることができる。その結果、ライン
飛び越しがしばしば起きるようなプログラムが実行され
る場合に、書込まれているが、ライン飛び越しのために
必要とされなかった、読出されないプリフェッチ・デー
タが、プログラムが元のラインへ再び飛び越してデータ
がいぜんとして必要とされる可能性が存在するために、
そのデータが重ね書きされるまである時間保持される、
という条件が考慮に入れられる。それらのデータは他の
レジスタ・メモリに書込まれるであろうから、次のプリ
フェッチによる重ね書きは不可能である。最後に、キャ
ッシュ・メモリの図示の構成は例として単に示したもの
であることを指摘できる。キャッシュ・メモリの構造は
任意の物にできる。たとえば、キャッシュ・メモリは直
接マッピング・キャッシュ・メモリとして、または両方
向セット連想キャッシュ・メモリ構成できる。

【図面の簡単な説明】

【図１】プロセッサに割り当てられている記憶装置の基
本的な図を示す。

【図２】プリフェッチの開始のための動作を表す第１の
実施の形態のキャッシュ・メモリの構造の基本的な図を
示す。

【図３】キャッシュ・メモリに割り当てられた複数のレ
ジスタ・メモリを有する図１のキャッシュ・メモリの構
造を示す。

【符号の説明】

１ 記憶装置 ２ 主メモリ ３ キャッシュ・メモリ ４ プリフェッチ手段 ５ プロセッサ ６ アドレス ７ キャッシュ・アドレス・ディレクトリ ８ ページ・アドレス １２′、１２″、１２′″、１２″″ レジスタ・メモ
リ Ｓ１、Ｓ２、．．．、ＳＭ 列 Ｚ１、Ｚ２、．．．、ＺＮ 行

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ハラルト、バウアー ドイツ連邦共和国ニュルンベルク、ハープ ルガー、シュトラーセ、10 (72)発明者 ウルス、ファウアー スイス国バーデン、バーンホフシュトラー セ、40 (72)発明者 ポール、リッペンス オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６

Claims (11)

【特許請求の範囲】
1. 【請求項１】主メモリと、アドレスに関連させられてい
   るラインで構成されているキャッシュ・メモリとを備
   え、そのキャッシュ・メモリでは要求に応じてプロセッ
   サによってデータを、主メモリからロードでき、かつ読
   出すことができ、キャッシュ・メモリ内のあるアドレス
   に対応するアドレスを有する主メモリからのあるデータ
   が記憶されている、キャッシュ・メモリの前記あるアド
   レスのデータをプロセッサがアクセスしている最中に、
   逐次データがキャッシュ・メモリ内の次のアドレスに記
   憶されているかどうかがテストされ、それらの逐次デー
   タは、もし利用できなければ、主メモリからプリフェッ
   チを介してキャッシュ・メモリにロードできる、記憶装
   置を動作する方法において、 ラインの上または内部にある所定のライン部分をプロセ
   ッサがアクセスする時にのみプリフェッチが行われるこ
   とを特徴とする記憶装置を動作する方法。
2. 【請求項２】ライン部分は、所定のライン部分アドレス
   により定められ、かつライン部分アドレスより大きい
   か、それに等しいラインのアドレスの全てを含み、プロ
   セッサがアクセスするライン内のアドレスがライン部分
   アドレスと比較されることを特徴とする請求項１記載の
   方法。
3. 【請求項３】各ラインがある長さの複数のライン領域に
   分割され、各ライン領域にはそれ自身のライン領域アド
   レスが割り当てられ、そのライン領域アドレスはライン
   部分アドレスと比較されることを特徴とする請求項２記
   載の方法。
4. 【請求項４】ライン部分アドレスは数値の形で与えら
   れ、匹敵する数値がライン内のアドレスを基にして、ま
   たはライン領域アドレスを基にして決定されることを特
   徴とする請求項２または３記載の方法。
5. 【請求項５】異なる長さの複数のライン部分が決定さ
   れ、要求に応じて実行すべきプリフェッチを決定するた
   めに考慮すべきライン部分がプロセッサにより実行すべ
   きプログラムのプログラム部分に依存して選択され、そ
   のプログラム部分においてはプロセッサはプリフェッチ
   が決定されている間に機能する請求項１乃至４のいずれ
   かに記載の方法。
6. 【請求項６】主メモリと、複数のラインで構成されてい
   るキャッシュ・メモリと、プリフェッチ手段とを備え、
   キャッシュ・メモリには主メモリから読出されたデータ
   を要求に応じて書込むことと読出すことができ、プリフ
   ェッチ手段はキャッシュ・メモリへ伝送するための主メ
   モリからのデータのプリフェッチを行うかどうかを決定
   し、かつプリフェッチを実行する、データ記憶装置にお
   いて、 プリフェッチ手段において、キャッシュ・メモリのライ
   ンの長さに関連する少なくとも１つのライン部分アドレ
   スが決定され、またはそのライン部分アドレスを決定で
   き、それによってキャッシュ・メモリのラインにおける
   ライン部分が定められ、ライン部分アドレスをプロセッ
   サがアクセスするラインのアドレスと比較するため、ラ
   イン部分内でアクセスを行うかどうかを決定するため、
   および比較の結果に依存してプリフェッチを実行するた
   めにプリフェッチ手段が設けられることを特徴とするデ
   ータ記憶装置。
7. 【請求項７】キャッシュ・メモリの各ラインは、ライン
   部分アドレスに匹敵する別々のライン領域アドレスをお
   のおの有する複数のライン領域に分割される請求項６記
   載の記憶装置。
8. 【請求項８】複数のライン部分を決定するために複数の
   ライン部分アドレスを決定でき、比較のために使用すべ
   きライン部分アドレスが、プロセッサにより実行すべき
   プログラムのプログラム部分に依存して選択され、その
   プログラム部分は、キャッシュ・メモリをアクセスして
   いる間にプロセッサにより実行されることを特徴とする
   請求項６または７のいずれかに記載の記憶装置。
9. 【請求項９】キャッシュ・メモリは、プリフェッチ手段
   によりプリフェッチデータを書込むことができるレジス
   タ・メモリを含むことを特徴とする請求項６乃至８のい
   ずれかに記載の記憶装置。
10. 【請求項１０】種々のプリフェッチ動作のそれぞれのプ
    リフェッチ・データを書込むことができる複数のレジス
    タ・メモリが設けられていることを特徴とする請求項９
    記載の記憶装置。
11. 【請求項１１】最初に書込むべきプリフェッチ・データ
    をレジスタ・メモリに書込むことができ、最も古いプリ
    フェッチ・データが重ね書きされている間に最も新しい
    プリフェッチ・データを利用できることを特徴とする請
    求項１０記載の記憶装置。