JP2002149491A - プロセッサメモリシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 データアクセスが失敗した場合に、データの
伝送速度または処理速度、およびプロセッサの動作に影
響を及ぼすことなく、メモリのプロセッサ部への接続を
可能にするプロセッサメモリシステムを提供する。 【解決手段】 プロセッサ６とＲＡＭメモリ９とを含む
プロセッサ部２と、プロセッサ部２と結合された外部メ
モリ３と、プロセッサ部２内に集積されプロセッサ６に
よりデータアドレスが要求された場合に外部メモリ３か
らのデータが予めロードされたＲＡＭメモリ９内にこの
データが格納されているかどうかを検査するプログラム
可能なメモリ管理部７とを備え、メモリ管理部７は上記
データアドレスに関連するデータがＲＡＭメモリ９に存
在する場合はそのデータをＲＡＭメモリ９から読み出
し、上記データが存在しない場合は上記検索されたデー
タアドレスの外部メモリ３からＲＡＭメモリ９へのロー
ディングを開始する割り込み命令をプロセッサ６に出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサメモリ
システムに関する。

【０００２】

【従来の技術】この種のプロセッサメモリシステムは、
データが格納され、処理され、または伝送されたときは
いつでも使用される。典型的な応用分野は、例えば携帯
無線電話やパーソナルのディジタル支援、ミニコンピュ
ータに見い出すことができる。このようなシステム内で
プロセッサは実際にデータ処理動作を実行する。プロセ
ッサに要求されるデータは、通常、プログラムやテーブ
ルデータのような一定のデータであり、単一または複数
のメモリに格納される。プロセッサは、必要なときにメ
モリからこのようなデータを読み出す。

【０００３】このようなプロセッサ／メモリ通信または
上記データもしくはメモリ管理そのものという面みて様
々なコンセプトが知られている。一方では、キャッシュ
メモリが用いられ、また、他方では、仮想メモリが用い
られる。キャッシュメモリは、頻繁にかつ高速で要求さ
れるデータをメインメモリからロードする高速メモリで
ある。プロセッサがデータを要求すると、このデータが
既にキャッシュメモリ内に存在するかどうかが先ず検査
される。存在する場合は、そのデータは読み出される。
存在しない場合、紛失したデータがメインメモリからキ
ャッシュメモリにロードされる。このような場合は、キ
ャッシュ・ミスと呼ばれる。キャッシュ・ミスの場合、
プロセッサは、紛失データがメインメモリからロードさ
れる期間、待機状態の挿入によって停止させられ、この
ことは、この時間内でプロセッサが動作しないことを意
味する。プロセッサのこのような停止は、ロードすべき
とセットされた紛失データの大きさに依存して長くなっ
たり短くなったりする。

【０００４】仮想メモリは、メインメモリを最適に利用
できるようにするために役立つ。このようなメインメモ
リは、例えばＣＤ−ＲＯＭやハードディスクメモリであ
る。この種のメモリの場合、プロセッサは、検索された
データを例えばハードディスク上のメインメモリに格納
する物理的なアドレスが得られるように仮想メモリ管理
によって変換された仮想アドレスを生成する。このた
め、仮想アドレス空間は、物理的なアドレス空間よりも
相当に大きい。これらの間には何らの関係も存在しな
い。しかし、ページ不良が発生すると、仮想メモリの場
合にはプロセッサは停止しない。そのときにプロセッサ
が実行しているプログラムを中断する割り込み命令が単
に発行されるだけである。しかしながら、プロセッサ自
体は、例えば補助メモリから紛失データをロードしよう
とする間、未だ他のプログラムで続行する位置にあり、
または動作する。

【０００５】

【発明が解決しようとする課題】しかしながら、データ
のこのようなローディングは、非常に時間がかかり、キ
ャッシュメモリの場合より何倍もの時間を要する。

【０００６】プロセッサ部内で集積化されたプログラム
またはデータを外部メモリとともに実行しなければなら
ないときは、いずれのコンセプトも常に、あまり適して
いない。このような構成は、例えば、リアルタイムの動
作に関してその応用のために異なる要件が課される埋め
込みシステムにおいて見受けられる。典型的な応用は、
上述した携帯無線電話などである。

【０００７】従って、本発明により解決すべき課題は、
一方ではプロセッサによる高速のデータ伝送または高速
のデータ処理を保証し、他方ではデータアクセスが失敗
した場合にプロセッサの動作に影響を及ぼさないように
しながら、メモリを高集積のプロセッサ部へ接続するこ
とを可能にするプロセッサメモリシステムを提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、プロセッサと少なくとも一つの第１の集積化された
ＲＡＭメモリとを含むプロセッサ部と、インタフェース
を介して上記プロセッサ部と結合された少なくとも一つ
の第２の外部メモリと、上記プロセッサ部内に集積化さ
れて上記プロセッサによりデータアドレスが要求された
場合に高速メモリとして役立ち上記外部メモリからのデ
ータが予めロードされた上記第１のＲＡＭメモリ内にこ
のデータが格納されているかどうかを検査するプログラ
ム可能なメモリ管理部と、を備え、上記メモリ管理部
は、上記データアドレスに関連するデータが上記ＲＡＭ
メモリ内に存在する場合に、このデータが格納された上
記ＲＡＭメモリのアドレスを指示し、これにより上記デ
ータが上記ＲＡＭメモリから読み出され、上記データが
上記ＲＡＭメモリに存在しない場合に、上記メモリ管理
部は、上記検索されたデータの上記外部メモリから上記
ＲＡＭメモリ内の上記検索されたデータアドレスへのロ
ーディングを引き続き開始する割り込み命令を上記プロ
セッサに出力する、プロセッサメモリシステムが提供さ
れる。

【０００９】本発明により提供されるプログラム可能な
メモリ管理部は、本発明にかかるプロセッサメモリシス
テムにおいて中心的な役割を果たす。これは、一方では
メモリ区分を特別に構成することなくキャッシュメモリ
として動作する。関連するメモリとしては、通常のＲＡ
Ｍメモリが現在使用されている。プロセッサによりデー
タアドレスが与えられると、メモリ管理部はこのような
振る舞いを示し、また、この部品は、関連するメモリマ
ップ内でこのアドレスを検索して発見する。これは、存
在する場合、即ち、ＲＡＭメモリ内に既に存在する場
合、メモリ管理部がアドレスポインタを「曲げて」ＲＡ
Ｍメモリ内の関連する記憶位置からデータを読み出すこ
とができるようにするからである。このように、メモリ
管理部は、通常のキャッシュメモリと同様に振る舞う。

【００１０】「キャッシュ・ミス」の場合、即ち、デー
タアドレスがＲＡＭメモリ内に存在しないとき、メモリ
管理部は、プログラム可能な仮想メモリとして動作し、
もはやキャッシュメモリのようには動作しない。検索さ
れたデータアドレスが存在しないことが検出された場
合、プログラムされた割り込み命令がプロセッサに与え
られ、この結果、現在のルーチンだけが停止する。プロ
セッサそのものは、いつでも他の動作を実行できるまま
である。通常のキャッシュメモリの場合とは異なり、待
機時間は存在せず、メモリ管理部を介して開始される割
り込みがあるだけである。これにより、プロセッサは、
検索されたデータアドレスをロードするために必要な動
作を自動的に実行する。その間メモリ管理部は非活性状
態（passive）になる。これは、メモリ管理部が他の動
作を邪魔しないことを意味する。ローディングの工程が
終了して、即ち、割り込み命令によって停止していたル
ーチンの実行をメモリ管理部が再開して初めて、メモリ
管理部が再びリセットされ、これにより、キャッシュメ
モリの意味で、即ち、次に検索されるデータアドレスが
存在する限りにおいて、再び動作する。

【００１１】本発明にかかるプロセッサメモリシステム
は、原則として、追加の外部メモリからのプログラムの
実行を可能にする。この文脈で用いられる「プログラ
ム」の用語は、読み出されたデータのすべて、例えばプ
ログラム自体のみならずテーブルデータなどをも含むも
のと理解されたい。このように柔軟に創られた結果、メ
モリ管理部の動作、即ち、メモリ管理そのものは、アプ
リケーションプログラマから隠匿されたままにすること
ができ、または必要であればアプリケーションそのもの
から影響を受けるようにすることもできる。本発明にか
かるシステムは、仮想メモリの利点と組み合わさった高
速キャッシュメモリの利点のすべて、即ち、データのロ
ード中にプロセッサによって他のタスクを実行すること
を提供するものである。

【００１２】要求されたデータアドレスの検査をメモリ
管理部が簡単に行えるように、ＲＡＭメモリ内のページ
に格納されたデータのデータアドレスを格納するデータ
アドレスレジスタが設けられることが好ましい。このデ
ータアドレスレジスタは、４ページのアドレスレジスタ
として構成されると良い。本発明にかかるシステム内で
ロードする間に異なる意味でプロセッサがアクティブに
なる可能性を考慮すると、大容量のアドレスレジスタを
設ける必要はない。上記データレジスタが数ページのみ
を収容すれば、即ち、比較的少数のページ、例えば４ペ
ージだけがキャッシュメモリという意味でのＲＡＭメモ
リ内に予め格納されていれば充分である。数ページとい
う制限があるために、既知の仮想メモリ内で必要に応じ
て実行可能なメモリページのそれぞれへの入り口を有す
る変換テーブルを省けるという利点がある。要求された
データアドレスを検査するためには、存在するメモリペ
ージのアドレス情報の制限された数を要求されたアドレ
スと比較するだけで良い。これにより、比較全体を非常
に迅速に行うことができる。この方法そのものは、充分
に関連したものである。

【００１３】第２のデータアドレスレジスタを設けるこ
とも好適である。この場合は、第１のデータレジスタ内
の第１のアドレスがアドレス検査に従って検査される。
検索されたアドレスが存在しない場合、その検査がどの
レジスタで行われているかを指示するレジスタアドレス
がプロセッサにより変更され、これにより、第２のデー
タアドレスレジスタ内で上記検査を行うことができる。
この結果、一方では第１のアドレスレジスタ内で優先的
に検索を行うことができるという利点が得られる。これ
は、検索されたデータアドレスは、通常そこでも発見さ
れるものと考えられるからである。外見上、変更が発生
するのはミスの場合だけであり、そのときにメモリ管理
部は、同様に４ページのレジスタで構成できる第２のア
ドレスレジスタ内で検索する。このことは、上述したよ
うにレジスタの拡張が達成されるが、各検索ルーチンの
間で拡張されたレジスタを完全に検索する必要はない、
ということを意味する。割り込み命令に引き続き、即
ち、第１のレジスタでアドレスが発見されなかった場
合、プロセッサは、このアドレスが第２のレジスタ内に
存在するかどうかを検査する。このことは、この場合プ
ロセッサ自体がアドレスの検査を引き継ぐ、ということ
を意味する。この場合、メモリ管理部は、再びプログラ
ムされて第２のアドレスレジスタを引き続き検索し、検
索されたアドレスを指示してそのレジスタ内で発見す
る。従って、以上のことは、プログラム可能な変換を構
成する。この実施態様は、第２のデータアドレスレジス
タに限ることなく、所望の回数だけ複製することが可能
である。

【００１４】上記第２またはその他のデータアドレスレ
ジスタを、メモリ管理部内のレジスタとしてではなく、
ＲＡＭメモリ内のレジスタとして設けることも好適であ
る。この場合、プロセッサは、メモリ管理部内に存在す
るデータアドレスレジスタを、他のデータアドレスレジ
スタに切り替える代わりに、新たにプログラムする。

【００１５】割り込みを実行するために要求される割り
込みルーチンが、いずれにしても存在するＲＡＭメモリ
に格納されていても、プロセッサ部内に少なくとも一つ
の他のメモリが集積化されていると好適である。このさ
らなるメモリ内で、メモリ管理部からの割り込み命令に
引き続いてプロセッサが回帰する割り込み命令が格納さ
れる。割り込み命令は、既に書き込まれたデータアドレ
スレジスタへのプログラムを開始するものと考えられ
る。このさらなるメモリは、ＲＯＭメモリでもフラッシ
ュメモリでも良い。

【００１６】外部メモリからロードされた（好ましくは
ページ態様の）データ量、またはＲＡＭメモリ内のメモ
リ区分の大きさは、本発明にかかるプログラム可能なメ
モリ管理部によって変更または調整できることが好まし
い。このことは、いわばソフトウェア制御のキャッシュ
として振る舞うようにメモリ管理部をプログラムできる
という他の利点を表す。これは、柔軟なページサイズで
メモリを管理できるからである。これは、メモリ管理部
を適切にプログラムすることにより簡単にできる。これ
はまた、特に、本発明にかかるシステムが、従来の永久
に配置されたキャッシュメモリに代えて、必要なデータ
を格納するために動的に使用できる大きなＲＡＭメモリ
を利用するために、可能なのである。この理由は、ＲＡ
Ｍメモリ内で、外部メモリからロードされたデータ以外
のデータが格納されるデータメモリと、外部のメモリデ
ータが書き込まれたページメモリとの間の再区分をアプ
リケーションのみで決定でき、また、メモリ管理の適切
なプログラムによって動的に変更しまたは構成できるた
めである。

【００１７】プログラム可能なメモリ管理部を用いて任
意のアルゴリズムのローディングを実現できるという点
は、本発明にかかる柔軟なメモリ管理の他の利点であ
る。これは、このローディングが、割り込み命令を介し
て開始され、メモリ管理部を適切にプログラムしてルー
チンをロードすることにより、同様に柔軟に構成できる
からである。例えば、紛失ページのみならず、これに続
くページなどもロードできる。この点で、アルゴリズム
の任意なローディングが実行可能である。

【００１８】外部メモリからのデータをロードするため
に、プロセッサ部内にＤＭＡ（Direct Memory Access：
ダイレクトメモリアクセス）ユニットを集積化すること
が好ましい。ローディングのために、紛失した（一つま
たは複数の）ページを読み出し、このページをＲＡＭメ
モリに書き込むように、このユニットは、プロセッサに
より適切にプログラムされる。

【００１９】外部メモリ自体は、適切なインタフェース
を介してプロセッサ部に結合されるパラレルのフラッシ
ュメモリで良い。この外部メモリは、プロセッサ部に伝
送すべきデータをシリアルからパラレルに変換するＳＰ
Ｉインタフェースを介してプロセッサ部に結合されるシ
リアルのフラッシュメモリであると好適である。パラレ
ルのデータは、次に、任意に設けられたＤＭＡユニット
によって内部ＲＡＭメモリからまたは内部ＲＡＭメモリ
へ伝送される。

【００２０】本発明の他の利点、特徴および詳細は、図
面を参照しながら以下に詳述する本発明の実施の形態の
いくつかから明らかになる。

【００２１】

【発明の実施の形態】図１は、本発明の実施の一形態で
あるプロセッサメモリシステム１の原理を説明する図で
ある。プロセッサメモリシステム１は、プロセッサ部２
と外部フラッシュメモリ３とを備える。本実施形態にお
いて外部フラッシュメモリ３は、シリアルフラッシュメ
モリとして構成される。フラッシュメモリ３は、通信回
線４を介してインタフェース５でプロセッサ部２に接続
される。インタフェース５は、本実施形態においてＳＰ
Ｉインタフェースである。シリアルフラッシュメモリ３
により供給されるシリアルデータは、ＳＰＩインタフェ
ースを介してパラレルデータに変換され、また、逆の通
信方向においては、これとは逆にパラレルデータからシ
リアルデータに変換される。

【００２２】さらに、プロセッサ６および、メモリ管理
業務を実際に引き受けるメモリ管理部７もプロセッサ部
２に内蔵されている。ＲＡＭメモリ９に加えてＤＭＡユ
ニット８もまた設けられている。データは、インタフェ
ース５とＤＭＡユニット８とを介して外部フラッシュメ
モリ３からＲＡＭメモリ９にロードされ、また、ＤＭＡ
ユニット８とインタフェース５とを介してＲＡＭメモリ
９から外部フラッシュメモリ３に与えられる。最後に、
メモリ１０もプロセッサ部２にさらに内蔵されている。
メモリ１０は、例えばＲＯＭメモリであっても良いし、
また、さらなるフラッシュメモリであっても良い。外部
フラッシュメモリ３を除いて、上述した構成部品は、共
通の通信バス１１にすべて接続される。

【００２３】本実施形態の中心部は、プログラム可能な
メモリ管理部７により形成される。メモリ管理部７の動
作原理を図２に示す。動作中は、プロセッサ６がバス１
１を介してデータアドレスの要求をメモリ管理部７に継
続的に送る。これらのデータアドレスは、プロセッサが
現在のアプリケーションを動作させるために必要な、外
部のフラッシュメモリ３内のデータブロックを指示す
る。このデータの一部は、動作に先立って、ＤＭＡユニ
ット８を介してＲＡＭメモリ９に予めロードされたもの
である。ＲＡＭメモリ９は、キャッシュメモリとして役
立つ高速メモリとして使用される。高速ＲＡＭメモリ９
内に存在するデータは、これよりも遅く動作する外部の
フラッシュメモリ３からよりもずっと速くプロセッサ６
に伝送することができる。中心的な管理機能は、メモリ
管理部７によって遂行される。プロセッサ６によって出
力されるアドレス、本実施形態においてアドレスＡ３１
…Ａ０は、メモリ管理部７に送られる。その構成部は、
まず、外部のフラッシュメモリ３に関連し得るアドレス
が関係するかどうかを検査する。メモリマップ１２は、
外部のメモリの開始アドレスと終了アドレスとを含む。
上述したアドレス要求がなされると、メモリ管理部７
は、最初に、フラッシュメモリのアドレスが関係するか
どうかを検査する（矢印ａ）。関係する場合は、供給さ
れたアドレスは、データアドレスレジスタ１５に格納さ
れた基本アドレスと比較される（矢印ｂ）。データアド
レスレジスタ１５には、４つの基本アドレス１６だけが
格納され、これは、４つのページ１７ａ，１７ｂ，１７
ｃ，１７ｄだけが外部のフラッシュメモリ３から、アド
レスレジスタ１５の右に部分的に示されたＲＡＭメモリ
９へ格納されるからである。ＲＡＭメモリ９の残りの格
納位置は、他のデータを格納するために利用できる。基
本アドレス１６は、それぞれ、関連するＲＡＭメモリの
ページ１７ａ，１７ｂ，１７ｃ，１７ｄ内における、外
部メモリのアドレスセクションの開始アドレスを指示す
る。このようにして、基本アドレスから、基本アドレス
プラスページサイズ１の範囲内のデータがすべてＲＡＭ
に格納される。ＲＡＭメモリアドレスに基づいてプロセ
ッサにより発行された外部メモリアドレスのマッピング
が図２において固定される。この点を各矢印Ｃで表す。

【００２４】矢印ｂに従った試験によって、検索された
アドレスをＲＡＭメモリに割り当てることができるこ
と、即ち、ＲＡＭメモリ内で既にそのページが存在する
ことが分かった場合は、そのデータアドレスは、ＲＡＭ
メモリにおいて他の態様で示されるアドレスを指示する
ように、「曲げ」られ、または変換される（イエスの分
岐における波線矢印ｄを参照されたい）。元々アドレス
Ａ３１…Ａ０で検索されたデータは、ＲＡＭ９内でこの
アドレスに格納される。このデータは、次に、プロセッ
サ６内にロードされる。

【００２５】比較により、データがないことが判明する
と（ノーの分岐における矢印ｅ参照）、割り込み命令１
８がメモリ管理部７からプロセッサ６へ与えられる（矢
印ｆ参照）。これにより、マイクロプロセッサは、現在
のルーチンを中断し、例えばプロセッサ部２内の第２メ
モリ１０からの割り込みルーチンを開始する。続いて、
例えばフラッシュメモリ３からの紛失データのローディ
ングが、例えばプロセッサ６内のルーチンによって開始
される（矢印ｇ参照）。この目的のため、プロセッサ６
は、検索されたフラッシュメモリアドレスが供給された
ＤＭＡユニット８と通信を行い、これによりプロセッサ
６はローディング動作を遂行できる。多少大きなデータ
ブロックについてローディング動作を行っている間、プ
ロセッサ６は、他のタスクのために利用できる。即ち、
プロセッサ６は、通常のキャッシュメモリの動作におけ
るようなプロセッサの活動すべてを示す待機状態には無
い。これにより、プロセッサ６は、他のタスク用に使用
可能である。データが紛失している現在のルーチンがし
ばらくの間中断されるだけである。データが高速のＲＡ
Ｍメモリ９にロードされると、このことがすぐにプロセ
ッサ６に知らされる。このような動作方法の全体によっ
て、データのアクセスが失敗した場合であっても、プロ
セッサの動作を外見上継続させることが可能になる。

【００２６】このように、メモリ管理部は、データアク
セスが成功したかどうかに従って、キャッシュメモリと
して、またはプログラム可能な仮想メモリとして振る舞
う。通常、メモリ管理部７は、到来するデータアドレス
を、アドレスレジスタ内に存在するかまたはＲＡＭメモ
リ９内に格納されているかについて検査する、という点
でキャッシュとして動作する。従って、この場合は、与
えられたアドレスは「曲げ」られ、これにより、ＲＡＭ
メモリ内の関連するメモリ位置がメモリ管理部７によっ
て指示されてそこからデータを読み取ることができる。
「キャッシュ・ミス」の場合は、仮想メモリ部により既
に知られているものとしての「ページ不良」として扱わ
れる。純粋なキャッシュ機能の場合とは異なり、この場
合は、プロセッサ内の現在のアプリケーションを中断し
てローディング動作を開始するように割り込み命令だけ
が与えられる。

【００２７】純粋なキャッシュ機能の場合であれば、こ
のイベントで待ち状態になるであろう。結果として、プ
ロセッサ全体が、低速のフラッシュメモリからデータが
伝送されるまで、すべての動作について遮断される。こ
れは、比較的長い時間を要するときがある。外部のフラ
ッシュメモリが低速のメモリだからである。しかしなが
ら、本実施形態のシステムにおいては、上述したよう
に、プロセッサは単に中断の状態にあるだけであり、こ
のため、紛失した情報がＲＡＭメモリ９からＤＭＡを介
して伝送される間、他の動作を実行することができる。
しばらくの間、メモリ管理部７は、非活性状態のままで
ある。

【００２８】図３ａは、検索された外部メモリアドレス
の内容がＲＡＭメモリにロードされた場合に（図２矢印
ｄ）、プロセッサが与えた外部メモリアドレス（図２矢
印ｃ）をＲＡＭメモリアドレスへ固定的に変換したもの
を示す。各レジスタについて、メモリ管理部７によって
「処理された」関連する「ワーキングアドレス」が右方
向に示されている。第１のアドレスブロックＡは、ＲＡ
Ｍメモリ内の全ページの基本アドレスを含む。同図に示
す例では、このアドレスは１１１１ １１１１１１１１
１１１１ １１１であり、外部メモリのデータが格納
されたＲＡＭメモリセクションがアドレスマップの上端
に位置することを指示している。

【００２９】データブロックＢは、検索されたアドレス
データが位置する、関連するページを指示している。Ｐ
０とＰ１は、プロセッサから与えられた外部メモリアド
レスの基本アドレス（ワーキングアドレス）が４つの基
本アドレスレジスタのうちどれで発見されたか（図２矢
印ｂ）という事実に従ってセットされる。最後に、「ワ
ーキングアドレス」はまた、同図に示す例においてＡｎ
…Ａ０であるページ内のアドレスを有するブロックＣを
含む。この部分のアドレスは、プロセッサ６によって直
接引き継がれる。部分ＡとＢは、メモリ管理ユニットの
指示に従って変形される。

【００３０】しかしながら、図３ｂは、柔軟な変換を示
す。固定的な変換とは反対に、領域ＡとＢとＣとの間の
境界は、ここでは自由に選択することができる。Ｂの長
さは、基本アドレスレジスタの数量によって決定され
る。領域ＢとＣとは、固定的な変換で使用した方法と同
様の方法でマッピングされる。領域Ａについては、任意
のＲＡＭメモリ基本アドレスをプログラムすることがで
きる。これにより、ＲＡＭメモリのページの位置と大き
さをプログラムすることができる。この結果、この場合
は、メモリ管理ユニットで割り込みによりプログラムさ
れる、十分に柔軟な変換が実現される。

【００３１】メモリ管理部を適切にプログラムすること
により、ローディングの方策に影響を及ぼすことも可能
である。例えば、ローディングの場合に、検索されたペ
ージや検索されたデータブロックのみならず、次のペー
ジやデータブロックをロードすることができる。これに
より、メモリ管理部をプログラムすることで割り込みの
動作に影響を及ぼすことができる。このことは、データ
が現実にＲＡＭメモリにロードされた時に割り込みが既
にトリガされているようにすることで遂行できる。これ
により、ローディングすることなくプログラムを高速で
継続することができ、そのため、次ページのローディン
グを先行して開始することができる。プログラム可能で
あることで、ＲＡＭメモリの記憶容量を柔軟に再分割す
ることもできる。即ち、フラッシュメモリのデータロー
ディングを意図した領域を動的に変更することができ
る。

【００３２】最後に、図４は、拡張されたデータアドレ
スレジスタと協動する可能性を示す図である。同図は、
２つのデータアドレスレジスタ１５ａ，１５ｂを示す。
レジスタ１５ｂは、レジスタ１５ａに続く。レジスタ１
５ａは、図２のレジスタに実質的に対応する。レジスタ
１５ｂはまた、４ページのアドレスレジスタ１５として
構成される。プロセッサをプログラムすることにより、
データアドレスレジスタ１５ａと１５ｂのいずれをアク
ティブにするかが決定される。このことは、メモリ管理
部がデータアドレスレジスタ１５ａと１５ｂのいずれか
と協動することを意味する。

【００３３】

【発明の効果】以上詳述したとおり、本発明にかかるプ
ロセッサメモリシステムによれば、データアドレスに関
連するデータがＲＡＭメモリに存在する場合はキャッシ
ュメモリと同様に動作し、上記データが上記ＲＡＭメモ
リに存在しない場合はプログラム可能な仮想メモリとし
て動作するメモリ管理部を備えるので、待機時間を設け
ることなく、データのロード中にプロセッサに他のタス
クを実行させることができる。

【図面の簡単な説明】

【図１】本発明にかかるプロセッサメモリシステムの原
理を説明する図である。

【図２】図１に示すシステムの動作原理を説明する図で
ある。

【図３ａ】２つのデータアドレスレジスタが関与する動
作原理を説明する図である。

【図３ｂ】２つのデータアドレスレジスタが関与する動
作原理を説明する図である。

【図４】拡張されたデータアドレスレジスタと協動する
可能性を示す図である。

【符号の説明】

１ プロセッサメモリシステム ２ プロセッサ部 ３ フラッシュメモリ（シリアル） ４ 通信回線 ５ ＳＰＩインタフェース ６ マイクロプロセッサ ７ メモリ管理部 ８ ＤＭＡユニット ９ ＲＡＭメモリ １０ メモリ（ＲＯＭ／フラッシュ） １３ フラッシュ １５，１５ａ，１５ｂ データアドレスレジスタ １６ 基本アドレス １７ａ〜１７ｄ ページ １８ 割り込み命令

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ハラルト、バウアー ドイツ連邦共和国ニュルンベルク、ハップ ルガー、シュトラーセ、10 (72)発明者 ウルス、ファウアー スイス国バーデン、バーンホフシュトラー セ、40 Ｆターム(参考） 5B005 JJ11 KK04 KK05 KK12 MM01 MM31 NN12 RR04 UU24 5B060 AA02 AA06 AA12 AA18 AB24 AC01 AC11

Claims (14)

【特許請求の範囲】
1. 【請求項１】プロセッサと、少なくとも一つの第１の集
   積化されたＲＡＭメモリと、を含むプロセッサ部と、 インタフェースを介して前記プロセッサ部と結合された
   少なくとも一つの第２の外部メモリと、 前記プロセッサ部内に集積化され、前記プロセッサによ
   りデータアドレスが要求された場合に、高速メモリとし
   て役立ち前記外部メモリからのデータが予めロードされ
   た前記第１のＲＡＭメモリ内に、このデータが格納され
   ているかどうかを検査する、プログラム可能なメモリ管
   理部と、を備え、 前記メモリ管理部は、前記データアドレスに関連するデ
   ータが前記ＲＡＭメモリに存在する場合に、このデータ
   が格納された前記ＲＡＭメモリのアドレスを指示し、こ
   れにより、前記データが前記ＲＡＭメモリから読み出さ
   れ、 前記データが前記ＲＡＭメモリに存在しない場合に、前
   記メモリ管理部は、前記検索されたデータアドレスの前
   記外部メモリから前記ＲＡＭメモリへのローディングを
   引き続き開始する割り込み命令を前記プロセッサに出力
   する、プロセッサメモリシステム。
2. 【請求項２】前記ＲＡＭメモリにページの態様で格納さ
   れる前記データのデータアドレスが格納されるデータア
   ドレスレジスタをさらに備えることを特徴とする請求項
   １に記載のプロセッサメモリシステム。
3. 【請求項３】前記データアドレスレジスタは、４ページ
   のデータアドレスレジスタとして構成されることを特徴
   とする請求項２に記載のプロセッサメモリシステム。
4. 【請求項４】前記検索されたアドレスが存在しない場合
   に、前記第１のデータアドレスレジスタ内における最初
   のアドレス検査に従って検査される第２のデータアドレ
   スレジスタをさらに備え、どのレジスタで前記検査が行
   われるかを指示するレジスタアドレスを前記プロセッサ
   により変更でき、これにより前記検査が前記第２のデー
   タアドレスレジスタ内で実行されることを特徴とする請
   求項２または３に記載のプロセッサメモリシステム。
5. 【請求項５】前記メモリ管理部からの前記割り込み命令
   に引き続いて前記プロセッサがアクセスする割り込みル
   ーチンを格納する少なくとも一つの他のメモリが前記プ
   ロセッサ部内に集積化されることを特徴とする請求項１
   乃至４のいずれかに記載のプロセッサメモリシステム。
6. 【請求項６】前記他のメモリは、ＲＯＭメモリまたはフ
   ラッシュメモリであることを特徴とする請求項４に記載
   のプロセッサメモリシステム。
7. 【請求項７】前記外部メモリから好ましくはページの態
   様で移すべきデータの量、または、前記ＲＡＭメモリに
   おける格納区分の大きさは、前記プログラム可能なメモ
   リ管理部により修正または調整可能であることを特徴と
   する請求項１乃至６のいずれかに記載のプロセッサメモ
   リシステム。
8. 【請求項８】紛失したデータのみを毎回、特にページの
   態様でロードでき、または、この紛失したデータに加え
   て引き続き連続するデータを、特にページの態様でロー
   ドできることを特徴とする請求項１乃至７のいずれかに
   記載のプロセッサメモリシステム。
9. 【請求項９】前記外部メモリから前記データをロードす
   るために、ＤＭＡユニットが前記プロセッサ部内に集積
   化されることを特徴とする請求項１乃至８のいずれかに
   記載のプロセッサメモリシステム。
10. 【請求項１０】前記外部メモリは、前記プロセッサ部に
    移すべき前記データを直列から並列に変換するインタフ
    ェースを介して前記プロセッサに結合されるシリアルフ
    ラッシュメモリであることを特徴とする請求項１乃至９
    のいずれかに記載のプロセッサメモリシステム。
11. 【請求項１１】前記シリアルインタフェースは、ＳＰＩ
    インタフェースであることを特徴とする請求項１０に記
    載のプロセッサメモリシステム。
12. 【請求項１２】前記外部メモリは、フラッシュメモリで
    あることを特徴とする請求項１乃至１１のいずれかに記
    載のプロセッサメモリシステム。
13. 【請求項１３】前記外部メモリは、前記プロセッサメモ
    リシステム内に集積化されることを特徴とする請求項１
    乃至１２のいずれかに記載のプロセッサメモリシステ
    ム。
14. 【請求項１４】前記アドレス変換は、固定的または柔軟
    であるようにプログラム可能であることを特徴とする請
    求項１乃至１３のいずれかに記載のプロセッサメモリシ
    ステム。