JPH03172943A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサ・システムにおけるキャッ
シュメモリの書き込み制御方式に関するものである。

〔従来の技術〕

第６図は例えば、Ｍ、Ｓ、Ｐａｐａｍａｒｃｏｓ、　Ｊ
、！１．Ｐａｔｅｌ　：Ａ　Ｌｏｗ−Ｏｖｅｒｈｅａｄ
　Ｃｏｈｅｒｅｎｃｅ　５ｏｌｕｔｉｏｎ　Ｆｏｒ　Ｍ
ａｌｔｉｐｒｏｃｅｓｓｏｒ、Ｐｒｏｃ、１１ｔｈ　Ａ
ｎｎｕａｌ　Ｓｙｍｐ、ｏｎ　ＣｏｍｐｕｔｅｒＡｒｃ
ｈｉｔｅｃｔｕｒｅ＋　Ｊｕｎｅ１９８４ｔ　ｐｐ３４
８−３５４に記載された従来のキャッシュメモリ書き込
み制御方式の動作の流れを示している。

第４図は一般的なマルチプロセッサ・システムを示す図
である。第４図において、１はプロセソサ、２はプロセ
ッサ１と組となるキャッシュメモリ、３はシステムバス
、４はバスコントローラ、５は主記憶装置、６はバスリ
クエスト線を表す。

プロセッサｌはＮ台まで接続可能である。各プロセッサ
１がシステムバス３を通してリクエストをフ゛に】−ド
キャストするときは、バスリクエスト線６を介してパス
コンＩ−１：１−ラ４にバス使用のリクエストを出して
バス使用の許可を得た後に行われる。また、各キャッシ
ュメモリ２はシステムバス３を通して主記憶装置５にア
クセスできる。

主記憶装置５内のメモリエリアは第６図に示すような複
数のメモリブロック５ａから構成されており、各メモリ
ブロック５ａはアドレスビット５ｂ＋　状態フラグ５Ｃ
とを備えている。

状態フラグ５Ｃは第６図に示すようにＶビット、Ｍビッ
トの２ピツＩ・で構成される。Ｖビットはそのメモリブ
ロックが有効であれば「ｌｊ、無効であれば’ＯＪにな
る。またＨビットはそのメモリブロック５ａが既に更新
されていて、かつ、そのプロセッサ１のみがそのメモリ
ブロック５ａを持っている場合に「１」となり、メモリ
ブロック５ａが更新されていない場合は’ＯＪとなる（
このときには他のプロセッサ１が未更新の同一メモリブ
ロック５ａのコピーを持っている可能性がある。） ココで更新、無効、コピーについては後の説明で明らか
にしていく。

第７図に従って従来の動作を説明する。各プロセッサ１
と各キャッシュメモリ２は全て略同様に動作するので一
組のプロセッサ１とキャッシュメモリ２を中心に説明す
る。

処理を行う当該プロセッサｌは当該キャッシュメモリ２
の書き込みを行う場合、まず、当該キャッシュメモリ２
内のサーチを行い、書き込みを行なおうとする目標のメ
モリブロックが当該キャッシュメモリ２内に存在するか
どうかを調べる（ステップＳ１）、当富亥キャッシュメ
モリ２に含まれる全メモリブロックのブロックアドレス
とプロセッサ１が書き込みを行なおうとする目標のブロ
ックアドレスの比較を行い、もしも一致すれば目標のメ
モリブロックは当該キャッシュメモリ２に存在すること
になる。（これをキャツシュヒツトと呼ぶ）。逆に一致
しなければ目標のメモリブロックは当該キャッシュメモ
リ２内には存在しないことになる。（これをキャッシュ
ミスと呼ぶ）。

サーチの結果キャツシュヒツトが起こればステップＳ２
に進み、ブロックアドレスの比較のときにキャッシュメ
モリ２から読み出されたブロックアドレスに付随したブ
ロックの状態フラグ５ｃがステップＳ２で８周べられる
。

状態フラグ５ｃを調べてＭビットが’ＯＪ　　（未更新
）ならば、他のプロセッサ１が目標のメモリブロックの
コピーを持っている可能性があるので、ステップＳ、で
書き込みを行う当該プロセッサ１は全他プロセッサｌに
目標のメモリブロックについてコピー無効化のリクエス
トをブロードキャストする。当該プロセッサ１がブロー
ドキャストしたリクエストに対する応答を全他プロセッ
サ１から受取った後に、当該プロセッサ１は目標のメモ
リブロックにデータを書き込む（ステップｓ４）。

一方、Ｍビットが’ＩＪ　　（更新済）だった場合は、
目標のメモリブロックのコピーが他プロセッサ１に無い
ことが保証されているので、当該プロセッサ１が既に前
回にも書き込みを行っている。そこで当該プロセッサ１
は直ちにステップＳ４に進み、目標のメモリブロックに
データを書き込むことができる。どちらの場合も、当該
キャッシュメモリ２内の目標のメモリブロックに書き込
んだ後はフラグ５ＣのＭビットを’ＩＪにセットする（
ステップＳ４）。

サーチの結果キャッシュミスが起これば、ステップＳ、
へ進み、当該キャッシュメモリ２に目標のメモリブロッ
クをロードしなければならない。

ロードの手順としては、まず当該キャッシュメモＩ７２
の中で置き換えられる不要なメモリブロックを選択する
（ステップＳ、）、ステップＳ６で未更新か更新済かを
調べ、その不要なメモリブロックのＭビットが’ＩＪ　
　（更新済）ならば不要なメモリブロックの内容がまだ
主記憶５に反映されていないので主記憶５に、その不要
なメモリプロッりが書き戻される（ステップＳｔ）。つ
ぎに当該プロセッサｌは他プロセッサｌに対してステッ
プＳ８でサーチリクエストをブロードキャストする。

これは他のプロセッサｌがそのキャッシュメモリ２内に
目標のメモリブロックを更新済にしてコピー（保持）し
ているかどうかの問い合わせである。

ステップＳ、でサーチの結果、全ての他プロセッサ１が
目標メモリブロックの更新（済）されたコピーを保持し
ていないことが判明すれば、ステップＳ１６へ進みロー
ドを要求した当該プロセッサ１は主記憶５から目標のメ
モリブロックをロードする。このとき他プロセッサ１に
（未）更新されていないメモリブロックのコピーがあれ
ば全て無効化される。一方、サーチの結果他プロセッサ
１に更新された目標のメモリブロックのコピー（すなわ
ちＭビットが’ＩＪであるコピー）が存在すれば、ステ
ップＳ１１に進み、そのコピーを保持するプロセッサ１
から目標メモリブロックが当該プロセッサｌのキャッシ
ュメモリ２ヘロードされる。

ステップＳ、で不要なメモリブロックがＭ＝０で未更新
なら、ステップＳ１！に進み、不要メモリブロックを単
に無効とし、ステップＳＬ＋に進む。

目標のメモリブロックがキャッシュメモリにロードされ
た後に、ステップＳ４に進み当該プロセッサ１はデータ
を当該キャッシュメモリ２に書き込み、目標のメモリブ
ロックは更新される。このように、書き込み制御方式と
して自他プロセッサｌの不要なメモリブロックのコピー
を無効化する方式をここでは無効化型書き込み制御方式
と呼ぶ。

一方、上記のような無効化型書き込み制御方式とは異な
り、書き込み対象の目標メモリブロックが（未）更新さ
れていない場合（Ｍビットが「０」の場合）、他プロセ
ッサのコピーを無効化するのではなく、ストアデータを
全他プロセッサ１にブロードキャストして、他プロセッ
サ１のキャッシュメモリ内にコピーの更新をする更新型
書き込み制御方式も考えられる。

〔発明が解決しようとする課題〕

２台以上のプロセッサｌを持つシステムの場合、従来方
式では書込み動作時に、前述のように、他系プロセッサ
１からロードを、要求したプロセッサへのメモリブロッ
ク転送が起こり得る（ステップＳ＋＋）。例えば、プロ
セッサＡがあるメモリブロックに対して書込みを行って
から、プロセッサＢが同じメモリブロックに対して書込
みを行うとき、プロセッサＡからプロセッサＢヘブロソ
ク転送が生じ、プロセッサＡの保持するブロックは無効
化される。次にプロセッサＡが再び同じメモリブロック
に対して書込みを行うとき、今度はプロセッサＢからプ
ロセッサＡヘメモリブロック転送が生じる。

このように２台以上のプロセッサ１が同じメモリブロッ
クに対して何回も交互に書き込みを行う場合には、その
度にプロセッサ１間でメモリブロック転送を行わなけれ
ばならない。通常、メモリブロックの大きさはプロセッ
サｌからのストアデータに比べて大きさが数倍から十数
倍あるため、このメモリブロック転送によるオーバヘッ
ドによってシステム全体の処理能力が落ちてしまう問題
がある。このような問題は特に多数のプロセッサ１がセ
マフォ等で同期をとりながら並列処理を行う場合に顧繁
に起こり得る。

一方、上記の更新型書き込み制御方式を用いれば、常に
プロセッサ１間のデータの一貫性は保証されるので、上
記のようなプロセッサ１間のメモリブロック転送は生じ
ない。しかし、この方法では主に一つのプロセッサ１か
らしかアクセスしない共有度の低いメモリブロックに対
する書き込みでも、ストアデータを他プロセッサｌにも
プロトキャストしてしまうので、今度はストアデータの
ブロードキャストによるオーバヘッドによってシステム
全体の処理能力が落ちてしまう。

このように、無効化型書き込み制御方式でも更新型書き
込み制御方式でも書き込み制御方式をどちらかに固定的
に決めてしまうと、書き込まれるブロックの共有度によ
りプロセッサ間のデータ転送によるオーバヘッドが増大
してしまう。マルチプロセッサ・システムにおいて、性
能を向上させるためにはブロックの共有度に関係なくこ
のオバヘッドを小さくしなければならないという課題が
あった。

（課題を解決するための手段〕 この発明においては、キャッシュメモリ２を有する複数
のプロセッサ１と、各プロセッサ１から共通にアクセス
可能なシステムバス３と主記憶装置５とを備えたマルチ
プロセッサシステムにおいて、キャツシュヒツトのとき
（ステップｐｔ）、書き込み対象のメモリブロックが過
去にプロセッサ１間を何回移動したかのデータ（転送頻
度ビット）を記録し、この移動回数とあらかじめ例えば
しきい値レジスタ１７に設定したしきい値とを比較しく
ステップＰｚ＋　ステップＰＩ２）、移動回数がしきい
値より小さければ、ｒ通常モード」としてメモリブロッ
クのコピーの無効化を行うことをシス”テムバスにリク
エストとして送出しくステップＰ、）、移動回数がしき
い値と等しければ、共有モードとして、書き込むデータ
を更新することをシステムバスにリクエストとして送出
しくステップＰ、）、他プロセッサからのリクエストの
有無を監視し、無効化のリクエストがあれば、自己の該
当するメモリブロック内を無効化し、データ更新のリク
エストがあれば、該当するメモリブロック内のデータを
書き込み、キャッシュミスのとき、キャッシュメモリ２
にロードされたメモリブロックが、他プロセッサ１から
送られていたものでかつ、移動回数がしきい値より小さ
ければ（ステップｐＨ＋　ステップ゛Ｐ１□）、該当メ
モリブロックに設けた移動回数を増加させる（ステップ
Ｐ１．）ようにした。

〔作用〕

プロセッサ１はメモリブロックに書き込みを行う場合、
そのメモリブロックに付随した転送頻度ビットを読み出
し、しきい値レジスタ１７の値と比較する。転送頻度ビ
ットの値がしきい値レジスタの値よりも小さければ、こ
のメモリブロックはｒ通常モードｊと判定され、以後こ
のメモリブロックに対する書き込み制御には一括ブロッ
ク転送の無効化型書き込み制御方式が用いられる。一方
、比較の結果転送ビット値の値がしきい値レジスタの値
と等しければ、このブロックは「共有モード」と判定さ
れ、以後のこのブロックに対する書き込み制御には部分
データ書き変えの更新型書き込み制御方式が用いられる
。移動回数の増加すなわち、転送頻度ビットのインクリ
メントは、書き込みプロセッサがキャッシュミスを起こ
し、他プロセッサから更新されたブロックをロードして
きたときに行われる。このとき、ロードされてきたキャ
ッシュブロックが「共有モード」であった場合はインク
リメントは行われず、「通常モード」であった場合のみ
インクリメントされる。これによって、各メモリブロッ
ク毎の共有度に応じて最適な書き込み制御方式が自動的
に選択され、プロセッサ間ノーｔ−ヤンシュー貫性制御
によるオーバヘッドを低減することができる。

〔発明の実施例〕

第１〜４図に本発明の実施例を示す。以下第１〜４図に
示す図面にしたがって本発明の実施例について詳細に説
明する。第３図は第５図のキャッシュメモリの詳細を示
し、同図において１１はアドレスアレイを表わし、第４
図において、キャッシュメモリ２中に保持されているメ
モリブロック５ａはアドレス５ｂ、状態フラグ５　ｃ　
＋　モードビット５ｄを保持している。１６はデータア
レイを表わし、アドレスアレイ１１保持されているアド
レスに対応したメモリブロックデータが保持されている
。１０はアドレスバスコントローラ、１２はアドレス比
較器、１３はモードコントローラ、１５はデータバスコ
ントローラ、３Ｃは制御線、３ｂはアドレス線、３ｄは
データ線である。

モートコトローラ１３はしきい値レジスタ１７を持ち、
これはシステム制御命令などによってユーザがセットす
る。

しきい値は、各プロセッサ１内のしきい値レジスタ１７
に格納される。このしきい値はシステムの起動時に任意
の値にセットされる。またシステムの稼働中にしきい値
を変更することもでき、プログラムに応じてしきい値を
設定することができる。

モードビット５ｄは複数のプロセッサＩ・のデータ書き
込みに起因する過去のメモリブロック５ａのプロセッサ
１間転送の回数（移動回数）を示す転送頻度ビットであ
り、この数値に基づいてメモリブロック単位で書き込み
を全部まとめて更新するか、メモリブロック内のデータ
を部分的に書き変えるか決定する。

本発明ではメモリブロック毎の共有度を示すために、無
効化型書き込み制御方式におけるメモリブロックのプロ
セッサ間転送の回数を基準とした。

プロセッサ１間の転送回数が多いメモリブロックはど複
数のプロセッサｌに共有されている可能性が高く、将来
に渡ってもプロセッサ１間転送が多発すると予想される
。

次に動作について第１図のフローチャートに従って説明
する。

プロセッサ１からキャッシュメモリ２への書き込み要求
が、アドレスバスコントローラ１０に送られると、アド
レスバスコントローラ１０はサーチを開始するためにア
ドレスアレイ１１に対してアドレス読み出しを開始する
。アドレスアレイ１１からは現在キャッシュメモリ２が
保持しているメモリブロックのアドレスが読み出され、
アドレス比較器１２に送られる。同時にアドレスバスコ
ントローラ１０からはプロセッサｌから送られてきた書
き込み対象の目標のメモリブロックのブロックアドレス
が送られ、アドレスの比較が行われる（キャッシュサー
チ）。

まず、ステップＰ１でアドレスが一致すればキャツシュ
ヒツトになる。キャツシュヒツトすれば、一致したアド
レス５ｂおよびアドレスに付随した状態フラグ５ｃ、モ
ードビット５ｄがモードコントローラ１３に送られる。

モードコントローラ１３ではしきい値レジスタ１７に保
持されたしきい値と送られてきたモードフラグ５ｄ中の
転送頻度ビット値とが比較される（ステップｐｇ）。比
較の結果、一致すればこのメモリブロックはｒ共有モー
ドｊであると判定される。この場合は、まずモードコン
トローラ１３からアドレスバスコントローラ１０とデー
タバスコントローラ１５にストアデータブロードキャス
トの指示を与える（ステップＰ３）。指示を受けたアド
レスバスコントローラ１０はシステムバス制御信号線３
Ｃにブロードキャストデータ書き込みリクエストを出し
、さらにシステムバスアドレス％９３ａにプロセッサ１
から送られてきた書き込みアドレスを載せる。

一方、データバスコントローラ１５はプロセッサ１から
送られてくているストアデータを受取り、直ちにシステ
ムバスデータ線３ｂにストアデータを載せる。データバ
スコントローラ１５はその後、システムバス制御信号線
３Ｃを見て、他プロセッサからの更新終了信号が返され
るのを待つ。他プロセッサから更新終了信号が返された
時点でストアデータをブロードキャストしたプロセッサ
のデータバスコントローラ１５はプロセッサ１から書き
込みデータを受取り、データアレイ１６にデータを書き
込む（ステップＰ６）。このとき、書き込みアドレスは
アドレスバスコントローラ１０とアドレス比較器１２か
ら得られる。

ステップＰ２で一致しなければ通常モードであり、ステ
ップＰ４に進む。ブロックアドレスの比較のときにキャ
ッシュメモリ２から読み出されたブロックアドレスに付
随したブロックの状態フラグ５ＣがステップＰ４で調べ
られる。

状態フラグ５ｃを調べてＭビットが「ｏｌ　（未更新）
ならば、他のプロセッサ２が目標のメモリブロックのコ
ピーを持っている可能性があるので、ステップＰ、で書
き込みを行う当該プロセッサ１は全他プロセッサｌに目
標のメモリブロックについてコピー無効化のリクエスト
をブロードキャストする。当該プロセッサ２がブロード
キャストしたリクエストに対する応答を全他プロセッサ
１がら受取った後に、当該プロセッサ１は目標のメモリ
ブロックにデータを書き込む（ステップＰ６）。

一方、Ｍビットが’ＩＪ　　（更新済）だった場合は、
目標のメモリブロックのコピーが他プロセッサ１に無い
ことが保証されているので、当該プロセッサｌが既に前
回にも書き込みを行っている。そこで当該プロセッサｌ
は直ちに目標のメモリブロックにデータを書き込むこと
ができる。どちらの場合も、当該キャッシュメモリ２内
の目標メモリブロックに書き込んだ後はフラグ５ｃのＭ
ビットを’ＩＪにセットする（ステップＰ６）。

アドレス比較器１２で行われたアドレス比較が一致しな
かった場合はキャッシュミスになりステップＰ、に進む
。キャッシュミスした場合はシステムバス制御線３Ｃに
ブロックロードリクエストを出し、同時にシステムアド
レス線３ａに書き込みブロックアドレスを載せる。次に
アドレスバスコントローラ１０はリプレースされるブロ
ックを選択しステップＰ？、そのブロックアドレス５ｂ
および状態フラグ５ｃ、モードビット５ｄをアドレスア
レイ１６から読み出す。読み出されたモードビット５ｄ
は、アドレス比較器１２を素通りしてモードコントロー
ラ１３に送られる。モードコントローラ１３ではステッ
プＰ、でまず前述したのと同様な方法でリプレースする
メモリブロックが「共有モード」であるか「通常モード
ｊであるかを調べる。もしも「通常モードＪであればス
テップＰ、に進み、次にＭビットが’ＯＪか「１」であ
るかを調べる。

もしもリプレースブロックがｒ共有モード」であるかま
たは１通常モード」でＭピントが’ＩＪであれば、ステ
ップＰＩＧに進み、データバスコントローラ・１５はデ
ータアレイ１６からリプレースブロックデータを読み出
し、システムバスデータ＆ｉ３ｂにブロックデータを載
せる。同時にシステムバス制御線３Ｃには主記憶へのブ
ロック書き込みリクエストを載せ、システムバスアドレ
ス線３ａにはリプレースするブロックアドレスを載せる
（リプレース）。リプレースブロックが「通常モード」
で、かつＭビットが「０」であればリプレースブロック
の本籍が主記憶にあるので書き戻しの必要はない。

ステップＰ、。のりプレースか終了すれば、データバス
コントローラ１５はシステムバス制御線３Ｃを見て、主
記憶５または他プロセッサ１から出力されたメモリブロ
ックがシステムバスデータ＆’ｉ３ｂに載せられている
ことを確認する。確認したらデータバスコントローラ１
５はシステムバスデータ線３ｂからブロックデータを読
み込み、（ステップＰ＋＋）、データアレイ１６にブロ
ックデータを書き込む。一方、アドレスバスコントロー
ラ１０はブロックデータが読み込まれるのと同時にシス
テムバスアドレス線３ａから読み込んだメモリブロック
の状態フラグ５ｃ＋　モードビット５ｄを読み込み、モ
ードビット５ｄをモードコントローラ１３に送る。モー
ドコントローラではロードされたメモリブロックが「共
存モード１であるかｒ通常モードｊであるかを判定する
（ステップｐ＋ｚ）。「共有モードｊであればステップ
ｐｕｓに進みロードブロックアドレスとモードビット５
ｄ、をそのままアドレスアレイ１１にセットする。

「通常モードｊであればステップＰ１４に進み状態フラ
グ中の転送頻度ビットを１だけインクリメントし、さら
にＭビットを’ＩＪにセットしたものをライトコントロ
ーラ１４を経由してアドレスアレイ１１にセットする。

即ちメモリブロック力（自己のキャッシュメモリ内にロ
ードされたので、ステップＰ６に進み当該メモリブロッ
クへデータをプロセッサ１は書き込む。

一方、各プロセッサ１ではキャッシュメモリユニット２
がシステムバス３を常に監視していて、他プロセッサ１
書き込みによるサーチリクエストをシステムバス制御ｂ
’Ａ３ｃから受取った場合、第２図に示されるような一
連の操作が行われる。ステップＴ１でまずリクエストを
受けたプロセッサ１は自己のキャッシュメモリ２内に問
い合わせのメモリブロックがあるかどうかを調べるキャ
ッシュサーチを行う。キャッシュミスすれば、プロセッ
サ１はリクエスト元の他プロセッサにシステムバス制御
信号線３Ｃを通して「当該ブロックなし」の応答を返す
だけである。もしもキャツシュヒツトすれば、ステップ
Ｔ２に進み転送頻度ビットを調べて「共有モードｊか１
通常モード」かを判定する。ｒ共有モード」であればス
テップＴ３でメモリブロックはそのまま他プロセッサへ
ブロック転送される（キャストアウト）。このとき、キ
ャッシュメモリ２上のメモリブロックはそのままにされ
る。一方「通常モードｊではステップＴ４に進み、Ｍビ
ットが’ＩＪあればステップＴｓに行き、メモリブロッ
クがキャスアウトされた後に、残されたキャッシュメモ
リ上のブロックは無効化される（ステップＴ６）。Ｍビ
ットが’ＯＪであれば（ステップＴ６）に進み単に無効
化されるだけである。

無効化の後に、又はリクエストされたメモリブロックが
自己のキャッシュメモリ２内に存在しない場合は直ちに
、プロセッサ１はシステムバス制御信号線３ｃに更新終
了信号を載せる。

〔発明の効果〕

以上説明してきたように、この発明によれば、キャッシ
ュヒントのとき、書き込み対象のメモリブロックが過去
にプロセッサ間を何回移動したが記録し、この移動回数
とあらかじめ設定したしきい値とを比較し、移動回数が
しきい値より小さければ、メモリブロックのコピーの無
効化ヲ行うことをシステムバスにリクエストとして送出
し、移動回数がしきい値と等しければ、書き込むデータ
を更新することをシステムバスにリクエストとして送出
し、他プロセッサからのリクエストの有無を監視し、無
効化のリクエストがあれば、自己の該当するメモリブロ
ック内を無効化し、データ更新のリクエストがあれば、
該当するメモリブロック内のデータを書き込み、キャッ
シュミスのとき、キャッシュメモリにロードされたメモ
リブロックが、他プロセッサから送られていたものでか
つ、移動回数がしきい値より小さければ該当メモリブロ
ックに設けた移動回数を増加させるようにしたのでキャ
ッシュメモリ内におけるメモリブロック毎に付随した転
送頻度ビットによりそのメモリブロックの共有度を示す
ことができるので、メモリブロック毎に共有度に応じて
最適な書き込み制御方式が自動的に選択でき、プロセッ
サ間の無駄なブロック間転送や、ストアデータのブロー
ドキャストを抑え、マルチプロセッサにおけるキャンシ
ュメモリ書き込み制御によるオーバヘッドを低減できる
。

【図面の簡単な説明】

第１図は本発明の動作を示すフローチャート、第２図は
本発明のサーチ動作を示すフローチャート、第３図は本
発明が実施されるシステムの要部構成図、第４図は本発
明のメモリブロックの構成図、第５図は一般的なマルチ
プロセッサシステムの構成図、第６図は従来のメモリブ
ロックの構成図、第７図は従来の動作を示すフローチャ
ートである。 １・・・プロセッサ、２・・・キャッシュメモリユニッ
ト、３・・・システムバス、４・・・バスコントローラ
、５・・・主記憶装置、６・・・バスリクエスト、３ａ
・・・システムバスアドレス線、３ｂ・・・システムバ
スデータ線、３ｃ・・・システムハス制御線、ｌＯ・・
・アドレスバスコントローラ、１１・・・アドレスアレ
イ、１２・・・アドレス比較器、１３・・・モードコン
トローラ、１４・・・ライトコントローラ、１５・・・
データバスコントローラ、１６・・・データアレイ、１
７・・・しきい値レジスタ。

Claims (1)

【特許請求の範囲】
1. キャッシュメモリを有する複数のプロセッサと、各プロ
   セッサから共通にアクセス可能なシステムバスと主記憶
   装置とを備えたマルチプロセッサシステムにおいて、キ
   ャッシュヒットのとき、書き込み対象のメモリブロック
   が過去にプロセッサ間を何回移動したか記録し、この移
   動回数とあらかじめ設定したしきい値とを比較し、移動
   回数がしきい値より小さければ、前記メモリブロックの
   コピーの無効化を行うことをシステムバスにリクエスト
   として送出し、移動回数がしきい値と等しければ、書き
   込むデータを更新することをシステムバスにリクエスト
   として送出し、他プロセッサからのリクエストの有無を
   監視し、無効化のリクエストがあれば、自己の該当する
   メモリブロック内を無効化し、データ更新のリクエスト
   があれば、該当するメモリブロック内のデータを書き込
   み、キャッシュミスのとき、前記キャッシュメモリにロ
   ードされたメモリブロックが、他プロセッサから送られ
   ていたものでかつ、前記移動回数がしきい値より小さけ
   れば該当メモリブロックに設けた移動回数を増加させる
   ようにしたことを特徴とするキャッシュメモリ制御方式
   。