JPH01269142A - 計算機システム - Google Patents
計算機システムInfo
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- JPH01269142A JPH01269142A JP63097500A JP9750088A JPH01269142A JP H01269142 A JPH01269142 A JP H01269142A JP 63097500 A JP63097500 A JP 63097500A JP 9750088 A JP9750088 A JP 9750088A JP H01269142 A JPH01269142 A JP H01269142A
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- Japan
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- processor
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- 230000015654 memory Effects 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムのバッファ記憶制御方式に係り
、特に、ストア・イン方式のバッファ記憶を複数有する
マルチプロセッサシステムにおいて、バッファ記憶間の
データ転送に好適なバッファ記憶制御方式に関する。
、特に、ストア・イン方式のバッファ記憶を複数有する
マルチプロセッサシステムにおいて、バッファ記憶間の
データ転送に好適なバッファ記憶制御方式に関する。
一般に計算機システムでは高速バッファ記憶（以下、Ｂ
Ｓと称す）を備え、主記憶（以下、ＭＳと称す）内の使
用頻度の高いデータをＢＳに格納し、該ＢＳを参照して
目的のデータを得ることにより、ＭＳの実効的アクセス
時間を短縮し、プロセッサの処理能力の向上を図ってい
る。ストア・イン方式は、ストア要求時、該当ブロック
がＢＳにあると、ＢＳ上の該当ブロックのデータを書き
替え、そのブロックがリプレースの対象になったときに
ＭＳに戻す方式である。
Ｓと称す）を備え、主記憶（以下、ＭＳと称す）内の使
用頻度の高いデータをＢＳに格納し、該ＢＳを参照して
目的のデータを得ることにより、ＭＳの実効的アクセス
時間を短縮し、プロセッサの処理能力の向上を図ってい
る。ストア・イン方式は、ストア要求時、該当ブロック
がＢＳにあると、ＢＳ上の該当ブロックのデータを書き
替え、そのブロックがリプレースの対象になったときに
ＭＳに戻す方式である。
従来、このストア・イン方式のＢＳを複数有するマルチ
プロセッサシステムにおいては、ＢＳ間の一致制御を行
うため、ＢＳ上での一連のデータの取扱い単位であるブ
ロックのアドレスをやりとりし、ＢＳ間のデータ転送を
行っている。即ち、あるＢＳ上に所要データが存在しな
い場合、当該ブロックアドレスを他ＢＳに送出し、当該
ブロックが他ＢＳ上に存在するか否かを判定する。そし
て、他ＢＳ上に当該ブロックが存在し、かつ、書き替え
られてＭＳの内容と不一致になっている場合には、当該
ブロックのデータを要求元のＢＳに転送し、格納するこ
とになる。なお、この種のバッファ記憶制御方式として
関連するものには、例えば特開昭６１−２９０５５０号
公報が挙げられる。
プロセッサシステムにおいては、ＢＳ間の一致制御を行
うため、ＢＳ上での一連のデータの取扱い単位であるブ
ロックのアドレスをやりとりし、ＢＳ間のデータ転送を
行っている。即ち、あるＢＳ上に所要データが存在しな
い場合、当該ブロックアドレスを他ＢＳに送出し、当該
ブロックが他ＢＳ上に存在するか否かを判定する。そし
て、他ＢＳ上に当該ブロックが存在し、かつ、書き替え
られてＭＳの内容と不一致になっている場合には、当該
ブロックのデータを要求元のＢＳに転送し、格納するこ
とになる。なお、この種のバッファ記憶制御方式として
関連するものには、例えば特開昭６１−２９０５５０号
公報が挙げられる。
上記従来技術は、ＢＳ間でのブロック単位のデータ転送
を行う場合、ブロック内のデータ転送順序について配慮
されておらず、ブロック内の先頭データから転送するこ
とになり、プロセッサが必要としているデータがブロッ
クの後部に存在する場合、要求元のＢＳからプロセッサ
への所要データの送出が遅れると５いう問題があった。
を行う場合、ブロック内のデータ転送順序について配慮
されておらず、ブロック内の先頭データから転送するこ
とになり、プロセッサが必要としているデータがブロッ
クの後部に存在する場合、要求元のＢＳからプロセッサ
への所要データの送出が遅れると５いう問題があった。
本発明の目的は、ストア・イン方式のＢＳを複数有する
マルチプロセッサシステムにおいて、ＢＳ間でのデータ
転送を効率よく行って、要求元のプロセッサに対する所
要データの送出が遅れるのを防止することにある。
マルチプロセッサシステムにおいて、ＢＳ間でのデータ
転送を効率よく行って、要求元のプロセッサに対する所
要データの送出が遅れるのを防止することにある。
本発明のバッファ記憶制御方式においては、プロセッサ
のＩＪＪＴ要データが当該ＢＳ上に存在しないとき、当
該データを含むブロックのアドレスと共にブロック内の
アドレス紛他ＢＳに送出し、他ＢＳでは、当該ブロック
が存在し、かつ、それが書き替えられてＭＳの内容と不
一致になっている場合、当該ブロックアドレスにより、
ブロック内のいづれのデータがプロセッサで必要かを判
定し、当該必要データを優先して転送すると共に、ブロ
ック内のいづれのデータを送出しているかを示す情報を
送り返すものである。
のＩＪＪＴ要データが当該ＢＳ上に存在しないとき、当
該データを含むブロックのアドレスと共にブロック内の
アドレス紛他ＢＳに送出し、他ＢＳでは、当該ブロック
が存在し、かつ、それが書き替えられてＭＳの内容と不
一致になっている場合、当該ブロックアドレスにより、
ブロック内のいづれのデータがプロセッサで必要かを判
定し、当該必要データを優先して転送すると共に、ブロ
ック内のいづれのデータを送出しているかを示す情報を
送り返すものである。
プロセッサよりアクセス要求のあったＢＳは。
自ＢＳ内に当該データが存在するが否かを判定し。
存在しない場合、当該アクセスアドレスの全てを他ＢＳ
に送出する。他ＢＳでは、送られてきたアクセスアドレ
スの内、ブロックアドレスを用いて所要ブロックの有無
と、存在する場合には、当該ブロックの書き替えが行わ
れたか否かを判定する。
に送出する。他ＢＳでは、送られてきたアクセスアドレ
スの内、ブロックアドレスを用いて所要ブロックの有無
と、存在する場合には、当該ブロックの書き替えが行わ
れたか否かを判定する。
そして、書き替えが行われている場合には、要求元ＢＳ
より送出されたアドレスよりＢＳを読出し。
より送出されたアドレスよりＢＳを読出し。
当該アドレスの内、ブロック内アドレスを順次、ＢＳの
読出し幅に従い、カウンタ・アップする。
読出し幅に従い、カウンタ・アップする。
この時、桁あふれは無視する。ＢＳより読出したデータ
は要求元へ送出すると共に、ブロック内アドレス情報も
送出する。要求元ＢＳでは、当該ブロック内アドレスに
より、自ＢＳへの書込みアドレスの生成と、プロセッサ
へ転送すべきデータか否かの判定を行う。
は要求元へ送出すると共に、ブロック内アドレス情報も
送出する。要求元ＢＳでは、当該ブロック内アドレスに
より、自ＢＳへの書込みアドレスの生成と、プロセッサ
へ転送すべきデータか否かの判定を行う。
これにより、プロセッサへ所要データを優先して送出す
ることができる。なお、他ＢＳではデータと共に、ブロ
ック内アドレスを転送することにより、要求元ＢＳでは
データの格納、プロセッサへのデータの送出が、何らの
支障もなく達成でき、誤動作することはない。
ることができる。なお、他ＢＳではデータと共に、ブロ
ック内アドレスを転送することにより、要求元ＢＳでは
データの格納、プロセッサへのデータの送出が、何らの
支障もなく達成でき、誤動作することはない。
以下、本発明の一実施例を図面を用いて説明する。なお
、以下の実施例では、説明の便宜上、ＢＳは２つとする
。
、以下の実施例では、説明の便宜上、ＢＳは２つとする
。
第１図は本発明の一実施例のシステム構成図を示す、第
１図において、ＭＳｌｏｌには、Ｂ５２０１を有するバ
ッファ制御装置１０２と、Ｂ５２０２を有するバッファ
制御装置１０３が接続される。Ｂ５２０１及び２０２は
ストア・イン方式により制御される。バッファ制御装置
１０２には命令を解読、実行するプロセッサ１０４が、
バッファ制御装置１０３には、同じくプロセッサ１０５
が接続される。
１図において、ＭＳｌｏｌには、Ｂ５２０１を有するバ
ッファ制御装置１０２と、Ｂ５２０２を有するバッファ
制御装置１０３が接続される。Ｂ５２０１及び２０２は
ストア・イン方式により制御される。バッファ制御装置
１０２には命令を解読、実行するプロセッサ１０４が、
バッファ制御装置１０３には、同じくプロセッサ１０５
が接続される。
今、プロセッサ１０４が必要な命令あるいはオペランド
（以下、合わせてデータと略す）をバッファ制御装置１
０２に要求したとする。当該要求は、主記憶１０１上の
データアドレスにより指示される。バッファ制御表［１
１１０２では、当該アドレスを使用して、要求されたデ
ータがＢ５２０１に存在するか否かの判定を行う。Ｂ５
２０１に存在すれば、当該Ｂ５２０１より所要データを
読出してプロセッサ１０４に送出する。Ｂ５２０１に存
在しない場合、バッファ制御装置１０２はＭＳｌｏｌに
所要データを含むブロックの転送要求を行うと共に、他
バッファ制御装置１０３にＢＳの一致制御要求を発行す
る。この時、バッファ制御装置１０２は、プロセッサ１
０４より送出された所要データを含むブロックのアドレ
スと共に所要データのブロック内アドレスを合わせて送
出する。
（以下、合わせてデータと略す）をバッファ制御装置１
０２に要求したとする。当該要求は、主記憶１０１上の
データアドレスにより指示される。バッファ制御表［１
１１０２では、当該アドレスを使用して、要求されたデ
ータがＢ５２０１に存在するか否かの判定を行う。Ｂ５
２０１に存在すれば、当該Ｂ５２０１より所要データを
読出してプロセッサ１０４に送出する。Ｂ５２０１に存
在しない場合、バッファ制御装置１０２はＭＳｌｏｌに
所要データを含むブロックの転送要求を行うと共に、他
バッファ制御装置１０３にＢＳの一致制御要求を発行す
る。この時、バッファ制御装置１０２は、プロセッサ１
０４より送出された所要データを含むブロックのアドレ
スと共に所要データのブロック内アドレスを合わせて送
出する。
こ＼で、当該ブロックがＢ５２０２に存在しないか、あ
るいは存在しても書き替えが行われておらず、ＭＳ １
０１の内容と一致している場合、バッファ記憶制御装置
１０２がＭＳｌｏｌより当該ブロックをＢ５２０１に取
込み、さらに所要データをプロセッサ１０４に送出する
ことは従来と同様であるので、このケースの説明は省鴫
する。
るいは存在しても書き替えが行われておらず、ＭＳ １
０１の内容と一致している場合、バッファ記憶制御装置
１０２がＭＳｌｏｌより当該ブロックをＢ５２０１に取
込み、さらに所要データをプロセッサ１０４に送出する
ことは従来と同様であるので、このケースの説明は省鴫
する。
さて、当該ブロックがＢ５２０２に存在し、かつ、その
内容の書き替えが行われ、ＭＳＩＯＩの内容と不一致と
なっている場合、バッファ制御装置！！１０３はＢ５２
０２内の当該ブロックをＢ５２０１に送出する必要があ
る１本発明は、このブロック転送を効率的に行うもので
ある０本発明方式について、以下、第２図〜第４図を用
いて説明する。なお、以下の説明では、ＢＳの１ブロツ
クを３２バイトとし、ＢＳから１回に読出せるデータ幅
は８バイトとする。又、プロセッサよりバッファ制御装
置には８バイト単位でデータを要求するものとする。さ
らに、ＭＳ−ＢＳ間、Ｂ５−Ｂ５間、ＢＳ−プロセッサ
間の１回のデータ転送単位も８バイトとする。
内容の書き替えが行われ、ＭＳＩＯＩの内容と不一致と
なっている場合、バッファ制御装置！！１０３はＢ５２
０２内の当該ブロックをＢ５２０１に送出する必要があ
る１本発明は、このブロック転送を効率的に行うもので
ある０本発明方式について、以下、第２図〜第４図を用
いて説明する。なお、以下の説明では、ＢＳの１ブロツ
クを３２バイトとし、ＢＳから１回に読出せるデータ幅
は８バイトとする。又、プロセッサよりバッファ制御装
置には８バイト単位でデータを要求するものとする。さ
らに、ＭＳ−ＢＳ間、Ｂ５−Ｂ５間、ＢＳ−プロセッサ
間の１回のデータ転送単位も８バイトとする。
第２図は、第１図におけるバッファ制御装置１１０３の
詳細構成図であり、特にプロセッサ１０４より要求され
たデータがＢ５２０１に存在せず、バッファ制御装置１
０２より一致制御要求が発行された場合の動作を説明す
るのに必要なバッファ制御装置１０３内の構成を示した
ものである。
詳細構成図であり、特にプロセッサ１０４より要求され
たデータがＢ５２０１に存在せず、バッファ制御装置１
０２より一致制御要求が発行された場合の動作を説明す
るのに必要なバッファ制御装置１０３内の構成を示した
ものである。
バッファ制御表ｆｉ１０２より送出されたブロック・ア
ドレスベびブロック内アドレスは、アドレスライン２１
１，２１２によりバッファ制御装置１０３内のレジスタ
２１３，２１４に取込まれる。
ドレスベびブロック内アドレスは、アドレスライン２１
１，２１２によりバッファ制御装置１０３内のレジスタ
２１３，２１４に取込まれる。
バッファ制御表［１０３では、レジスタ２１３に取込ま
れたブロックアドレスを使用して、Ｂ５２０２に存在す
るブロックのＭＳアドレスを保持するＢＳディレクトリ
２１５を検索し、当該ブロックがＢ５２０２に存在する
か否かを判定する。存在する場合は、Ｂ５２０２内の各
ブロックに書込みが行われたか否かの履歴情報をもつ変
更ディレクトリ２１６を検索する。ＢＳディレクトリ２
１５及び変更ディレクトリ２１６の検索結果より、ＢＳ
制御論理部２１７は、Ｂ５２０２からＢ５２０１へのブ
ロック単位の転送を行うか否かの判定を行う。
れたブロックアドレスを使用して、Ｂ５２０２に存在す
るブロックのＭＳアドレスを保持するＢＳディレクトリ
２１５を検索し、当該ブロックがＢ５２０２に存在する
か否かを判定する。存在する場合は、Ｂ５２０２内の各
ブロックに書込みが行われたか否かの履歴情報をもつ変
更ディレクトリ２１６を検索する。ＢＳディレクトリ２
１５及び変更ディレクトリ２１６の検索結果より、ＢＳ
制御論理部２１７は、Ｂ５２０２からＢ５２０１へのブ
ロック単位の転送を行うか否かの判定を行う。
Ｂ５２０２に該当ブロックが存在し、かつ、書き替えが
行われていた場合、Ｂ５２０２にブロック単位の読出し
を要求する。この時、Ｂ５２０２内の当該ブロックのア
ドレスをアドレスライン２１９により指示する。さらに
、レジスタ２１４に取込まれたブロック内アドレスをア
ドレスライン２２０により指示し、アドレスライン２１
９，２２０のアドレスを合成してＢ５２０２よりデータ
を読出す、読出されたデータは、データライン２２１に
よりバッファ制御装置１０２に転送すると共に、この時
に使用したブロック内アドレスを、アドレスライン２２
２により同じくバッファ制御装置１０２に転送する。
行われていた場合、Ｂ５２０２にブロック単位の読出し
を要求する。この時、Ｂ５２０２内の当該ブロックのア
ドレスをアドレスライン２１９により指示する。さらに
、レジスタ２１４に取込まれたブロック内アドレスをア
ドレスライン２２０により指示し、アドレスライン２１
９，２２０のアドレスを合成してＢ５２０２よりデータ
を読出す、読出されたデータは、データライン２２１に
よりバッファ制御装置１０２に転送すると共に、この時
に使用したブロック内アドレスを、アドレスライン２２
２により同じくバッファ制御装置１０２に転送する。
Ｂ５２０２からの１ブロツク（３２バイト）の読出しは
、ブロック内アドレスを順次＋８．＋１６、＋２４Ｌな
がら読出すことにより実現できる。
、ブロック内アドレスを順次＋８．＋１６、＋２４Ｌな
がら読出すことにより実現できる。
この時、ブロック内アドレスの桁あふれは無視する６例
えば、第２図に示すように、１ブロツクが４つの８バイ
ト・データＡ−Ｄより成り、所要データがその第３デー
タＣである場合、最初のブロック内アドレスは、二進表
現で“１００００”となる、まず、最初に本アドレスを
使用してＢ５２０２を読出し、以降、ブロック内アドレ
スを１１０００”→“ｏｏｏｏｏ”→“０１０００ ”
と更新しながら読出すことにより、８バイト・データを
Ｃ−＋Ｄ４Ａ→Ｂの順序で読出し転送できる。
えば、第２図に示すように、１ブロツクが４つの８バイ
ト・データＡ−Ｄより成り、所要データがその第３デー
タＣである場合、最初のブロック内アドレスは、二進表
現で“１００００”となる、まず、最初に本アドレスを
使用してＢ５２０２を読出し、以降、ブロック内アドレ
スを１１０００”→“ｏｏｏｏｏ”→“０１０００ ”
と更新しながら読出すことにより、８バイト・データを
Ｃ−＋Ｄ４Ａ→Ｂの順序で読出し転送できる。
第３図はバッファ制御装置１０２の詳細構成図であり、
特にバッファ制御装置１０３から転送されるブロック内
アドレス及びＢ５２０２の読出しデータを受取った場合
の動作を説明するのに必要な構成を示したものである。
特にバッファ制御装置１０３から転送されるブロック内
アドレス及びＢ５２０２の読出しデータを受取った場合
の動作を説明するのに必要な構成を示したものである。
バッファ制御装置１０３からのデータ（８バイトデータ
）は、データライン３１１により転送されてデータレジ
スタ３１３に、ブロック内アドレスは、アドレスライン
３１２により転送されてアドレスレジスタ３１４に取込
まれる。バッファ制御装置１０２では、Ｂ５２０１に所
要ブロックが存在しない場合、Ｂ５２０１内のいづれの
ブロックをリプレース対象にするか決定するリプレース
制御論理部３１８よりアドレスライン３１９に出力され
るＢ５２０１内のブロックアドレスとアドレスレジスタ
３１４に取込まれるブロック内アドレスをアドレスライ
ン３１７に出力することにより、Ｂ５２０１の書込みア
ドレスを生成し、順次。
）は、データライン３１１により転送されてデータレジ
スタ３１３に、ブロック内アドレスは、アドレスライン
３１２により転送されてアドレスレジスタ３１４に取込
まれる。バッファ制御装置１０２では、Ｂ５２０１に所
要ブロックが存在しない場合、Ｂ５２０１内のいづれの
ブロックをリプレース対象にするか決定するリプレース
制御論理部３１８よりアドレスライン３１９に出力され
るＢ５２０１内のブロックアドレスとアドレスレジスタ
３１４に取込まれるブロック内アドレスをアドレスライ
ン３１７に出力することにより、Ｂ５２０１の書込みア
ドレスを生成し、順次。
データレジスタ３１３に取込まれるデータをＢ５２０１
に書込む０本例では、Ｂ５２０１の該当ブロックに、デ
ータはＣ→Ｄ−４Ａ−４Ｂの順に書込まれる。この時、
第１番目に転送されてくるデータＣはプロセッサ１０４
の所要データであるので、当該データＣは、転送されて
くると直ちにデータライン３２１によりプロセッサ１０
４に送出する。
に書込む０本例では、Ｂ５２０１の該当ブロックに、デ
ータはＣ→Ｄ−４Ａ−４Ｂの順に書込まれる。この時、
第１番目に転送されてくるデータＣはプロセッサ１０４
の所要データであるので、当該データＣは、転送されて
くると直ちにデータライン３２１によりプロセッサ１０
４に送出する。
第４図に上記実施例の動作タイミングチャートを示す、
第４図では従来方式と比較するため、本発明による場合
の時間関係を実線で、従来方式による時間関係を破線で
示しである。即ち、本発明では、プロセッサ１０４の所
要データＣが従来に比し、２単位時間早くプロセッサ１
０４に送出できる。
第４図では従来方式と比較するため、本発明による場合
の時間関係を実線で、従来方式による時間関係を破線で
示しである。即ち、本発明では、プロセッサ１０４の所
要データＣが従来に比し、２単位時間早くプロセッサ１
０４に送出できる。
なお、ＢＳ間のデータの転送は、ＢＳ間で直接行っても
よいし、上位の記憶階層（本例ではＭＳ）を介して行っ
てもよい。
よいし、上位の記憶階層（本例ではＭＳ）を介して行っ
てもよい。
以上説明したように、本発明によれば、ストア・イン方
１式のＢＳ間でデータの転送を行う場合に、従来に比べ
て要求元のプロセッサに対し所要データの送出を早める
ことができ、結果としてプロセッサでの命令の解読、実
行を早めることができるという効果がある。
１式のＢＳ間でデータの転送を行う場合に、従来に比べ
て要求元のプロセッサに対し所要データの送出を早める
ことができ、結果としてプロセッサでの命令の解読、実
行を早めることができるという効果がある。
第１図は本発明の一実施例のシステム構成図、第２回は
ＢＳの一致制御要求付は先のバッファ制御装置の詳細構
成図、第３図はＢＳの一致制御要求発行先のバッファ制
御装置の詳細構成図、第４図は本発明と従来方式の動作
を比較するためのタイミングチャートである。 １０１・・・主記憶（Ｍ Ｓ ）、 １０２．１０３・・・バッファ制御装置、１０４．１０
５・・・プロセッサ。 ２０１．２０２・・・バッファ記憶（ＢＳ）、２１３・
・・ブロックアドレスレジスタ、２１４・・・ブロック
内アドレスレジスタ３１３・・・データレジスタ、 ３１４・・・ブロック内アドレスレジスタ。
ＢＳの一致制御要求付は先のバッファ制御装置の詳細構
成図、第３図はＢＳの一致制御要求発行先のバッファ制
御装置の詳細構成図、第４図は本発明と従来方式の動作
を比較するためのタイミングチャートである。 １０１・・・主記憶（Ｍ Ｓ ）、 １０２．１０３・・・バッファ制御装置、１０４．１０
５・・・プロセッサ。 ２０１．２０２・・・バッファ記憶（ＢＳ）、２１３・
・・ブロックアドレスレジスタ、２１４・・・ブロック
内アドレスレジスタ３１３・・・データレジスタ、 ３１４・・・ブロック内アドレスレジスタ。
Claims (1)
- （１）主記憶（ＭＳ）と、該ＭＳ上のデータの写しを格
納する複数のバッファ記憶（ＢＳ）と、命令を解読し実
行する複数のプロセッサを具備し、ＢＳ間にてブロック
単位でデータのやりとりを行うマルチプロセッサシステ
ムにおいて、あるプロセッサの所要データが当該ＢＳ上
に存在しないとき、当該データを含むブロックのアドレ
スと共にブロック内のアドレスを他ＢＳに送出し、他Ｂ
Ｓでは、当該ブロック内アドレスにより、ブロック内の
いづれのデータがプロセッサで必要かを判定し、当該必
要データを優先して転送すると共に、ブロック内のいづ
れのデータを送出しているかを示す情報を送り返すこと
を特徴とするバッファ記憶制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097500A JP2714952B2 (ja) | 1988-04-20 | 1988-04-20 | 計算機システム |
| US07/340,080 US5313602A (en) | 1988-04-20 | 1989-04-18 | Multiprocessor system and method of control over order of transfer of data between buffer storages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097500A JP2714952B2 (ja) | 1988-04-20 | 1988-04-20 | 計算機システム |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9115855A Division JP2815850B2 (ja) | 1997-05-06 | 1997-05-06 | データ処理ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01269142A true JPH01269142A (ja) | 1989-10-26 |
| JP2714952B2 JP2714952B2 (ja) | 1998-02-16 |
Family
ID=14193984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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