JPS6055454A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS6055454A JPS6055454A JP58163209A JP16320983A JPS6055454A JP S6055454 A JPS6055454 A JP S6055454A JP 58163209 A JP58163209 A JP 58163209A JP 16320983 A JP16320983 A JP 16320983A JP S6055454 A JPS6055454 A JP S6055454A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer storage
- buffer
- register
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ転送制御方式に関し、詳しくは、主記憶
装置に蓄積されたデータの一部を格納するバッファ・ス
トレージを有するデータ処理システムにおいて、主記憶
装置からバッファ・ストレージにデータを転送する場合
の制御方式に関する。
装置に蓄積されたデータの一部を格納するバッファ・ス
トレージを有するデータ処理システムにおいて、主記憶
装置からバッファ・ストレージにデータを転送する場合
の制御方式に関する。
データ処理システムでは、データ処理の高速化のために
、主記憶装置に蓄積されたデータの一部を高速のバッフ
ァ・ストレージに転送しておき、データ処理に際しては
、なるべくアクセスタイムの速いこのバッファ・ストレ
ージを利用するように構成されている。
、主記憶装置に蓄積されたデータの一部を高速のバッフ
ァ・ストレージに転送しておき、データ処理に際しては
、なるべくアクセスタイムの速いこのバッファ・ストレ
ージを利用するように構成されている。
このようなシステムでは、もしデータ処理に必要な情報
がバッファ・ストレージに転送されていないときには、
主記憶装置から必要なデータを読み出し、これをバッフ
ァ・ストレージに転送する。
がバッファ・ストレージに転送されていないときには、
主記憶装置から必要なデータを読み出し、これをバッフ
ァ・ストレージに転送する。
この時のデータ転送は、３２バイ１へとか６４バイト等
のブロック単位で行われるが、一度に読み書きできるデ
ータ幅には限度があるため、このブロック単位のデータ
を例えば８バイ１−ずつに分割して′＃ｉ数回、例えば
３２バイ１−のときには４回に分けてデータ転送を行っ
ている。
のブロック単位で行われるが、一度に読み書きできるデ
ータ幅には限度があるため、このブロック単位のデータ
を例えば８バイ１−ずつに分割して′＃ｉ数回、例えば
３２バイ１−のときには４回に分けてデータ転送を行っ
ている。
このようなデータ転送動作は、所望のデータがバッファ
・ストレージ部ないことがわがって主記憶装置′へ起動
要求が送出されてから最後のデータがバッファ・ストレ
ージへ転送されるまで続き。
・ストレージ部ないことがわがって主記憶装置′へ起動
要求が送出されてから最後のデータがバッファ・ストレ
ージへ転送されるまで続き。
その間、バッファ・ストレージはこのデータ転送動作の
ために専有される。すなわち、上記データ転送期間中は
、バッファ・ストレージは他のリクエストを受けつける
ことができないので、他のリクエストは、その間データ
処理を待たなければならない。例えば、オペランド・デ
ータの取り出しリクエストで上記データ転送が発生した
とすると。
ために専有される。すなわち、上記データ転送期間中は
、バッファ・ストレージは他のリクエストを受けつける
ことができないので、他のリクエストは、その間データ
処理を待たなければならない。例えば、オペランド・デ
ータの取り出しリクエストで上記データ転送が発生した
とすると。
命令バッファに空きがあれば発生ずる命令取り出しリク
エストや、データ処理システムがマルチプロセッサー構
成になっている時に発生ずる他データ処理システムから
のブロック・キャンセル・リクエストも、この期間中は
受けつけられない。こ〜で、ブロック・キャンセルとは
、他データ処理システムが書き換えた領域を自データ処
理システムのバッファ・ストレージが保有している場合
に、同領域を無効化することである。
エストや、データ処理システムがマルチプロセッサー構
成になっている時に発生ずる他データ処理システムから
のブロック・キャンセル・リクエストも、この期間中は
受けつけられない。こ〜で、ブロック・キャンセルとは
、他データ処理システムが書き換えた領域を自データ処
理システムのバッファ・ストレージが保有している場合
に、同領域を無効化することである。
本発明のＬ１的は、主記憶装置からバッファ・ストレー
ジへのデータ転送期間中に他のリクエストをバッファ・
ストレージで処理できるようにして、データ処理の一層
の高速化がもたらされるデータ転送制御方式を提供する
ことにある。
ジへのデータ転送期間中に他のリクエストをバッファ・
ストレージで処理できるようにして、データ処理の一層
の高速化がもたらされるデータ転送制御方式を提供する
ことにある。
本発明の要点は、主記憶装置からのブロック転送データ
を順次一時的にストアしておく手段を設け、このデータ
転送期間中にバッファ・ストレージに対する他のリフニ
ストがあれば、主記憶装置からのブロック転送動作と並
行して該リクエストを優先的に処理し、それが終了して
バッファ・ストレージがノット・ビジィになった時、前
記一時ストアしておいたブロック転送データをバッファ
・ストレージへ送るようにしたことである。
を順次一時的にストアしておく手段を設け、このデータ
転送期間中にバッファ・ストレージに対する他のリフニ
ストがあれば、主記憶装置からのブロック転送動作と並
行して該リクエストを優先的に処理し、それが終了して
バッファ・ストレージがノット・ビジィになった時、前
記一時ストアしておいたブロック転送データをバッファ
・ストレージへ送るようにしたことである。
図は本発明のデータ転送制御方式の一実施例のブロック
図である。図において、ｌはバッファ・ストレージであ
り、バッファ・アドレス・アレイ（ブイレフ］−り）部
１−１とデータ・スミ−レージ部１−２からなる。２は
アドレス・レジスタ、３はメモリ・アドレス・レジスタ
、４は比較回路、５はストア・レジスタ、６はフェッチ
・レジスタ、７は退避アドレス・レジスタ、８はアンド
ゲートである。バッファ・ストレージｌのデータ・スト
レージ部１−２は複数のカラムがらなり、それぞれ主記
憶装置上のデータを格納している。ディレクトリ部１−
１も複数のカラムがらなり、それぞれデータ・ストレー
ジ部１−２に格納されているデータの主記憶アドレスと
該当方ラムの有効性を示すバリッド・ビットを格納して
いる。このようなパップア・ストレージ自体は周知であ
るので、これ以上の詳しい説明は省略する。
図である。図において、ｌはバッファ・ストレージであ
り、バッファ・アドレス・アレイ（ブイレフ］−り）部
１−１とデータ・スミ−レージ部１−２からなる。２は
アドレス・レジスタ、３はメモリ・アドレス・レジスタ
、４は比較回路、５はストア・レジスタ、６はフェッチ
・レジスタ、７は退避アドレス・レジスタ、８はアンド
ゲートである。バッファ・ストレージｌのデータ・スト
レージ部１−２は複数のカラムがらなり、それぞれ主記
憶装置上のデータを格納している。ディレクトリ部１−
１も複数のカラムがらなり、それぞれデータ・ストレー
ジ部１−２に格納されているデータの主記憶アドレスと
該当方ラムの有効性を示すバリッド・ビットを格納して
いる。このようなパップア・ストレージ自体は周知であ
るので、これ以上の詳しい説明は省略する。
以下、本実施例の動作を説明する。データ処理に際し１
図示しないプロセッサは必要なデータを得るべく、メモ
リ・アクセス・アドレスをアドレス・レジスタ２にセッ
トする。このアドレス・レジスタ２の所定ビットにより
バッファ・ストレージ１のブイレフ１〜り部ｉ−ｔとデ
ータ・ストレージ部１−２をアクセスし、それぞれディ
レクトリ部１−１の該当カラムからは主記憶アドレスと
バリッド・ビット、データ・ストレージ部１−２の該当
カラムからはデータを読み出す。この時、バリッド・ビ
ットが有効を示していると、ブイレフ１−り部１−１か
ら読み出された主記憶アドレスはアントゲ−１・８を通
って比較回路４に与えられる。゛比較回路４は、ブイレ
フ１〜り部１−１から読み出さＪＬだアドレスとアドレ
ス・レジスタ２の上位ビット（ページアドレス）を比較
し、一致すれば、一致信号を出力する。すなわち、必要
とされるデータがバッファ・ストレージ１に格納されて
おり。
図示しないプロセッサは必要なデータを得るべく、メモ
リ・アクセス・アドレスをアドレス・レジスタ２にセッ
トする。このアドレス・レジスタ２の所定ビットにより
バッファ・ストレージ１のブイレフ１〜り部ｉ−ｔとデ
ータ・ストレージ部１−２をアクセスし、それぞれディ
レクトリ部１−１の該当カラムからは主記憶アドレスと
バリッド・ビット、データ・ストレージ部１−２の該当
カラムからはデータを読み出す。この時、バリッド・ビ
ットが有効を示していると、ブイレフ１−り部１−１か
ら読み出された主記憶アドレスはアントゲ−１・８を通
って比較回路４に与えられる。゛比較回路４は、ブイレ
フ１〜り部１−１から読み出さＪＬだアドレスとアドレ
ス・レジスタ２の上位ビット（ページアドレス）を比較
し、一致すれば、一致信号を出力する。すなわち、必要
とされるデータがバッファ・ストレージ１に格納されて
おり。
しかもそれが有効の時、比較回路４は一致信号を出力す
る。この比較回路４の一致信号により、データ・ストレ
ージ部１−２から読み出されたデータはフェッチ・レジ
スタ６にセラ１〜され、プロセッサの実行部に転送され
る。
る。この比較回路４の一致信号により、データ・ストレ
ージ部１−２から読み出されたデータはフェッチ・レジ
スタ６にセラ１〜され、プロセッサの実行部に転送され
る。
もしバッファ・ストレージ１に所望のデータが格納され
ておらず、従って比較回路４がら一致信号が出力されな
い場合には、主記憶装置をアクセスして、必要なデータ
をバッファ・ストレージｌのデータ・ストレージ部１−
２へ転送する必要がある。この場合、比較回路４の反転
出力により、アドレス・レジスタ２のアドレスをメモリ
・アドレス・レジスタ３ヘセツトし１図示しない主記憶
装置からデータを読み出し、これをストア・レジスタ５
を介してデータ・ストレージ部１−２へ転送する。この
時、ブロック転送アドレスは一担退避アドレス・レジス
タ７にセラ１−シ、データをストア・レジスタ５からデ
ータ・ストレージ部１−２へ転送する際、アドレス・レ
ジスタ２へ移ず。
ておらず、従って比較回路４がら一致信号が出力されな
い場合には、主記憶装置をアクセスして、必要なデータ
をバッファ・ストレージｌのデータ・ストレージ部１−
２へ転送する必要がある。この場合、比較回路４の反転
出力により、アドレス・レジスタ２のアドレスをメモリ
・アドレス・レジスタ３ヘセツトし１図示しない主記憶
装置からデータを読み出し、これをストア・レジスタ５
を介してデータ・ストレージ部１−２へ転送する。この
時、ブロック転送アドレスは一担退避アドレス・レジス
タ７にセラ１−シ、データをストア・レジスタ５からデ
ータ・ストレージ部１−２へ転送する際、アドレス・レ
ジスタ２へ移ず。
なお、ブロック転送アドレスはメモリ・アドレス・レジ
スタ３の内容が反映される。
スタ３の内容が反映される。
上記主記憶装置から転送されるデータは、例えばｌブロ
ックが３２バイトで構成されているときには、８バイト
単位で区切られた４つの区分が、プロセッサの要求した
区分を最初にして順次転送される。ストア・レジスタ５
は、ｌブロックと同じ大きさの３２バイト用意されてお
り、転送されてきたデータは一担スドア・レジスタ５に
順次セットされる。ただし、プロセッサの要求した区分
は、転送されてきた時点でストア・レジスタ５からフェ
ッチ・レジスタ６を介してプロセッサ実行部へ送出され
、データ処理に使用される。
ックが３２バイトで構成されているときには、８バイト
単位で区切られた４つの区分が、プロセッサの要求した
区分を最初にして順次転送される。ストア・レジスタ５
は、ｌブロックと同じ大きさの３２バイト用意されてお
り、転送されてきたデータは一担スドア・レジスタ５に
順次セットされる。ただし、プロセッサの要求した区分
は、転送されてきた時点でストア・レジスタ５からフェ
ッチ・レジスタ６を介してプロセッサ実行部へ送出され
、データ処理に使用される。
このように、ストア・レジスタ５がブロック・サイズと
同じ大きさで用意されているため、主記憶装置から取り
出されたデータは、必ずしもストア・レジスタ５にセラ
１−された時にすぐにデータ・バッファ部１−２に転送
する必要はない。もし、バッファ・ストレージ部ト 処理中でビジィになっているような場合、この転送され
てきたデータのデータ・バッファ部１−２への転送は、
このリクエスト終了まで待てばよい。
同じ大きさで用意されているため、主記憶装置から取り
出されたデータは、必ずしもストア・レジスタ５にセラ
１−された時にすぐにデータ・バッファ部１−２に転送
する必要はない。もし、バッファ・ストレージ部ト 処理中でビジィになっているような場合、この転送され
てきたデータのデータ・バッファ部１−２への転送は、
このリクエスト終了まで待てばよい。
例えば、主記憶装置からストア・レジスタ５へのデータ
転送期間中に、他データ処理システムからブロック・キ
ャンセル・リクエストが来た場合、このリフニストを優
先させ、ブロック・キャンセル・アドレスをアドレス・
レジスタ２にセットしてブイレフ１−り部１−１をアク
セスし、該当カラムのバリッド・ピッｌ−を無効化する
。この処理が終了してバッファ・ストレージ部 ィになったら、退避アドレス・レジスタ７に保持されて
いるブロック転送アドレスをアドレス・レジスタ２に移
し、その所定ビットによりブイレフ１−り部１−１とデ
ータ・ストレージ部１−２をアクセスして、ブイレフＩ
−り部Ｌ−１の該当カラムにはアドレス・レジスタ２の
上位ピッ１へを登録し。
転送期間中に、他データ処理システムからブロック・キ
ャンセル・リクエストが来た場合、このリフニストを優
先させ、ブロック・キャンセル・アドレスをアドレス・
レジスタ２にセットしてブイレフ１−り部１−１をアク
セスし、該当カラムのバリッド・ピッｌ−を無効化する
。この処理が終了してバッファ・ストレージ部 ィになったら、退避アドレス・レジスタ７に保持されて
いるブロック転送アドレスをアドレス・レジスタ２に移
し、その所定ビットによりブイレフ１−り部１−１とデ
ータ・ストレージ部１−２をアクセスして、ブイレフＩ
−り部Ｌ−１の該当カラムにはアドレス・レジスタ２の
上位ピッ１へを登録し。
データ・ストレージ部１−２の該当カラムにはストア・
レジスタ５にセラ１〜されているブロック転送データを
書き込む。なお、ストア・データをバッファ・ストレー
ジｌへ書き込む動作も同様である。
レジスタ５にセラ１〜されているブロック転送データを
書き込む。なお、ストア・データをバッファ・ストレー
ジｌへ書き込む動作も同様である。
以上の説明から明らかな如く、本発明によれば次のよう
な効果が得られる。
な効果が得られる。
（１）データ転送の際に、少くともブロック・サイズと
同じ容量のストア・レジスタ等に転送データを一時的に
格納するようにしたので、このデータ転送期間中にバッ
ファ・ストレージは他のリクエストを優先して処理する
ことができる。
同じ容量のストア・レジスタ等に転送データを一時的に
格納するようにしたので、このデータ転送期間中にバッ
ファ・ストレージは他のリクエストを優先して処理する
ことができる。
したがっＣ、バッファ・ストレージが１つのりクエスｉ
−で長い期間専有されることがなくなり、バッファ・ス
トレージのリクエストに対する処理能力が向上し、デー
タ処理速度を上昇することができる。
−で長い期間専有されることがなくなり、バッファ・ス
トレージのリクエストに対する処理能力が向上し、デー
タ処理速度を上昇することができる。
（２）最近では、バッファ・ストレージのブロックサイ
ズが３２バイトから、６４バイ１−とか１２８バイトと
かというように１段々と大きくなる傾向にある。このよ
うになればバッファ・ストレージへのデータ転送の間、
すなわち６４バイ１〜とか１２８バイトといったブロッ
ク全体が転送され終わるまで、バッファ・ストレージが
他のリクエストを受けつけなくなる。このため従来の方
式のま＼では、ブロック単位が大きくなればなる程、他
のリフニスト受は付は禁止期間が大きくなる可能性があ
る。しかるに、本発明では、少なくともブロックサイズ
と同じストア・レジスタ等にブロック転送データは一時
的に格納され、バッファ・ストレージへの他のリクエス
ト処理がない時にバッファ・ストレージへの転送を行う
ため、主記憶装置からのデー夕転送中であっても、プロ
セッサが発行する他のリクエストを処理することができ
る。
ズが３２バイトから、６４バイ１−とか１２８バイトと
かというように１段々と大きくなる傾向にある。このよ
うになればバッファ・ストレージへのデータ転送の間、
すなわち６４バイ１〜とか１２８バイトといったブロッ
ク全体が転送され終わるまで、バッファ・ストレージが
他のリクエストを受けつけなくなる。このため従来の方
式のま＼では、ブロック単位が大きくなればなる程、他
のリフニスト受は付は禁止期間が大きくなる可能性があ
る。しかるに、本発明では、少なくともブロックサイズ
と同じストア・レジスタ等にブロック転送データは一時
的に格納され、バッファ・ストレージへの他のリクエス
ト処理がない時にバッファ・ストレージへの転送を行う
ため、主記憶装置からのデー夕転送中であっても、プロ
セッサが発行する他のリクエストを処理することができ
る。
図は本発明の一実施例を示すブロック図である。
■・・・バッファ・ストレージ、ｌ−１・・・ブイレフ
１−り部、１−２・・・データ・ストレージ部、２・・
・アドレス・レジスタ、 ３・・・メモリ・アドレス・
レジスタ、 ４・・・比較回路、 ５・・・ストア・レ
ジスタ、６・・・フェッチ・レジスタ、７・・・退避ア
ドレス・レジスタ、 ８・・・アンドゲート。
１−り部、１−２・・・データ・ストレージ部、２・・
・アドレス・レジスタ、 ３・・・メモリ・アドレス・
レジスタ、 ４・・・比較回路、 ５・・・ストア・レ
ジスタ、６・・・フェッチ・レジスタ、７・・・退避ア
ドレス・レジスタ、 ８・・・アンドゲート。
Claims (1)
- （１）主記憶装置と、該主憶装置のデータの一部を格納
するバッファ・ストレージを具備するデータ処理システ
ムにおいて、前記主記憶装置から前記バッファ・ストレ
ージに対するブロック単位の転送データを一時的にスト
アする手段を設け、このブロック・データ転送期間中に
前記バッファ・ストレージに対する他のリフニスト処理
を有効とし、バッファ・ストレージがノット・ビジィに
なった時、前記一時スドアしておいたブロック・データ
をバッファ・ストレージに転送することを特徴とするデ
ータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163209A JPS6055454A (ja) | 1983-09-07 | 1983-09-07 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163209A JPS6055454A (ja) | 1983-09-07 | 1983-09-07 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055454A true JPS6055454A (ja) | 1985-03-30 |
Family
ID=15769360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163209A Pending JPS6055454A (ja) | 1983-09-07 | 1983-09-07 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055454A (ja) |
-
1983
- 1983-09-07 JP JP58163209A patent/JPS6055454A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5283883A (en) | Method and direct memory access controller for asynchronously reading/writing data from/to a memory with improved throughput | |
| CA1290073C (en) | Move-out queue buffer | |
| EP0072179A2 (en) | Clearing invalid addresses in cache memory | |
| EP0464994A2 (en) | Cache memory exchange protocol | |
| JP2714952B2 (ja) | 計算機システム | |
| JP2523814B2 (ja) | ム―ブアウト・システム | |
| US5012410A (en) | Data processor with instruction cache memory | |
| JPS6055454A (ja) | デ−タ転送制御方式 | |
| JPS61224051A (ja) | バッファメモリ制御方法 | |
| JP3130569B2 (ja) | キャッシュメモリのストア方式 | |
| JPS6152505B2 (ja) | ||
| JPS6141024B2 (ja) | ||
| JPH0644246B2 (ja) | キヤツシユメモリ制御方式 | |
| JPH06301600A (ja) | 記憶装置 | |
| JPS601656B2 (ja) | 緩衝記憶回路 | |
| JPS6131495B2 (ja) | ||
| JPH02259945A (ja) | ストア処理方式 | |
| JP2001229074A (ja) | メモリ制御装置と情報処理装置及びメモリ制御チップ | |
| JP2815850B2 (ja) | データ処理ユニット | |
| JPH0526216B2 (ja) | ||
| JPH0685154B2 (ja) | 中間バッファ制御方式 | |
| JPS63311548A (ja) | キャッシュメモリ制御回路 | |
| JPH0332820B2 (ja) | ||
| JPH01269144A (ja) | ストアバッファ制御方式 | |
| JPH04181343A (ja) | キャッシュメモリシステム |