JPS6141024B2 - - Google Patents
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- JPS6141024B2 JPS6141024B2 JP57138099A JP13809982A JPS6141024B2 JP S6141024 B2 JPS6141024 B2 JP S6141024B2 JP 57138099 A JP57138099 A JP 57138099A JP 13809982 A JP13809982 A JP 13809982A JP S6141024 B2 JPS6141024 B2 JP S6141024B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明はバツフア記憶とアライメント機構を備
えたデータ処理システムにおけるバツフア記憶制
御方式に関するものである。
えたデータ処理システムにおけるバツフア記憶制
御方式に関するものである。
従来技術
記憶階層を備えたデータ処理システムでは、主
記憶中のデータ・ブロツクをあらかじめバツフア
記憶（以下、BSと略す）へ格納しておくことに
より、演算処理装置で必要とするデータ・ブロツ
クを高速にアクセスすることができるようにして
いる。このバツフア記憶の制御方式には、アソシ
アテイブ・レジスタASR方式とセツトアソシア
テイブ（コングルエント）方式があるが、BS使
用効率の勝れているセツトアソシアテイブ方式が
用いられれることが多い。
記憶中のデータ・ブロツクをあらかじめバツフア
記憶（以下、BSと略す）へ格納しておくことに
より、演算処理装置で必要とするデータ・ブロツ
クを高速にアクセスすることができるようにして
いる。このバツフア記憶の制御方式には、アソシ
アテイブ・レジスタASR方式とセツトアソシア
テイブ（コングルエント）方式があるが、BS使
用効率の勝れているセツトアソシアテイブ方式が
用いられれることが多い。
第１図にセツトアソシアテイブ方式のバツフア
記憶BSと主記憶MMの関係を示す。第１図はBS
を０〜127列（カラム）に分け、各列を４つのブ
ロツク（ロウ）で構成した例である。１ブロツク
の大きさは例えば16バイトからなり、MMの連続
した16バイトのデータを記憶することができる。
MMも論理的にBSと同じ数の列に分けるが、各
列に含まれるブロツク（ロウ）の数は、MMの記
憶容量により決まり、第１図のようにMMが２メ
ガバイト（2048KB）であれば、１列は１ブロツ
クを16バイトとして1024ブロツクになり、それら
のデータをBSの対応する列の４つのブロツク
（ロウ）どれか１つに記憶する。第１図には示さ
れていないが、BSに格納されている有効デー
タ・ブロツクのMMアドレスはバツフア・アドレ
ス・アレイ（以下、BAAと略す）に保持されて
いる。このBAAはBSと同様の構成をとり、各記
憶エリアはBSの各ブロツクと１対１に対応して
いる。
記憶BSと主記憶MMの関係を示す。第１図はBS
を０〜127列（カラム）に分け、各列を４つのブ
ロツク（ロウ）で構成した例である。１ブロツク
の大きさは例えば16バイトからなり、MMの連続
した16バイトのデータを記憶することができる。
MMも論理的にBSと同じ数の列に分けるが、各
列に含まれるブロツク（ロウ）の数は、MMの記
憶容量により決まり、第１図のようにMMが２メ
ガバイト（2048KB）であれば、１列は１ブロツ
クを16バイトとして1024ブロツクになり、それら
のデータをBSの対応する列の４つのブロツク
（ロウ）どれか１つに記憶する。第１図には示さ
れていないが、BSに格納されている有効デー
タ・ブロツクのMMアドレスはバツフア・アドレ
ス・アレイ（以下、BAAと略す）に保持されて
いる。このBAAはBSと同様の構成をとり、各記
憶エリアはBSの各ブロツクと１対１に対応して
いる。
一方、記憶階層を備えたデータ処理システムで
は、いわゆる仮想記憶方式を採用することによつ
て、プログラマはMMの容量よりも大きいプログ
ラムを自由に作成できるようにしている。仮想記
憶は、実際には主記憶（MM；実記憶）と補助記
憶AMとによつて構成される。そして、両者はペ
ージと呼ばれる単位に分割され、この分割された
単位で両記憶の内容の入れ替えが行われる。即
ち、仮想記憶を構成するページの一部はMM上に
あるが、それに入りきらないページはAM上に存
在し、必要なときMMに読み込まれ（ページイ
ン）、不要になるとAMに書き出される（ページ
アウト）。
は、いわゆる仮想記憶方式を採用することによつ
て、プログラマはMMの容量よりも大きいプログ
ラムを自由に作成できるようにしている。仮想記
憶は、実際には主記憶（MM；実記憶）と補助記
憶AMとによつて構成される。そして、両者はペ
ージと呼ばれる単位に分割され、この分割された
単位で両記憶の内容の入れ替えが行われる。即
ち、仮想記憶を構成するページの一部はMM上に
あるが、それに入りきらないページはAM上に存
在し、必要なときMMに読み込まれ（ページイ
ン）、不要になるとAMに書き出される（ページ
アウト）。
仮想記憶方式のデータ処理システムでは、プロ
グラムは仮想記憶上のアドレス（論理アドレス）
で書かれているため、この論理アドレスを演算処
理装置が処理可能なMM上のアドレス（実アドレ
ス）に変換する必要がある。このアドレス変換を
効率よく行うため、一般に論理アドレスと実アド
レスの対を保持したアドレス変換バツフア（以
下、TLBと略す）が具備されている。
グラムは仮想記憶上のアドレス（論理アドレス）
で書かれているため、この論理アドレスを演算処
理装置が処理可能なMM上のアドレス（実アドレ
ス）に変換する必要がある。このアドレス変換を
効率よく行うため、一般に論理アドレスと実アド
レスの対を保持したアドレス変換バツフア（以
下、TLBと略す）が具備されている。
上記仮想記憶方式とバツフア記憶方式の両方を
採用した場合、基本的には、まずメモリ参照論理
アドレスに対する実アドレスがTLBに保持され
ているか否か調べて、保持されていれば該TLB
より直ちに実アドレスを得、次に該実アドレスが
BAAに保持されているか否かを調べて、保持さ
れている場合、BSをアクセスして目的のデータ
を得るという順序をふむ必要があり、アクセスタ
イムを増大させる結果となる。
採用した場合、基本的には、まずメモリ参照論理
アドレスに対する実アドレスがTLBに保持され
ているか否か調べて、保持されていれば該TLB
より直ちに実アドレスを得、次に該実アドレスが
BAAに保持されているか否かを調べて、保持さ
れている場合、BSをアクセスして目的のデータ
を得るという順序をふむ必要があり、アクセスタ
イムを増大させる結果となる。
従来、上記アクセスタイムの短縮を図るため、
TLB及びBAAをパラレルに参照し、その後BSを
参照する方式、あるいはTLB，BAA，BSを完全
にパラレルに参照する方式が提案されている。
TLB及びBAAをパラレルに参照し、その後BSを
参照する方式、あるいはTLB，BAA，BSを完全
にパラレルに参照する方式が提案されている。
第２図はTLB及びBAAをパラレルに参照し、
その結果によりBSを参照する方式のブロツク図
である。第２図において、１は論理アドレスがセ
ツトされる論理アドレスレジスタ（以下LARと
略す）であり、その出力はTLB２とBAA３の参
照アドレスとなる。TLB２はライン１１上の論
理アドレスを実アドレスに変換し、実アドレスを
ライン１２によりコンペア回路４に送出する。
BAA３はBS６内にバツフアされているデータの
MM上の位置を表わす実アドレスを格納してお
り、このBAA３の参照により、実アドレスをラ
イン１３に出力する。コンペア回路４はライン１
２とライン１３上の実アドレスを比較し、一致の
ときはBS６内に演算処理装置が必要としている
データが存在することを示している。これをIN
―BS状態と言う。こゝで、Ｎカラム×Ｍロウ構
成のセツトアソシアテイブ方式のBSでの読出し
動作においては、BAA３の該当カラムの複数
（Ｍ個）のロウが同時に読み出され、それらがラ
イン１３を経てコンペア回路４に入力される。そ
して、コンペア回路４にてIN―BSが判明する
と、ライン１２上の実アドレスと一致したロウ番
号が、BS６を読む際のBSアドレスレジスタ（以
下BSARと略す）５のロウアドレス部分に入力さ
れ、その他のアドレス情報はBS６のカラムアド
レスとしてBSAR５に入力され、該BSAR５によ
りSB６がアクセスされる。
その結果によりBSを参照する方式のブロツク図
である。第２図において、１は論理アドレスがセ
ツトされる論理アドレスレジスタ（以下LARと
略す）であり、その出力はTLB２とBAA３の参
照アドレスとなる。TLB２はライン１１上の論
理アドレスを実アドレスに変換し、実アドレスを
ライン１２によりコンペア回路４に送出する。
BAA３はBS６内にバツフアされているデータの
MM上の位置を表わす実アドレスを格納してお
り、このBAA３の参照により、実アドレスをラ
イン１３に出力する。コンペア回路４はライン１
２とライン１３上の実アドレスを比較し、一致の
ときはBS６内に演算処理装置が必要としている
データが存在することを示している。これをIN
―BS状態と言う。こゝで、Ｎカラム×Ｍロウ構
成のセツトアソシアテイブ方式のBSでの読出し
動作においては、BAA３の該当カラムの複数
（Ｍ個）のロウが同時に読み出され、それらがラ
イン１３を経てコンペア回路４に入力される。そ
して、コンペア回路４にてIN―BSが判明する
と、ライン１２上の実アドレスと一致したロウ番
号が、BS６を読む際のBSアドレスレジスタ（以
下BSARと略す）５のロウアドレス部分に入力さ
れ、その他のアドレス情報はBS６のカラムアド
レスとしてBSAR５に入力され、該BSAR５によ
りSB６がアクセスされる。
ところで、BS６に登録してあるデータの単位
であるブロツクは、一般にＬ個のバンクにバンク
分けされている。こゝでは説明を簡単にするた
め、Ｌ＝２とし、１ブロツクは偶数バンク、奇数
バンクとバンク分けされているものとする。又
BSAR５によつてアクセスされたBS６の読出し
データは16バイト幅であるとする。この場合、
BS６から読み出されたデータのうち、ブロツク
内アドレスが偶数である８バイトのデータは
BDR（Ｅ）７にセツトされ、ブロツク内アドレ
スが奇数である８バイトのデータはBDR（Ｏ）
８にセツトされる。このBDR７，８の合計16バ
イト・データがアライナ９に入力されてアライメ
ント処理され、演算処理装置が必要とする所望オ
ペランド（８バイト長）が得られる。アライメン
トされたデータはFDR１０にセツトされ、この
データを演算処理装置が使用することゝなる。
であるブロツクは、一般にＬ個のバンクにバンク
分けされている。こゝでは説明を簡単にするた
め、Ｌ＝２とし、１ブロツクは偶数バンク、奇数
バンクとバンク分けされているものとする。又
BSAR５によつてアクセスされたBS６の読出し
データは16バイト幅であるとする。この場合、
BS６から読み出されたデータのうち、ブロツク
内アドレスが偶数である８バイトのデータは
BDR（Ｅ）７にセツトされ、ブロツク内アドレ
スが奇数である８バイトのデータはBDR（Ｏ）
８にセツトされる。このBDR７，８の合計16バ
イト・データがアライナ９に入力されてアライメ
ント処理され、演算処理装置が必要とする所望オ
ペランド（８バイト長）が得られる。アライメン
トされたデータはFDR１０にセツトされ、この
データを演算処理装置が使用することゝなる。
なお、アライナ９は、演算処理装置が必要とす
るオペランドが８バイト境界（隣りあう８バイト
ブロツクの境）にまたがつた場合でも、１回のメ
モリ参照で所望のオペランドが得られる働きをす
るものであるが、このアライメント機構は例えば
特開昭53−94133号に記載されており、又アライ
メント機構そのものは本発明の目的とするところ
ではないので、詳細は省略する。同様に、コンペ
ア回路４で不一致のときは、MMから新たにデー
タ・ブロツクをBS６へ転送しなければならない
が、このブロツク転送の動作も本発明と直接関係
がないので、詳細は省略する。
るオペランドが８バイト境界（隣りあう８バイト
ブロツクの境）にまたがつた場合でも、１回のメ
モリ参照で所望のオペランドが得られる働きをす
るものであるが、このアライメント機構は例えば
特開昭53−94133号に記載されており、又アライ
メント機構そのものは本発明の目的とするところ
ではないので、詳細は省略する。同様に、コンペ
ア回路４で不一致のときは、MMから新たにデー
タ・ブロツクをBS６へ転送しなければならない
が、このブロツク転送の動作も本発明と直接関係
がないので、詳細は省略する。
第３図に第２図の動作タイムチヤートを示す。
説明を簡単にする為に１マシンタイムに対応する
ステージをｍiで示し、LAR１に論理アドレスが
セツトされたところを起点にとり、これをm0ス
テージと名付け、以下m1，m2…ステージと名付
ける。なお、１マシンサイクル内のタイミング
は、Ｔ０，Ｔ１の２相とする。第３図によると、
m0ステージのＴ０でセツトされたLAR１の論理
アドレスによりTLB２，BAA３をパラレルに読
み出し、コンペア回路４で実アドレスの比較を行
いBS６のロウアドレスを求め、BSAR５にBS６
のアドレスをセツトするまでに１マシンサイクル
要している。更に、BSAR５にBSアドレスをセ
ツト後、BS６の読出し、BDRへの読出しデータ
のセツト、アライン動作、アラインされたデータ
のFDR１０へのセツトまでに１マシンサイクル
要している。
説明を簡単にする為に１マシンタイムに対応する
ステージをｍiで示し、LAR１に論理アドレスが
セツトされたところを起点にとり、これをm0ス
テージと名付け、以下m1，m2…ステージと名付
ける。なお、１マシンサイクル内のタイミング
は、Ｔ０，Ｔ１の２相とする。第３図によると、
m0ステージのＴ０でセツトされたLAR１の論理
アドレスによりTLB２，BAA３をパラレルに読
み出し、コンペア回路４で実アドレスの比較を行
いBS６のロウアドレスを求め、BSAR５にBS６
のアドレスをセツトするまでに１マシンサイクル
要している。更に、BSAR５にBSアドレスをセ
ツト後、BS６の読出し、BDRへの読出しデータ
のセツト、アライン動作、アラインされたデータ
のFDR１０へのセツトまでに１マシンサイクル
要している。
第３図から明らかであるように、第２図に示し
た従来方式の欠点は、処理装置のマシンサイクル
を短くしていつた場合、該マシンサイクルの縮少
の度合いに比例してBSのアクセスタイムを短く
するのが難しいことである。
た従来方式の欠点は、処理装置のマシンサイクル
を短くしていつた場合、該マシンサイクルの縮少
の度合いに比例してBSのアクセスタイムを短く
するのが難しいことである。
第４図はこれを解決するための従来方式の一例
で、TLBとBAAとBSをすべてパラレルに参照す
る方式である。（以下、これをTLB―BAA―BS
パラレル参照方式と言う）。即ち、第４図はLAR
１の論理アドレスによりTLB２，BAA３をパラ
レルに読み出し、コンペア回路４で実アドレスの
比較を行い、BS６のロウアドレスをローレジス
タ（ROWR）２４にセツトすると同時に、LAR
１の論理アドレスをBSAR２２にセツトしてBS
６の該当カラムの全ロウ（Ｍ個）のデータをＭ組
のBDR（Ｅ）７及びBDR（Ｏ）８に読み出し、
ROWR２４の制御を受けるロウ選択回路２３に
より、必要とするロウ番号に対応したデータ（16
バイト）を選択してアライナ９に転送する構成を
とるものである。
で、TLBとBAAとBSをすべてパラレルに参照す
る方式である。（以下、これをTLB―BAA―BS
パラレル参照方式と言う）。即ち、第４図はLAR
１の論理アドレスによりTLB２，BAA３をパラ
レルに読み出し、コンペア回路４で実アドレスの
比較を行い、BS６のロウアドレスをローレジス
タ（ROWR）２４にセツトすると同時に、LAR
１の論理アドレスをBSAR２２にセツトしてBS
６の該当カラムの全ロウ（Ｍ個）のデータをＭ組
のBDR（Ｅ）７及びBDR（Ｏ）８に読み出し、
ROWR２４の制御を受けるロウ選択回路２３に
より、必要とするロウ番号に対応したデータ（16
バイト）を選択してアライナ９に転送する構成を
とるものである。
第５図は第４図の従来方式のタイムチヤート
で、n0，n1，n2，n3，…は各マシンサイクルのス
テージを示し、第３図のｍiに対応する。第５図
において、パラレルに参照したTLB，BAAの結
果からBSのロウ番号を決定するまでの時間
（t1）が、同時に読出しにかかつたBSからのデー
タが確定するまでの時間（t2）よりも大きくな
り、前者の時間が演算処理装置からみた場合の
BS参照時間を決めている。更に、BSのロウ番号
がROWR２４に確定後、ロウ選択回路２３によ
り該当ロウ番号に対応した16バイトのBS読出し
データがアライナ９に転送され、アライン後、必
要とする８バイト・データがFDR１０にセツト
される。従つて、LAR１に論理アドレスをセツ
ト後、FDR１０に必要とするデータがセツトさ
れるまでに2.5マシンサイクルMC要している。
で、n0，n1，n2，n3，…は各マシンサイクルのス
テージを示し、第３図のｍiに対応する。第５図
において、パラレルに参照したTLB，BAAの結
果からBSのロウ番号を決定するまでの時間
（t1）が、同時に読出しにかかつたBSからのデー
タが確定するまでの時間（t2）よりも大きくな
り、前者の時間が演算処理装置からみた場合の
BS参照時間を決めている。更に、BSのロウ番号
がROWR２４に確定後、ロウ選択回路２３によ
り該当ロウ番号に対応した16バイトのBS読出し
データがアライナ９に転送され、アライン後、必
要とする８バイト・データがFDR１０にセツト
される。従つて、LAR１に論理アドレスをセツ
ト後、FDR１０に必要とするデータがセツトさ
れるまでに2.5マシンサイクルMC要している。
第２図の従来方式のLAR〜FDRのデイレイ
は、第３図のタイムチヤートより2MCであるか
ら、マシンサイクルで比較した限り、第４図の改
善案は第２図の方式よりも劣ることになる。な
お、第５図のステージｎiの時間（マシンサイク
ル）は、第３図のステージｍiの時間（マシンサ
イクル）より短く、LAR〜FDR間の実際のデイ
レイは、第２図では２×Ｍi、第４図では2.5×Ｎi
となる。
は、第３図のタイムチヤートより2MCであるか
ら、マシンサイクルで比較した限り、第４図の改
善案は第２図の方式よりも劣ることになる。な
お、第５図のステージｎiの時間（マシンサイク
ル）は、第３図のステージｍiの時間（マシンサ
イクル）より短く、LAR〜FDR間の実際のデイ
レイは、第２図では２×Ｍi、第４図では2.5×Ｎi
となる。
発明の目的
本発明の目的は、TLB―BAA―BSパラレル参
照方式において、演算処理装置からみたBS読出
しを更に高速化する方法を提供することにある。
照方式において、演算処理装置からみたBS読出
しを更に高速化する方法を提供することにある。
発明の総括的説明
上記の目的を達成するため、本発明において
は、BSの各ロウに対応してアライナを設けて、
TLB／BAAアクセス後、コンペア回路からBSの
ロウ番号を決める時間内に、TLB／BAAアクセ
スとパラレルにBSから読出したＭロウのデータ
を各ロー毎にアラインしてそれぞれFDRにセツ
トしておき、BSのロウ番号が決まり次第、それ
に対応するFDRの出力を選択して、必要とする
データを演算処理装置へ送るものである。
は、BSの各ロウに対応してアライナを設けて、
TLB／BAAアクセス後、コンペア回路からBSの
ロウ番号を決める時間内に、TLB／BAAアクセ
スとパラレルにBSから読出したＭロウのデータ
を各ロー毎にアラインしてそれぞれFDRにセツ
トしておき、BSのロウ番号が決まり次第、それ
に対応するFDRの出力を選択して、必要とする
データを演算処理装置へ送るものである。
発明の実施例
第６図は本発明の一実施例のブロツク図で、第
４図と異なる点は、Ｍ個のBDR（Ｅ）７とBDR
（Ｏ）８に対応してアライナALN３０もＭ個あ
り、更に各アライナ３０に対応してFDR３１が
あり、このFDR群の出力をロウ選択回路SEL３
２の入力としたことである。
４図と異なる点は、Ｍ個のBDR（Ｅ）７とBDR
（Ｏ）８に対応してアライナALN３０もＭ個あ
り、更に各アライナ３０に対応してFDR３１が
あり、このFDR群の出力をロウ選択回路SEL３
２の入力としたことである。
第６図の動作を説明するためのタイムチヤート
を第７図に示す。第７図において、１マシンサイ
クルに対応するステージをｎiで示し、起点を
LAR１に論理アドレスがセツトされたところに
とり、そのステージをn0と名付け、以下n1，n2，
n3，…と名付ける。又、１マシンサイクル内のタ
イミングは、Ｔ０，Ｔ１の２相とする。
を第７図に示す。第７図において、１マシンサイ
クルに対応するステージをｎiで示し、起点を
LAR１に論理アドレスがセツトされたところに
とり、そのステージをn0と名付け、以下n1，n2，
n3，…と名付ける。又、１マシンサイクル内のタ
イミングは、Ｔ０，Ｔ１の２相とする。
さて、n0ステージのＴ０でセツトされたLAR
１の論理アドレスによりTLB２，BAA３をパラ
レルに読み出し、読出しデータをそれぞれTLBR
２０，BAAR２１にn1ステージのＴ０でセツトす
る。TLBR及びBAAR２１の出力はコンペア回路
４に入力され、その結果、演算処理装置が必要と
するデータがBS６内に存在するとBS６のロウ番
号がROWR２４にn2ステージのＴ０でセツトさ
れる。
１の論理アドレスによりTLB２，BAA３をパラ
レルに読み出し、読出しデータをそれぞれTLBR
２０，BAAR２１にn1ステージのＴ０でセツトす
る。TLBR及びBAAR２１の出力はコンペア回路
４に入力され、その結果、演算処理装置が必要と
するデータがBS６内に存在するとBS６のロウ番
号がROWR２４にn2ステージのＴ０でセツトさ
れる。
一方、BS６の読み出しは、n0ステージのＴ１
でセツトされたBSAR２２のアドレスによつて行
われ、BS６からの読出しデータは、n1ステージ
のＴ１でBDR（Ｅ）７及びBDR（Ｏ）８にセツ
トされる。BDR（Ｅ）７及びBDR（Ｏ）８は、
BS６のＭロウ分存在する。Ｍ個のBDR（Ｅ）７
及びBDR（Ｏ）８のデータ（16バイト）は、各
ロウ毎にアラインする為、Ｍ個のアライナ３０に
入力され、Ｍ個のアライナ３０の出力はＭ個の
FDR３１へn2ステージのＴ０でセツトされる。
Ｍ個のFDR３１の出力はロウの選択回路３２へ
入力され、ROWR２４の出力信号２５によりＭ
個のFDR３１の中から該当ロウに対応する１個
のFDRの出力が選択され、データパス３３上に
演算処理装置の必要とするオペランドデータ（８
バイト）がのる。
でセツトされたBSAR２２のアドレスによつて行
われ、BS６からの読出しデータは、n1ステージ
のＴ１でBDR（Ｅ）７及びBDR（Ｏ）８にセツ
トされる。BDR（Ｅ）７及びBDR（Ｏ）８は、
BS６のＭロウ分存在する。Ｍ個のBDR（Ｅ）７
及びBDR（Ｏ）８のデータ（16バイト）は、各
ロウ毎にアラインする為、Ｍ個のアライナ３０に
入力され、Ｍ個のアライナ３０の出力はＭ個の
FDR３１へn2ステージのＴ０でセツトされる。
Ｍ個のFDR３１の出力はロウの選択回路３２へ
入力され、ROWR２４の出力信号２５によりＭ
個のFDR３１の中から該当ロウに対応する１個
のFDRの出力が選択され、データパス３３上に
演算処理装置の必要とするオペランドデータ（８
バイト）がのる。
第７図のタイムチヤートより、LAR１にアド
レスをセツト後、BS６を読み出し、そのフエツ
チデータをアライン後、FDR３１にデータをセ
ツトするまでに2MC，FDR３１にセツトされた
データがロウ選択回路３２の出力に達するまでに
ｔ時間かかる。ここで、演算処理装置へのデータ
バス３３に対する出力バツフアゲートに前記ロウ
選択回路を組み込んでしまえば（この仮定はロウ
数が少なければ成立する）、従来方式である第２
図、第４図のと比べてFDR〜演算処理装置間の
デイレイ増加の要因とはならない。
レスをセツト後、BS６を読み出し、そのフエツ
チデータをアライン後、FDR３１にデータをセ
ツトするまでに2MC，FDR３１にセツトされた
データがロウ選択回路３２の出力に達するまでに
ｔ時間かかる。ここで、演算処理装置へのデータ
バス３３に対する出力バツフアゲートに前記ロウ
選択回路を組み込んでしまえば（この仮定はロウ
数が少なければ成立する）、従来方式である第２
図、第４図のと比べてFDR〜演算処理装置間の
デイレイ増加の要因とはならない。
従つて、従来方式の第２図及び第４図において
LARからFDRまでの所要時間がそれぞれ2MC及
び2.5MCであるのに対し、本実施例では2MCとな
り、マシンサイクル数で比較して、第２図の従来
例と同等となる。たゞし、本発明のマシンサイク
ルは、従来方式のマシンサイクルに比べて小さ
く、マシンサイクルの縮少比の逆数分の性能アツ
プが図れることになる。
LARからFDRまでの所要時間がそれぞれ2MC及
び2.5MCであるのに対し、本実施例では2MCとな
り、マシンサイクル数で比較して、第２図の従来
例と同等となる。たゞし、本発明のマシンサイク
ルは、従来方式のマシンサイクルに比べて小さ
く、マシンサイクルの縮少比の逆数分の性能アツ
プが図れることになる。
発明の効果
以上の説明から明らかな如く、本発明によれ
ば、BSのロウ対応にアライナを設け、各アライ
ナによるアライン後、BSからの読出しデータに
対するロウ選択を行うため、BSの必要とするロ
ウ番号のセツテイングとアライン処理がパラレル
に行われ、従来のBSからの読出しデータのロウ
選択後、アライナにてアラインする方式に比べて
演算処理装置側からみたBSの読出しの高速化が
図れる利点がある。
ば、BSのロウ対応にアライナを設け、各アライ
ナによるアライン後、BSからの読出しデータに
対するロウ選択を行うため、BSの必要とするロ
ウ番号のセツテイングとアライン処理がパラレル
に行われ、従来のBSからの読出しデータのロウ
選択後、アライナにてアラインする方式に比べて
演算処理装置側からみたBSの読出しの高速化が
図れる利点がある。
第１図はセツト・アソシアテイブ方式の主記憶
とバツフア記憶BSの関係を示す図、第２図は従
来のBS制御方式の一例を示す図、第３図は第２
図の動作タイミング図、第４図は従来のBS制御
方式の他の一例を示す図、第５図は第４図の動作
タイミング図、第６図は本発明の一実施例のブロ
ツク図、第７図は第６図の動作タイミング図であ
る。 ２…アドレス変換バツフア（TLB）、３…バツ
フア・アドレス・アレイ（BAA）、４…コンペア
回路、６…バツフア記憶（BS）、７，８…バツフ
ア・データ・レジスタ（BDR）、３０…アライ
ナ、３１…フエツチ・データ・レジスタ
（FDR）、３２…ロウ選択回路。
とバツフア記憶BSの関係を示す図、第２図は従
来のBS制御方式の一例を示す図、第３図は第２
図の動作タイミング図、第４図は従来のBS制御
方式の他の一例を示す図、第５図は第４図の動作
タイミング図、第６図は本発明の一実施例のブロ
ツク図、第７図は第６図の動作タイミング図であ
る。 ２…アドレス変換バツフア（TLB）、３…バツ
フア・アドレス・アレイ（BAA）、４…コンペア
回路、６…バツフア記憶（BS）、７，８…バツフ
ア・データ・レジスタ（BDR）、３０…アライ
ナ、３１…フエツチ・データ・レジスタ
（FDR）、３２…ロウ選択回路。
Claims (1)
- １ バツフア記憶および仮想記憶方式をとる記憶
階層を備えたデータ処理システムのバツフア記憶
制御方式であつて、Ｎカラム×Ｍロウのブロツク
からなるバツフア記憶と、前記バツフア記憶に格
納されている有効データ・ブロツクの主記憶アド
レスを保持するバツフア・アドレス・アレイと、
仮想記憶上の論理アドレスと主記憶上の実アドレ
スの対を保持するアドレス変換バツフアと、アク
セス要求の論理アドレスを受取る論理アドレスレ
ジスタとを備え、前記論理アドレスレジスタの要
求アドレスにより前記バツフア・アドレス・アレ
イ、前記アドレス変換バツフア、前記バツフア記
憶を同時にアクセスする制御方式において、前記
バツフア記憶から読み出されたＭ個のデータを各
ロウ毎に左もしくは右に必要な量だけシフトして
所望データを取り出すＭ個のアライナと、前記各
アライナの出力データを保持するＭ個のデータ保
持手段と、前記バツフア・アドレス・アレイと前
記アドレス変換バツフアの出力の比較結果により
要求元で必要とするデータの存在するバツフア記
憶のロウ番号を求める比較手段と、前記比較手段
により求まつたロウ番号により前記Ｍ個のデータ
保持手段のうちから１つを選択するロウ選択手段
を設けたことを特徴とするバツフア記憶制御方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138099A JPS5928289A (ja) | 1982-08-09 | 1982-08-09 | バツフア記憶制御方式 |
| US06/519,699 US4561071A (en) | 1982-08-09 | 1983-08-02 | Storage system having buffer storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138099A JPS5928289A (ja) | 1982-08-09 | 1982-08-09 | バツフア記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928289A JPS5928289A (ja) | 1984-02-14 |
| JPS6141024B2 true JPS6141024B2 (ja) | 1986-09-12 |
Family
ID=15213922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138099A Granted JPS5928289A (ja) | 1982-08-09 | 1982-08-09 | バツフア記憶制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4561071A (ja) |
| JP (1) | JPS5928289A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750154A (en) * | 1984-07-10 | 1988-06-07 | Prime Computer, Inc. | Memory alignment system and method |
| US5237671A (en) * | 1986-05-02 | 1993-08-17 | Silicon Graphics, Inc. | Translation lookaside buffer shutdown scheme |
| JPH07120312B2 (ja) * | 1987-10-07 | 1995-12-20 | 株式会社日立製作所 | バッファメモリ制御装置 |
| JP3144814B2 (ja) * | 1990-03-29 | 2001-03-12 | 松下電器産業株式会社 | キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4419746A (en) * | 1980-10-14 | 1983-12-06 | Texas Instruments Incorporated | Multiple pointer memory system |
-
1982
- 1982-08-09 JP JP57138099A patent/JPS5928289A/ja active Granted
-
1983
- 1983-08-02 US US06/519,699 patent/US4561071A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4561071A (en) | 1985-12-24 |
| JPS5928289A (ja) | 1984-02-14 |
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