JPS6346556A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に使用されるバッファメモリ装置
に関する。

〔従来技術とその問題点〕

バッファメモリは主記憶の一部の情報を格納し、高速ア
クセスを可能にするために高速記ｆ！素子で構成する記
憶部である。その動作は、プログラムの動的なメモリア
クセスの特性として、微小時間内にアクセス対象となる
データおよび命令の格納領域が集中するという局所性に
基づいている。つまり、この特性を利用して繰り返しア
クセスされる可能性が高い情報をバッファメモリに格納
し高速にアクセスできるようにすることによって、主記
憶のみで構成される記憶装置に比べて実効的なアクセス
が速い記憶装置を実現することができる。

バッファメモリの管理方式には、セットアソシャティブ
方式、フルアソシャティブ方式などの方式がある。いず
れの方式においても複数語から成るブロックを単位とし
て主記憶とパンツアメモリ間とのデータ転送を行う。

プロセッサからの書込みデータの扱いに関して、バッフ
ァメモリと主記憶との間の制御方式には大別して ライトスル一方式 コピーバンク方式 の２種類がある。ライトスル一方式はプロセッサからデ
ータを書込むときに必ず主記憶に書込む方式である。コ
ピーバンク方式は書込みはバッファメモリに対して行い
、その後、必要な時期に書込まれたブロー７・りを主記
憶の対応するアドレスに転送（コピーバック）すること
によってプロセッサから主記憶へデータを書込む方式で
ある。上記の必要な時期の例としては、プロセッサから
アクセス要求のあったデータがバッファメモリに存在し
ないこと乙こより、主記憶からアクセス要求のあ−。

たブロックをバッファメモリに読出ずための新たなブロ
ック領域をバッファメモリに確保する時期がある。つま
り、書込みが行われたブロックの領域に新たなブロック
領域を確保する場合である。

コピーバックを行うためには、バッファメモリからのブ
ロック読出し操作のためにバッファメモリをその期間専
有し、主記憶に書込む操作のために主記憶をその期間専
有することになる。さらにバッファメモリと主記憶との
間のデータバスを専有することになる。したがって、バ
ッファメモリ。

主記憶およびデータバスの使用効率を高めるためにはコ
ピーバックの頻度を可能な限り少なくする必要がある。

これらの使用効率を高めることはプロセッサからの実効
的なデータアクセス時間を短くすることになり、プロセ
ッサでの処理効率向上のためには重要である。

プロセッサのアドレス空間の利用形態を従来のコピーバ
ックでは十分に考慮していないので、コピーバック頻度
が多くなっていた。−例としてスタックを実現する際の
アドレス空間の利用がある。

アドレス空間としては論理アドレスあるいは物理アドレ
スのいずれも以下の説明に適用できる。

第２図に主記憶中に確保されたスタックの利用状態を図
示する。ある時点におけるスタックの状態を第２図（ａ
）に示す。スタックがさらに伸び、伸びきった状態を第
２図（ｂ）に示す。このときにスタックへ最近格納され
たデータのアドレス位置を示す先頭アドレス（ＴＡ）の
アドレスは、第２図（ａ）の状態に比べ増加している。

第２図（ｂ）の状態からスタックの先頭領域を無効にし
てスタックを戻！、、スタックの有効領域（斜線部）を
縮めた状態を第２図（ｃ）に示す。この結果、第２図（
ｂ　）の（ＴＡで示すアドレス）から第２図（Ｃ）の（
ＴＡで示すアトトス）＋】の間の領域が無効領域となる
。この無効領域のデー・夕は第２図（１））に示すよう
に一度は有効領域となっているデータであり、第２図（
Ｃ）においては保存する必要がないデータである。

バッファメモリを備える装置においては、第２図（Ｃ）
の状態において１．無効領域のデー・夕がバッファメモ
リ中に残っている可能ツＡ・が高い。従来のコピーバッ
ク方式ではこの領域に含まれるバッファメモリ中のブロ
ックへの書込みが行われでいることにより、コピーバッ
クの対象になる。しかしながら、この無効領域に含まれ
るブロックのデータは無効になっているデータであり５
、主記憶に転送して記憶する必要がないデー・夕である
。したがって、これらのブロックを従来のコピーバック
方式で主記憶に転送することは無用なことであり、この
処理のためにバッファメモリ、主記憶およびバッファメ
モリー主記憶間のテ′−タバスの利用効率が低下する問
題点がある。

〔発明の目的〕

本発明の目的はこのような従来の問題点を除去せしめて
、バッファメモリの中にあって主記憶にコピーバックす
る必要がないブロックを無効にしてコピーバックの対象
にしないことにより、コピーバックの頻度を減少させ、
バッファメモリ、主記憶およびバッファメモリー主記憶
間のデータバスの利用効率を高め、情報処理装置全体の
処理効率を高めることができるバッファメモリ装置を提
供するものである。

ｒ問題点を解決するための手段〕 本発明は、主記憶に格納されているデータの−・部を複
数のブ１コンク乙こ分げて格納する高速小容量のデータ
アレイと、このデータアレイ内の各ブロックに対応した
アドレス情報を保持するアドレスアレイを有するバッフ
ァメモリを備え、主記憶をアクセスするためのアドレス
情報の一部に基づき前記アドレスアレイを参照してアク
セス対象データ位置が前記データアレイに存在するか否
かを判定し、存在していれば前記データアレイ内の位置
を特定することにより前記データアレイからアクセスｌ
にし、オ、記憶中のデータムこ対してコピーバック方式
で更新を行うバッファメモリ装置において、 連続している無効なアト１／ス空間の先頭アト！／スで
あって自効なアドレス空間との境界アドレスを保持する
先頭アトＩ／スレジスタと、前記無効なアト１／ス空間
のブロックアドレスを保持すると共にブロック単位でア
ドレスを歩進できる無効アドレスレジスタと、 前記先頭アトＩ／スレジスタと無効アドレスレジスタの
ブロックアドレスを比較して一致を検出する比較器と、 前記無効アト１／スＩノジスタによって指示される前記
アドレスアレイ中の対応ブロック情報中の有効・無効を
示す情報を無効状態にする無効化手段と、 Ａ１ｆｆ記比較器で一致が検出されるまで前記無効アド
レス）／ジスタを歩進さゼ、前記アト１ノスアレイに前
記無効アドレスレジスタに対応するブロックがあれば前
記無効化手段によって前記アト（・スアレイ内の情報を
無２；ｊにするバッファ制御部、１を備えたことを特徴
とする。

〔作用〕

本発明；才七ｉ４勺の手段ｒこより、従来技術の問題点
を解決した。

本発明によれば、バッファメモリに存在してブロモ・４
ｉ−から書込めが行われたブロックで、処理の途中で無
効７．２されたプロ・：・りに対しては主記憶にコピー
・マ、・りしないために無効にする、特にスタック操作
において連続ずろまとまった領域を無効にする場合に：
１よ、バッファメモリ中の無々力対象ブロックを効率よ
（順次無効にする。

（実施例〕 以下、本発明の一実施例を図面を用いて詳細に説明する
。

第１図は本発明の装置の一実施例を示すブｌコック図で
ある。図中、１０はデータを格納する主記憶、１１は主
記憶１０のデータの一部を格納し、高速にアクセスでき
るようにするための七ソトアソシャティブ方式で実現さ
れたバッファメモリ、１２ば主記憶およびバッファメモ
リをアクセスするためのアドレス情報イ王格納するアト
１／ス！／ジスタである。

アト１．・ス１．・ジスタ１２に格納される情報は、Ｌ
’ｌ）−アトしノス、カラムアト！・スおよびブＹコッ
ク内での位置を示すブロックアドレス情報に分けられる
。

バッファメモリ１１ば、主記憶１０に存在するデータの
−・部を２つのカラムに格納し２、複数プロ・７りで構
成されＺ）デーグア１ハイ５０と、デーグア１／イ５゜
の２つのカラム（カラム１とカラム２）と各ブロックに
対応し・丁アトＩ／スレジスタ１２０ローアドレスのフ
ィー）レドにすＲれたす荷重Ｈを保持−２、カラムアト
［・スをアドレスとしてアクセスされるアト１．・ステ
レイ５１七、了ド！ノスレジスタ１２のカラムアトＬ−
・スによって読出されるアト１ノスアレイ５１中のコー
アドレス情報とアドレスレジスタ１２のローアドレスと
を比較して一致するか否かをカラム１と刀うム２につい
て検出する一致回路５２．５３と、−数回路５２．５３
のいずれかにおいて一致が検出されると、アドレスレジ
スタ１２０カラムアドレスで参照されるカラム１および
カラム２の出力の一致が検出された側のカラムの出力を
選択して参照データを送る選択回路５４とで構成する。

また、アドレスレジスタ１２による書込み処理の場合に
は、−数回路５２゜５３で一致を検出された側のデータ
アレイ５ｏ内のカラムに書込みを行う。

第１図の１４はスタック中での最も新しい情報の位置を
指示する先頭アドレスレジスタである。１５は無効対象
ブロックを指示するための無効アドレスレジスタであり
、無効領域中のブロックを順次指示するためにブロック
アドレスを順次進めるために−１の歩進機能を備える。

１８は無効アドレスレジスタ１５と先頭アドレスレジス
タ１４のブロックアドレスの一致を検査する比較器であ
り、一致／不一致の信号を出力する。無効アドレスレジ
スタ１５はアドレスアレイ５１への入力にもなる。　１
９は無効アドレスレジスタ１５で指示されるアドレスア
レイ５１の内容を読出し、−数回路５２．５３での一致
検査結果に基づき、一致が検出されると一致が検出され
たアドレスアレイ５１のカラムの対応情報の内容を無効
にするために無効信号線１６を介して無効信号を出力す
る無効化制御部である。これらの−数回路５２．５３お
よび無効化制御部１９は無効化手段を構成する。１７は
バッファメモリ１１の一般的な制御と共にアドレスアレ
イ５工中のブロック情報を無効にするように制御するバ
ッファ制御部である。

スタック操作によって無効にするブロックが生じた場合
には、比較器１８で無効アドレスレジスタ１５と先頭ア
ドレスレジスタ１４のブロックアドレスが一致したこと
検出するまで、アドレスアレイ５１中のブロック情報を
無効にする。

次に本実施例の動作を第３図に示すスタックとアドレス
アレイの状態に基づいて説明する。第３図（ａ）にはス
タックが伸びきったときの旧先頭アドレス（ＴＡ）　　
“１４．　４．１１”からスタックが縮められ新先頭ア
ドレス（ＴＡ）　　“１３．１０．　９　”になった状
態を示す。このときのアドレスアレイ５１の状態の一部
を第３図（ｂ）に示す。無効領域は新ＴＡ“１３．１０
．　９”に続くアドレス“１３．１０゜１０”から旧Ｔ
Ａ“１４．　４．１１”までの領域であり、アドレスア
レイ５１には１４．　４．　−”のブロック、“１４，
３．　−ゝのブロック、”１３，１０．−”のブロック
などが登録されている。前記“−”は任意のブロック内
アドレスを示す。これらのブロックはバッファメモ１月
１中のデータアレイ５０に有効なデータが格納されてい
ることを示すため、アドレスアレイ５１中の有効フラグ
が“ｌ”の状態になっている。データアレイ５０中のこ
れらのブロックへ書込みが行われたことを示すために、
アドレスアレイ５１中の書込みフラグが“１”の状態に
なっている。この状態からアドレスアレイ５１に含まれ
る無効領域のブロックの有効フラグを“０”にしてデー
タアレイ５０の対応ブロックを無効にして、コピーバッ
クの対象にしないようにする。

無効アドレスレジスタ１５には旧ＴＡでのブロックアド
レス“１４．　４．　−”が格納され、先頭アドレスレ
ジスタ１４には新ＴＡのアドレス“１３．１０゜９”が
格納されている。これらのレジスタのブロックアドレス
情報を比較器１８に入力する。この結果は不一致で、バ
ッファ制御部１７ではブロックを無効にするよう制御す
る。以下に無効化の手順を示す。

無効アドレスレジスタ１５０カラムアドレス“４”をア
ドレスアレイ５１に入力し、指示される内容をカラム１
とカラム２から読出す。この結果、カラム１からはロー
アドレス“１４”が読出され、カラム２からは他のロー
アドレスが読出される。これらのローアドレスと無効ア
ドレスレジスタ１５のローアドレス情報“１４”とを−
数回路５２．５３で比較する。この結果、−数回路５２
で一致が検出され、カラム１の出力との一致が検出され
る。この一致結果を無効化制御部１９に入力し、カラム
１の４番地の有効フラグを“０”にするように無効信号
線１６を介して無効化制御部１９から指示する。この結
果、対応する有効フラグが１”から“０”に変えられ、
バッファメモリ１１中のブロック”１４．　４゜−”が
無効にされる。次に、無効アドレスレジスタ１５のブロ
ックアドレスを−１することによって、次に続く無効対
象ブロック“１４，３．　−”のブロックアドレスを得
る。このブロックアドレスに従い、前記手順によってア
ドレスアレイ５１のカラム１の３番地のブロック情報と
して有効フラグが“１”から“０”に変えられる。以下
、順次無効領域のブロックを無効化する。このとき、ア
ドレスアレイ５１中に無効化対象ブロックが登録されて
いない場合もあるが、このときには特にアドレスアレイ
５１の情報を変えることなく、次の無効化の処理を続け
る。

無効アドレスレジスタ１５のブロックアドレスと先頭ア
ドレスレジスタ１４のアドレス″１３．１０．　９”の
ブロックアドレスとが一致したときには、バッファ制御
部１７では無効化処理を終了させる。つまり、そのブロ
ック以降は有効領域であるので、アドレスアレイ５１の
情報を無効化しない。

〔発明の効果〕

本発明によれば、スタックにおけるメモリ利用の例のよ
うに、バッファメモリに格納されたブロックが無効領域
に含まれる場合、このブロックを無効にしてコピーパッ
クの対象にしないことにより、コピーパックの頻度を減
少させることができる。この結果、バッファメモリ、主
記憶およびパフノアメモリー主記憶間のデータバスがコ
ピーバック処理のために専有される時間を減少させるこ
とができ、これらの利用効率を高めることができる。こ
れらの改善により、情報処理装置全体の処理性能の向上
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
スタックにおけるアドレス空間利用状況の一例を示す図
、 第３図はある動作時点におけるアドレス空間の利用状況
とそのときのアドレスアレイの状態を示す図である。 １０・・・主記憶 １１・・・バッファメモリ １２・・・アドレスレジスタ ー１４・・・データの有効領域と無効領域の境界を示す
先頭アドレスレジスタ １５・・・無効領域のブロックを順次指示する無効アド
レスレジスタ １７・・・バッファメモリの一般的な制御およびブロッ
クの無効化処理の開始、終 了を決定するバッファ制御部 １８・・・無効アドレスレジスタ１５と先頭アドレスレ
ジスタ１４のブロックアドレス の一致を比較する比較器 工９・・・アドレスアレイ５１中の無効化対象ブロック
の有効フラグを無効状態にす るための無効化制御部 ５０・・・データアレイ ５１・・・アドレスアレイ ５２、５３・一致回路 ５４・・・選択回路

Claims (1)

【特許請求の範囲】
1. （１）主記憶に格納されているデータの一部を複数のブ
   ロックに分けて格納する高速小容量のデータアレイと、
   このデータアレイ内の各ブロックに対応したアドレス情
   報を保持するアドレスアレイを有するバッファメモリを
   備え、主記憶をアクセスするためのアドレス情報の一部
   に基づき前記アドレスアレイを参照してアクセス対象デ
   ータ位置が前記データアレイに存在するか否かを判定し
   、存在していれば前記データアレイ内の位置を特定する
   ことにより前記データアレイからアクセス可能にし、主
   記憶中のデータに対してコピーバック方式で更新を行う
   バッファメモリ装置において、連続している無効なアド
   レス空間の先頭アドレスであって有効なアドレス空間と
   の境界アドレスを保持する先頭アドレスレジスタと、 前記無効なアドレス空間のブロックアドレスを保持する
   と共にブロック単位でアドレスを歩進できる無効アドレ
   スレジスタと、 前記先頭アドレスレジスタと無効アドレスレジスタのブ
   ロックアドレスを比較して一致を検出する比較器と、 前記無効アドレスレジスタによって指示される前記アド
   レスアレイ中の対応ブロック情報中の有効・無効を示す
   情報を無効状態にする無効化手段と、 前記比較器で一致が検出されるまで前記無効アドレスレ
   ジスタを歩進させ、前記アドレスアレイに前記無効アド
   レスレジスタに対応するブロックがあれば前記無効化手
   段によって前記アドレスアレイ内の情報を無効にするバ
   ッファ制御部とを備えたことを特徴とするバッファメモ
   リ装置。