JPH0511333B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に使用されるバツフアメ
モリ装置に関する。

〔従来技術とその問題点〕

バツフアメモリは主記憶の一部の情報を格納
し、高速アクセスを可能にするために高速記憶素
子で構成する記憶部である。その動作は、プログ
ラムの動的なメモリアクセスの特性として、微小
時間内にアクセス対象となるデータおよび命令の
格納領域が集中するという局所性に基づいてい
る。つまり、この特性を利用して繰り返しアクセ
スされる可能性が高い情報をバツフアメモリに格
納し高速にアクセスできるようにすることによつ
て、主記憶のみで構成される記憶装置に比べて実
効的なアクセスが速い記憶装置を実現することが
できる。

バツフアメモリの管理方式には、セツトアソシ
ヤテイブ方式、フルアソシヤテイブ方式などの方
式がある。いずれの方式においても複数語から成
るブロツクを単位として主記憶とバツフアメモリ
間とのデータ転送を行う。

プロセツサからの書込みデータの扱いに関し
て、バツフアメモリと主記憶との間の制御方式に
は大別して ライトスルー方式 コピーバツク方式 の２種類がある。ライトスルー方式はプロセツサ
からデータを書込むときに必ず主記憶に書込む方
式である。コピーバツク方式は書込みはバツフア
メモリに対して行い、その後、必要な時期に書込
まれたブロツクを主記憶の対応するアドレスに転
送（コピーバツク）することによつてプロセツサ
から主記憶へデータを書込む方式である。上記の
必要な時期の例としては、プロセツサからアクセ
ス要求のあつたデータがバツフアメモリに存在し
ないことにより、主記憶からアクセス要求のあつ
たブロツクをバツフアメモリに読出すための新た
なブロツク領域をバツフアメモリに確保する時期
がある。つまり、書込みが行われたブロツクの領
域に新たなブロツク領域を確保する場合である。

コピーバツクを行うためには、バツフアメモリ
からのブロツク読出し操作のためにバツフアメモ
リをその期間専有し、主記憶に書込む操作のため
に主記憶をその期間専有することになる。さらに
バツフアメモリと主記憶との間のデータパスを専
有することになる。したがつて、バツフアメモ
リ、主記憶およびデータパスの使用効率を高める
ためにはコピーバツクの頻度を可能な限り少なく
する必要がある。これらの使用効率を高めること
はプロセツサからの実効的なデータアクセス時間
を短くすることになり、プロセツサでの処理効率
向上のためには重要である。

プロセツサのアドレス空間の利用形態を従来の
コピーバツクでは十分に考慮していないので、コ
ピーバツク頻度が多くなつていた。一例としてス
タツクを実現する際のアドレス空間の利用があ
る。アドレス空間としては論理アドレスあるいは
物理アドレスのいずれも以下の説明に適用でき
る。

第２図に主記憶中に確保されたスタツクの利用
状態を図示する。ある時点におけるスタツクの状
態を第２図ａに示す。スタツクがさらに伸び、伸
びきつた状態を第２図ｂに示す。このときにスタ
ツクへ最近格納されたデータのアドレス位置を示
す先頭アドレス（TA）のアドレスは、第２図ａ
の状態に比べ増加している。第２図ｂの状態から
スタツクの先頭領域を無効にしてスタツクを戻
し、スタツクの有効領域（斜線部）を縮めた状態
を第２図ｃに示す。この結果、第２図ｂの（TA
で示すアドレス）から第２図ｃの（TAで示すア
ドレス）＋１の間の領域が無効領域となる。この
無効領域のデータは第２図ｂに示すように一度は
有効領域となつているデータであり、第２図ｃに
おいては保存する必要がないデータである。

バツフアメモリを備える装置においては、第２
図ｃの状態において、無効領域のデータがバツフ
アメモリ中に残つている可能性が高い。従来のコ
ピーバツク方式ではこの領域に含まれるバツフア
メモリ中のブロツクへの書込みが行われているこ
とにより、コピーバツクの対象になる。しかしな
がら、この無効領域に含まれるブロツクのデータ
は無効になつているデータであり、主記憶に転送
して記憶する必要がないデータである。したがつ
て、これらのブロツクを従来のコピーバツク方式
で主記憶に転送することは無用なことであり、こ
の処理のためにバツフアメモリ、主記憶およびバ
ツフアメモリ−主記憶間のデータパスの利用効率
が低下する問題点がある。

〔発明の目的〕

本発明の目的はこのような従来の問題点を除去
せしめて、バツフアメモリの中にあつて主記憶に
コピーバツクする必要がないブロツクを無効にし
てコピーバツクの対象にしないことにより、コピ
ーバツクの頻度を減少させ、バツフアメモリ、主
記憶およびバツフアメモリ−主記憶間のデータパ
スの利用効率を高め、情報処理装置全体の処理効
率を高めることができるバツフアメモリ装置を提
供するものである。

〔問題点を解決するための手段〕

本発明は、主記憶に格納されているデータの一
部を複数のブロツクに分けて格納する高速小容量
のデータアレイと、このデータアレイ内の各ブロ
ツクに対応したアドレス情報を保持するアドレス
アレイを有するバツフアメモリを備え、主記憶を
アクセスするためのアドレス情報の一部に基づき
前記アドレスアレイを参照してアクセス対象デー
タ位置が前記データアレイに存在するか否かを判
定し、存在していれば前記データアレイ内の位置
を特定とすることにより前記データアレイからア
クセス可能にし、主記憶中のデータに対してコピ
ーバツク方式で更新を行うバツフアメモリ装置に
おいて、 連続している無効なアドレス空間の先頭アドレ
スであつて有効なアドレス空間との境界アドレス
を保持する先頭アドレスレジスタと、 前記無効なアドレス空間のブロツクアドレスを
保持すると共にブロツク単位でアドレスを歩進で
きる無効アドレスレジスタと、 前記先頭アドレスレジスタと無効アドレスレジ
スタのブロツクアドレスを比較して一致を検出す
る比較器と、 前記無効アドレスレジスタによつて指示される
前記アドレスアレイ中の対応ブロツク情報中の有
効・無効を示す情報を無効状態にする無効化手段
と、 前記比較器で一致が検出されるまで前記無効ア
ドレスレジスタを歩進させ、前記アドレスアレイ
に前記無効アドレスレジスタに対応するブロツク
があれば前記無効化手段によつて前記アドレスア
レイ内の情報を無効にするバツフア制御部とを備
えたことを特徴とする。

〔作用〕

本発明は上述の手段により、従来技術の問題点
を解決した。

本発明によれば、バツフアメモリに存在してプ
ロセツサから書込みが行われたブロツクで、処理
の途中で無効にされたブロツクに対しては主記憶
にコピーバツクしないために無効にする。特にス
タツク操作において連続するまとまつた領域を無
効にする場合には、バツフアメモリ中の無効対象
ブロツクを効率よく順次無効にする。

〔実施例〕

以下、本発明の一実施例を図面に用いて詳細に
説明する。

第１図は本発明の装置の一実施例を示すブロツ
ク図である。図中、１０はデータを格納する主記
憶、１１は主記憶１０のデータの一部を格納し、
高速にアクセスできるようにするためのセツトア
ソシヤテイブ方式で実現されたバツフアメモリ、
１２は主記憶およびバツフアメモリをアクセスす
るためのアドレス情報を格納するアドレスレジス
タである。アドレスレジスタ１２に格納される情
報は、ローアドレス、カラムアドレスおよびブロ
ツク内での位置を示すブロツクアドレス情報に分
けられる。

バツフアメモリ１１は、主記憶１０に存在する
データの一部を２つのカラムに格納し、複数ブロ
ツクで構成されるデータアレイ５０と、データア
レイ５０の２つのカラム（カラム１とカラム２）
と各ブロツクに対応してアドレスレジスタ１２の
ローアドレスのフイールドに現れた情報を保持
し、カラムアドレスをアドレスとしてアクセスさ
れるアドレスアレイ５１と、アドレスレジスタ１
２のカラムアドレスによつて読出されるアドレス
アレイ５１中のローアドレス情報とアドレスレジ
スタ１２のローアドレスとを比較して一致するか
否かをカラム１とカラム２について検出する一致
回路５２，５３と、一致回路５２，５３のいずれ
かにおいてい一致が検出されると、アドレスレジ
スタ１２のカラムアドレスで参照されるカラム１
およびカラム２の出力の一致が検出された側のカ
ラムの出力を選択して参照データを送る選択回路
５４とで構成する。また、アドレスレジスタ１２
による書込み処理の場合には、一致回路５２，５
３で一致を検出された側のデータアレイ５０内の
カラムに書込みを行う。

第１図の１４はスタツク中での最も新しい情報
の位置を指示する先頭アドレスレジスタである。
１５は無効対象ブロツクを指示するための無効ア
ドレスレジスタであり、無効領域中のブロツクを
順次指示するためにブロツクアドレスを順次進め
るために−１の歩進機能を備える。１８は無効ア
ドレスレジスタ１５と先頭アドレスレジスタ１４
のブロツクアドレスの一致を検査する比較器であ
り、一致／不一致の信号を出力する。無効アドレ
スレジスタ１５はアドレスアレイ５１への入力に
もなる。１９は無効アドレスレジスタ１５で指示
されるアドレスアレイ５１の内容を読出し、一致
回路５２，５３での一致検査結果に基づき、一致
が検出されると一致が検出されたアドレスアレイ
５１のカラムの対応情報の内容を無効にするため
に無効信号線１６を介して無効信号を出力する無
効化制御部である。これらの一致回路５２，５３
および無効化制御部１９は無効化手段を構成す
る。１７はバツフアメモリ１１の一般的な制御と
共にアドレスアレイ５１中のブロツク情報を無効
にするように制御するバツフア制御部である。ス
タツク操作によつて無効にするブロツクが生じた
場合には、比較器１８で無効アドレスレジスタ１
５と先頭アドレスレジスタ１４のブロツクアドレ
スが一致したこと検出するまで、アドレスアレイ
５１中のブロツク情報を無効にする。

次に本実施例の動作を第３図に示すスタツクと
アドレスアレイの状態に基づいて説明する。第３
図ａにはスタツクが伸びきつたときの旧先頭アド
レス（TA）“１４，４，１１”からスタツクが
縮められ新先頭アドレス（TA）“１３，１０，
９”になつた状態を示す。このときのアドレスア
レイ５１の状態の一部を第３図ｂに示す。無効領
域は新TA“１３，１０，９”に続くアドレス
“１３，１０，１０”から旧TA“１４，４，１
１”までの領域であり、アドレスアレイ５１には
“１４，４，−”のブロツク、“１４，３，−”のブ
ロツク、“１３，１０，−”のブロツクなどが登録
されている。前記“−”は任意のブロツク内アド
レスを示す。これらのブロツクはバツフアメモリ
１１中のデータアレイ５０に有効なデータが格納
されていることを示すため、アドレスアレイ５１
中の有効フラグが“１”の状態になつている。デ
ータアレイ５０中のこれらのブロツクへ書込みが
行われたことを示すために、アドレスアレイ５１
中の書込みフラグが“１”の状態になつている。
この状態からアドレスアレイ５１に含まれる無効
領域のブロツクの有効フラグを“０”にしてデー
タアレイ５０の対応ブロツクを無効にして、コピ
ーバツクの対象にしないようにする。

無効アドレスレジスタ１５には旧TAでのブロ
ツクアドレス“１４，４，−”が格納され、先頭
アドレスレジスタ１４には新TAのアドレス“１
３，１０，９”が格納されている。これらのレジ
スタのブロツクアドレス情報を比較器１８に入力
する。この結果は不一致で、バツフア制御部１７
ではブロツクを無効にするよう制御する。以下に
無効化の手順を示す。

無効アドレスレジスタ１５のカラムアドレス
“４”をアドレスアレイ５１に入力し、指示され
る内容をカラム１とカラム２から読出す。この結
果、カラム１からはローアドレス“１４”が読出
され、カラム２からは他のローアドレスが読出さ
れる。これらローアドレスと無効アドレスレジス
タ１５のローアドレス情報“１４”とを一致回路
５２，５３で比較する。この結果、一致回路５２
で一致が検出され、カラム１の出力との一致が検
出される。この一致結果を無効化制御部１９に入
力し、カラム１の４番地の有効フラグを“０”に
するように無効信号線１６を介して無効化制御部
１９から指示する。この結果、対応する有効フラ
グが“１”から“０”に変えられ、バツフアメモ
リ１１中のブロツク“１４，４，−”が無効にさ
れる。次に、無効アドレスレジスタ１５のブロツ
クアドレスを−１することによつて、次に続く無
効対象ブロツク“１４，３，−”のブロツクアド
レスを得る。このブロツクアドレスに従い、前記
手順によつてアドレスアレイ５１のカラム１の３
番地のブロツク情報として有効フラグが“１”か
ら“０”に変えられる。以下、順次無効領域のブ
ロツクを無効化する。このとき、アドレスアレイ
５１中に無効化対象ブロツクが登録されていない
場合もあるが、このときには特にアドレスアレイ
５１の情報を変えることなく、次の無効化の処理
を続ける。

無効アドレスレジスタ１５のブロツクアドレス
と先頭アドレスレジスタ１４のアドレス“１３，
１０，９”のブロツクアドレスとが一致したとき
には、バツフア制御部１７では無効化処理を終了
させる。つまり、そのブロツク以降は有効領域で
あるので、アドレスアレイ５１の情報を無効化し
ない。

〔発明の効果〕

本発明によれば、スタツクにおけるメモリ利用
の例のように、バツフアメモリに格納されたブロ
ツクが無効領域に含まれる場合、このブロツクを
無効にしてコピーバツクの対象にしないことによ
り、コピーバツクの頻度を減少させることができ
る。この結果、バツフアメモリ、主記憶およびバ
ツフアメモリ−主記憶間のデータパスがコピーバ
ツク処理のために専有される時間を減少させるこ
とができ、これらの利用効率を高めることができ
る。これらの改善により、情報処理装置全体の処
理性能の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図はスタツクにおけるアドレス空間利用状況
の一例を示す図、第３図はある動作時点における
アドレス空間の利用状況とそのときのアドレスア
レイの状態を示す図である。 １０……主記憶、１１……バツフアメモリ、１
２……アドレスレジスタ、１４……データの有効
領域と無効領域の境界を示す先頭アドレスレジス
タ、１５……無効領域のブロツクを順次指示する
無効アドレスレジスタ、１７……バツフアメモリ
の一般的な制御およびブロツクの無効化処理の開
始、終了を決定するバツフア制御部、１８……無
効アドレスレジスタ１５と先頭アドレスレジスタ
１４のブロツクアドレスの一致を比較する比較
器、１９……アドレスアレイ５１中の無効化対象
ブロツクの有効フラグを無効状態にするための無
効化制御部、５０……データアレイ、５１……ア
ドレスアレイ、５２，５３……一致回路、５４…
…選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶に格納されているデータの一部を複数
   のブロツクに分けて格納する高速小容量のデータ
   アレイと、このデータアレイ内の各ブロツクに対
   応したアドレス情報を保持するアドレスアレイを
   有するバツフアメモリを備え、主記憶をアクセス
   するためのアドレス情報の一部に基づき前記アド
   レスアレイを参照してアクセス対象データ位置が
   前記データアレイに存在するか否かを判定し、存
   在していれば前記データアレイ内の位置を特定す
   ることにより前記データアレイからアクセス可能
   にし、主記憶中にデータに対してコピーバツク方
   式で更新を行うバツフアメモリ装置において、 連続している無効なアドレス空間の先頭アドレ
   スであつて有効なアドレス空間との境界アドレス
   を保持する先頭アドレスレジスタと、 前記無効なアドレス空間のブロツクアドレスを
   保持すると共にブロツク単位でアドレスを歩進で
   きる無効アドレスレジスタと、 前記先頭アドレスレジスタと無効アドレスレジ
   スタのブロツクアドレスを比較して一致を検出す
   る比較器と、 前記無効アドレスレジスタによつて指示される
   前記アドレスアレイ中の対応ブロツク情報中の有
   効・無効を示す情報を無効状態にする無効化手段
   と、 前記比較器で一致が検出されるまで前記無効ア
   ドレスレジスタを歩進させ、前記アドレスアレイ
   に前記無効アドレスレジスタに対応するブロツク
   があれば前記無効化手段によつて前記アドレスア
   レイ内の情報を無効にするバツフア制御部とを備
   えたことを特徴とするバツフアメモリ装置。