JPH057740B2 - - Google Patents
Info
- Publication number
- JPH057740B2 JPH057740B2 JP58160468A JP16046883A JPH057740B2 JP H057740 B2 JPH057740 B2 JP H057740B2 JP 58160468 A JP58160468 A JP 58160468A JP 16046883 A JP16046883 A JP 16046883A JP H057740 B2 JPH057740 B2 JP H057740B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- cache
- invalidation
- valid
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 65
- 230000010365 information processing Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、キヤツシユメモリ制御方式に係り、
特に、キヤツシユメモリに格納されているデータ
のうち、指定した領域のデータのみを無効化する
のに好適なキヤツシユメモリ制御装置に関する。
特に、キヤツシユメモリに格納されているデータ
のうち、指定した領域のデータのみを無効化する
のに好適なキヤツシユメモリ制御装置に関する。
第１図に示すような構成の情報処理装置では、
中央処理装置（JOBP）４０が、キヤツシユメモ
リ４１，４２を仮想アドレスでアクセスするた
め、多重仮想記憶をサポートする場合、仮想空間
が切換わる毎に、キヤツシユの無効化をしなけれ
ばならない。従来の方式では、キヤツシユメモリ
のデータ全てを無効化していたので、共通なメモ
リ空間を設定して、その空間のデータがキヤツシ
ユメモリ上に存在する場合でも、無効化される欠
点があつた。
中央処理装置（JOBP）４０が、キヤツシユメモ
リ４１，４２を仮想アドレスでアクセスするた
め、多重仮想記憶をサポートする場合、仮想空間
が切換わる毎に、キヤツシユの無効化をしなけれ
ばならない。従来の方式では、キヤツシユメモリ
のデータ全てを無効化していたので、共通なメモ
リ空間を設定して、その空間のデータがキヤツシ
ユメモリ上に存在する場合でも、無効化される欠
点があつた。
すなわち、第１図は従来の情報処理装置の全体
構成図である。
構成図である。
図において、１０は主メモリで、メモリバス１
１、メモリコントローラ（MCU）１２を介して
共通バス５０に接続される。
１、メモリコントローラ（MCU）１２を介して
共通バス５０に接続される。
２０は外部メモリで、外部メモリバス２１、フ
アイルプロセツサ（FCP）２２を介して共通バ
ス５０に接続される。
アイルプロセツサ（FCP）２２を介して共通バ
ス５０に接続される。
３０は入出力プロセツサ（IOP）であり、図示
されていない各種入出力装置とのデータ転送の制
御を行なう。
されていない各種入出力装置とのデータ転送の制
御を行なう。
４０はジヨブプロセツサ（JOBP）であり、プ
ログラム（命令）の実行を行なう。ジヨブプロセ
ツサ４０は、命令キヤツシユ４１、データキヤツ
シユ４２、Ｉユニツト４３、Ｅユニツト４４、命
令キヤツシユ４１とＩユニツト４３を接続するバ
ス４５、データキヤツシユ４２とＥユニツト４４
とを接続するバス４６、そして、Ｉユニツト４３
とＥユニツト４４とを接続するバス４７から構成
される。
ログラム（命令）の実行を行なう。ジヨブプロセ
ツサ４０は、命令キヤツシユ４１、データキヤツ
シユ４２、Ｉユニツト４３、Ｅユニツト４４、命
令キヤツシユ４１とＩユニツト４３を接続するバ
ス４５、データキヤツシユ４２とＥユニツト４４
とを接続するバス４６、そして、Ｉユニツト４３
とＥユニツト４４とを接続するバス４７から構成
される。
第２図は命令キヤツシユの構成例を示す。キヤ
ツシユデータ部８０には主メモリ１０の一部がコ
ピーされており、デイレクトリ８２、無効化デイ
レクトリ８１には、キヤツシユデータ部８０に格
納されているデータのアドレスが記憶されてい
る。有効ビツトメモリ８３は、キヤツシユデータ
部８０のデータが有効か否かを示す情報を保持す
る。デイレクトリ８２と無効化デイレクトリ８１
の内容は同じであり、キヤツシユの性能を高める
ために分けてある。デイレクトリ８２は、Ｉユニ
ツト４３がアクセスしたデータが、キヤツシユデ
ータ部８０に存在するか否かのチエツクを行なう
のに用い、有効ビツトメモリ部８３は、Ｉユニツ
ト４３がアクセスしたキヤツシユデータ部８０の
データが有効か否かをチエツクするのに用い、無
効化デイレクトリ８１は、他プロセツサが主メモ
リ１０のキヤツシユデータ部８０にコピーした部
分へ、新しいデータを書込んだか否かをチエツク
するのに用いる。有効ビツトメモリ部８３及び無
効化デイレクトリ８１へのアクセスは、マシンサ
イクルの前半をＩユニツトが、後半を他プロセツ
サの主メモリ１０へのライトアクセスに対するキ
ヤツシユメモリの無効化に使用する。無効化判定
回路８４は、比較器１０１の結果と、コントロー
ルバス５３よりレジスタ１０５に取り込んだ他プ
ロセツサの主メモリ１０に対するアクセスの種類
によつて、キヤツシユの無効化が必要か否かをチ
エツクする。命令キヤツシユコントローラ８５
は、命令キヤツシユ４１全体のコントロールを行
なう。
ツシユデータ部８０には主メモリ１０の一部がコ
ピーされており、デイレクトリ８２、無効化デイ
レクトリ８１には、キヤツシユデータ部８０に格
納されているデータのアドレスが記憶されてい
る。有効ビツトメモリ８３は、キヤツシユデータ
部８０のデータが有効か否かを示す情報を保持す
る。デイレクトリ８２と無効化デイレクトリ８１
の内容は同じであり、キヤツシユの性能を高める
ために分けてある。デイレクトリ８２は、Ｉユニ
ツト４３がアクセスしたデータが、キヤツシユデ
ータ部８０に存在するか否かのチエツクを行なう
のに用い、有効ビツトメモリ部８３は、Ｉユニツ
ト４３がアクセスしたキヤツシユデータ部８０の
データが有効か否かをチエツクするのに用い、無
効化デイレクトリ８１は、他プロセツサが主メモ
リ１０のキヤツシユデータ部８０にコピーした部
分へ、新しいデータを書込んだか否かをチエツク
するのに用いる。有効ビツトメモリ部８３及び無
効化デイレクトリ８１へのアクセスは、マシンサ
イクルの前半をＩユニツトが、後半を他プロセツ
サの主メモリ１０へのライトアクセスに対するキ
ヤツシユメモリの無効化に使用する。無効化判定
回路８４は、比較器１０１の結果と、コントロー
ルバス５３よりレジスタ１０５に取り込んだ他プ
ロセツサの主メモリ１０に対するアクセスの種類
によつて、キヤツシユの無効化が必要か否かをチ
エツクする。命令キヤツシユコントローラ８５
は、命令キヤツシユ４１全体のコントロールを行
なう。
次に、命令キヤツシユ４１の動作について説明
する。第２図において、Ｉユニツト４３より、コ
ントロールバス９１によつてリードアクセスが、
命令キヤツシユコントローラ８５に送られると、
仮想アドレス９４の一部と、デイレクトリ８２の
仮想アドレス９４で示される内容とを比較器１０
０で比較した結果と、有効ビツトメモリの仮想ア
ドレス９４で示す内容１１４との論理積をAND
ゲート１０２で取つた結果、１１２がキヤツシユ
データ部８０に有効なデータが存在する（キヤツ
シユヒツト）ことを示していれば、キヤツシユデ
ータ部８０の仮想アドレス９４で示すデータが、
データバス９０を介してＩユニツト４３へ送られ
る。
する。第２図において、Ｉユニツト４３より、コ
ントロールバス９１によつてリードアクセスが、
命令キヤツシユコントローラ８５に送られると、
仮想アドレス９４の一部と、デイレクトリ８２の
仮想アドレス９４で示される内容とを比較器１０
０で比較した結果と、有効ビツトメモリの仮想ア
ドレス９４で示す内容１１４との論理積をAND
ゲート１０２で取つた結果、１１２がキヤツシユ
データ部８０に有効なデータが存在する（キヤツ
シユヒツト）ことを示していれば、キヤツシユデ
ータ部８０の仮想アドレス９４で示すデータが、
データバス９０を介してＩユニツト４３へ送られ
る。
ANDゲート１０２の出力１１２が、キヤツシ
ユデータ部に有効なデータが存在しない（キヤツ
シユミス）ことを示していれば、命令キヤツシユ
コントローラ８５は、キヤツシユミスをコントロ
ールバス９１によりＩユニツト４３に知らせ、コ
ントロールバス９６により主メモリ１０へリード
アクセスを送り、ゲート１０３を開いて、アドレ
スバス５１へ仮想アドレス９４を乗せる。主メモ
リ１０より送られて来たデータは、データバス９
５、レジスタ１０６を介してＩユニツト４３へ送
られ、また、キヤツシユデータ部８０にもセツト
される。デイレクトリ８２と無効化デイレクトリ
８１には、その時の仮想アドレス９４の一部がセ
ツトされ、有効ビツトメモリ部８３には、データ
が有効であるという情報とをセツトする。
ユデータ部に有効なデータが存在しない（キヤツ
シユミス）ことを示していれば、命令キヤツシユ
コントローラ８５は、キヤツシユミスをコントロ
ールバス９１によりＩユニツト４３に知らせ、コ
ントロールバス９６により主メモリ１０へリード
アクセスを送り、ゲート１０３を開いて、アドレ
スバス５１へ仮想アドレス９４を乗せる。主メモ
リ１０より送られて来たデータは、データバス９
５、レジスタ１０６を介してＩユニツト４３へ送
られ、また、キヤツシユデータ部８０にもセツト
される。デイレクトリ８２と無効化デイレクトリ
８１には、その時の仮想アドレス９４の一部がセ
ツトされ、有効ビツトメモリ部８３には、データ
が有効であるという情報とをセツトする。
キヤツシユの無効化が必要となるのは、他プロ
セツサが主メモリ１０にデータを書込み、キヤツ
シユデータ部８０のデータが主メモリ１０のデー
タと等しくなくなる場合と、仮想空間を切換える
ことにより、キヤツシユデータ部８０のデータと
主メモリ１０のデータが等しくなくなる場合とで
ある。
セツサが主メモリ１０にデータを書込み、キヤツ
シユデータ部８０のデータが主メモリ１０のデー
タと等しくなくなる場合と、仮想空間を切換える
ことにより、キヤツシユデータ部８０のデータと
主メモリ１０のデータが等しくなくなる場合とで
ある。
前者の場合のキヤツシユの動作について第２図
を用いて説明する。レジスタ１０５に取り込んだ
アドレス９８の一部と無効化デイレクトリ８１の
内容を比較器１０１で比較した結果が等しくて、
同時に、レジスタ１０５に取り込んだアクセスの
種類９７が主メモリ１０へのライトアクセスを示
していれば、レジスタ１０４にセツトしたアドレ
スで有効ビツトメモリをクリアして無効化を行な
う。
を用いて説明する。レジスタ１０５に取り込んだ
アドレス９８の一部と無効化デイレクトリ８１の
内容を比較器１０１で比較した結果が等しくて、
同時に、レジスタ１０５に取り込んだアクセスの
種類９７が主メモリ１０へのライトアクセスを示
していれば、レジスタ１０４にセツトしたアドレ
スで有効ビツトメモリをクリアして無効化を行な
う。
後者の場合は、つまり、仮想空間を切換える場
合には、Ｉユニツト４３より無効化要求信号９２
が出され、有効ビツトメモリ部８３が単独でOS
部も含めてキヤツシユの無効化を行なうこの間、
キヤツシユへのアクセスは全てキヤツシユミスと
なる。
合には、Ｉユニツト４３より無効化要求信号９２
が出され、有効ビツトメモリ部８３が単独でOS
部も含めてキヤツシユの無効化を行なうこの間、
キヤツシユへのアクセスは全てキヤツシユミスと
なる。
本発明の目的は、多重仮想記憶をサポートする
場合の仮想空間切換え時に、必要なキヤツシユの
無効化を、共通部分は除いて個別部分のみ行なう
手段を提供するにある。
場合の仮想空間切換え時に、必要なキヤツシユの
無効化を、共通部分は除いて個別部分のみ行なう
手段を提供するにある。
本願発明は、上記キヤツシユメモリに格納され
ている命令及びデータが共通記憶空間のものか個
別記憶空間のものかを示す属性ビツト情報を格納
するシステムビツト記憶手段と、上記キヤツシユ
メモリに格納されている命令及びデータが有効か
否かを示す有効ビツト情報を格納する有効ビツト
記憶手段と、上記有効ビツト情報を無効化する無
効化手段とを有し、上記処理装置が上記仮想記憶
空間を切り替える際には、上記システムビツト記
憶手段に格納された属性ビツト情報に基づいて、
上記有効ビツト記憶手段に格納された有効ビツト
情報を上記無効化手段によつて無効化することを
特徴とする。
ている命令及びデータが共通記憶空間のものか個
別記憶空間のものかを示す属性ビツト情報を格納
するシステムビツト記憶手段と、上記キヤツシユ
メモリに格納されている命令及びデータが有効か
否かを示す有効ビツト情報を格納する有効ビツト
記憶手段と、上記有効ビツト情報を無効化する無
効化手段とを有し、上記処理装置が上記仮想記憶
空間を切り替える際には、上記システムビツト記
憶手段に格納された属性ビツト情報に基づいて、
上記有効ビツト記憶手段に格納された有効ビツト
情報を上記無効化手段によつて無効化することを
特徴とする。
第３図によつて本発明の有効ビツトメモリ部８
３の説明を行なう。
３の説明を行なう。
有効ビツトメモリ部８３は、キヤツシユデータ
部８０のデータが有効か否かを示す情報を保持す
る有効ビツトメモリ１３０と、キヤツシユデータ
部８０のデータがOS部とユーザ部とのどちらに
属するのかを示す情報を保持するＳビツトメモリ
１３１と、無効化判定回路８４からの無効化信号
１１０、又は、Ｉユニツト４３から仮想空間切換
え時に出される無効化要求信号９２より、有効ビ
ツトメモリ１３０のクリアを制御する無効化コン
トローラ１２０と、セレクタ１５０，１５１，１
５２，１５３，１５４と、ANDゲート１４２と
から成る。
部８０のデータが有効か否かを示す情報を保持す
る有効ビツトメモリ１３０と、キヤツシユデータ
部８０のデータがOS部とユーザ部とのどちらに
属するのかを示す情報を保持するＳビツトメモリ
１３１と、無効化判定回路８４からの無効化信号
１１０、又は、Ｉユニツト４３から仮想空間切換
え時に出される無効化要求信号９２より、有効ビ
ツトメモリ１３０のクリアを制御する無効化コン
トローラ１２０と、セレクタ１５０，１５１，１
５２，１５３，１５４と、ANDゲート１４２と
から成る。
有効ビツトメモリ１３０及びＳビツトメモリ１
３１は、１マシンサイクルの前半をＩユニツト４
３からのアクセスに、後半をキヤツシユの無効化
処理に使用する。
３１は、１マシンサイクルの前半をＩユニツト４
３からのアクセスに、後半をキヤツシユの無効化
処理に使用する。
次に、有効ビツトメモリ部８３の詳しい動作の
説明を第３図、第４図を用いて行なう。
説明を第３図、第４図を用いて行なう。
第４図の通常の状態２００では、無効化コント
ローラ１２０からの信号１６１により、セレクタ
１５４はHIGH状態を、信号１６２によりセレク
タ１５０はアドレス１１３を、セレクタ１５２は
命令キヤツシユコトローラからの信号１１１を、
信号１６３によりセレクタ１５１はアドレス１１
３を、セレクタ１５３は信号１１１をそれぞれ選
択している。この時、Ｉユニツト４３から命令キ
ヤツシユ４１へリードアクセスがあると、アドレ
ス１１３で示される有効ビツトメモリ１３０のデ
ータが、ゲート１４２を通つて、信号１１４とし
て出力される。キヤツシユミスの場合には、キヤ
ツシユデータ部８０へ新たに格納されたデータの
アドレス１１３で示される有効ビツトメモリ１３
０へ、有効を示すデータ１６０をセツトし、さら
に、Ｓビツトメモリ１３１のアドレス１１３で示
される位置に、データの属性（OS部ならば“１”
ユーザ部ならば“０”）を格納する。以上はマシ
ンサイクルの前半で行なわれる。マシンサイクル
の後半には、無効化判定回路８４から無効化信号
１１０が出された時にだけ有効ビツトメモリ１３
０のアドレス１１３で示される位置へ“０”が書
き込まれ、キヤツシユの無効化が行なわれる。
ローラ１２０からの信号１６１により、セレクタ
１５４はHIGH状態を、信号１６２によりセレク
タ１５０はアドレス１１３を、セレクタ１５２は
命令キヤツシユコトローラからの信号１１１を、
信号１６３によりセレクタ１５１はアドレス１１
３を、セレクタ１５３は信号１１１をそれぞれ選
択している。この時、Ｉユニツト４３から命令キ
ヤツシユ４１へリードアクセスがあると、アドレ
ス１１３で示される有効ビツトメモリ１３０のデ
ータが、ゲート１４２を通つて、信号１１４とし
て出力される。キヤツシユミスの場合には、キヤ
ツシユデータ部８０へ新たに格納されたデータの
アドレス１１３で示される有効ビツトメモリ１３
０へ、有効を示すデータ１６０をセツトし、さら
に、Ｓビツトメモリ１３１のアドレス１１３で示
される位置に、データの属性（OS部ならば“１”
ユーザ部ならば“０”）を格納する。以上はマシ
ンサイクルの前半で行なわれる。マシンサイクル
の後半には、無効化判定回路８４から無効化信号
１１０が出された時にだけ有効ビツトメモリ１３
０のアドレス１１３で示される位置へ“０”が書
き込まれ、キヤツシユの無効化が行なわれる。
２１０に示すように、仮想空間切換え時にＩユ
ニツト４３から出される無効化要求信号９２を受
け取ると、アドレス１６４が初期化され、次のマ
シンサイクルよりキヤツシユデータ部８０のデー
タのうちユーザ部のみが無効化されていく。すな
わち、２２０に示すように、マシンサイクルの前
半では無効化コトローラ１２０からの信号１６
２，１６３は通常の場合を同じであるが、信号１
６１が反転しているため、セレクタ１５４はＳビ
ツトメモリ１３１の出力を選択する。そのため、
Ｉユニツト４３からのリードアクセスに対する有
効ビツトメモリの読み出しは、OS部のみ許され、
ユーザ部のデータは全て無効となる。
ニツト４３から出される無効化要求信号９２を受
け取ると、アドレス１６４が初期化され、次のマ
シンサイクルよりキヤツシユデータ部８０のデー
タのうちユーザ部のみが無効化されていく。すな
わち、２２０に示すように、マシンサイクルの前
半では無効化コトローラ１２０からの信号１６
２，１６３は通常の場合を同じであるが、信号１
６１が反転しているため、セレクタ１５４はＳビ
ツトメモリ１３１の出力を選択する。そのため、
Ｉユニツト４３からのリードアクセスに対する有
効ビツトメモリの読み出しは、OS部のみ許され、
ユーザ部のデータは全て無効となる。
マシンサイクルの後半では、無効化コントロー
ラ１２０からの信号１６２により、セレクタ１５
０は無効化用アドレス１６４を、セレクタ１５２
は、Ｓビツトメモリ１３１の出力を運び、信号１
６３により、セレクタ１５１は無効化用アドレス
１６４を、セレクタ１５３はHIGH（リード）状
態を選択し、信号１６０は“０”となる。こうし
て、Ｓビツトメモリ１３１のアドレス１６４で示
される位置のデータが“０”（ユーザ部）の時に、
有効ビツトメモリ１３０のアドレス１６４で示さ
れる位置に“０”が書き込まれ、キヤツシユの無
効化が行なわれる。
ラ１２０からの信号１６２により、セレクタ１５
０は無効化用アドレス１６４を、セレクタ１５２
は、Ｓビツトメモリ１３１の出力を運び、信号１
６３により、セレクタ１５１は無効化用アドレス
１６４を、セレクタ１５３はHIGH（リード）状
態を選択し、信号１６０は“０”となる。こうし
て、Ｓビツトメモリ１３１のアドレス１６４で示
される位置のデータが“０”（ユーザ部）の時に、
有効ビツトメモリ１３０のアドレス１６４で示さ
れる位置に“０”が書き込まれ、キヤツシユの無
効化が行なわれる。
２３０に示すように、仮想空間切換えによるキ
ヤツシユの無効化処理中に、無効化判定回路８４
から無効化信号１１０が送られると、マシンサイ
クルの後半になつても、信号１６２を反転させな
いので、通常の場合の無効化と同様に、有効ビツ
トメモリ１３０には、アドレス１１３で示される
位置に“０”が書き込まれる。なお、このマシン
サイクルの最後では、アドレス１６４は更新され
ない。
ヤツシユの無効化処理中に、無効化判定回路８４
から無効化信号１１０が送られると、マシンサイ
クルの後半になつても、信号１６２を反転させな
いので、通常の場合の無効化と同様に、有効ビツ
トメモリ１３０には、アドレス１１３で示される
位置に“０”が書き込まれる。なお、このマシン
サイクルの最後では、アドレス１６４は更新され
ない。
無効化処理が最後まで終了していない時に、新
たな仮想空間に切換わり、Ｉユニツト４３より無
効化要求信号９２が出された場合、２４０では、
無効化用アドレス１６４が初期化され、次のマシ
ンサイクルより無効化処理が最初から行なわれ
る。
たな仮想空間に切換わり、Ｉユニツト４３より無
効化要求信号９２が出された場合、２４０では、
無効化用アドレス１６４が初期化され、次のマシ
ンサイクルより無効化処理が最初から行なわれ
る。
なお、データキヤツシユ４２は、命令キヤツシ
ユ４１と同じであるので省略する。
ユ４１と同じであるので省略する。
尚、第３図において、有効ビツトメモリ１３０
を二重にしておき、一方が使用中に他方をＳビツ
トの内容に従つて無効化処理を行ない、Ｉユニツ
ト４３より無効化要求信号９２がきた時、有効ビ
ツトメモリを切換えることにより、キヤツシユの
無効化処理を見掛上瞬時に行なうことが出来る。
この場合、セレクタ１５４がＳビツトメモリの出
力を選択するための信号１６１は、有効ビツトメ
モリが、まだ、無効化処理中に、Ｉユニツト４３
より無効化要求信号９２が来た時、無効化処理が
終了するまで出すようにする。勿論、有効ビツト
メモリ切換え信号も必要である。
を二重にしておき、一方が使用中に他方をＳビツ
トの内容に従つて無効化処理を行ない、Ｉユニツ
ト４３より無効化要求信号９２がきた時、有効ビ
ツトメモリを切換えることにより、キヤツシユの
無効化処理を見掛上瞬時に行なうことが出来る。
この場合、セレクタ１５４がＳビツトメモリの出
力を選択するための信号１６１は、有効ビツトメ
モリが、まだ、無効化処理中に、Ｉユニツト４３
より無効化要求信号９２が来た時、無効化処理が
終了するまで出すようにする。勿論、有効ビツト
メモリ切換え信号も必要である。
また、第３図に示す実施例では、セツト数１の
構成例を示しているが、本発明はこれに限定する
ものではなく、セツト数は複数でもよい。
構成例を示しているが、本発明はこれに限定する
ものではなく、セツト数は複数でもよい。
本発明によれば、キヤツシユメモリに格納され
ているデータのうち、指定した領域のデータのみ
を無効化できるので、キヤツシユメモリのデータ
を全て無効化してしまう場合に比べて、キヤツシ
ユのヒツト率が向上する。
ているデータのうち、指定した領域のデータのみ
を無効化できるので、キヤツシユメモリのデータ
を全て無効化してしまう場合に比べて、キヤツシ
ユのヒツト率が向上する。
第１図は従来の情報処理装置のブロツク図、第
２図は命令キヤツシユのブロツク図、第３図は本
発明の一実施例のブロツク図、第４図は第３図の
各信号のタイミングチヤートである。 １３０……有効ビツトメモリ、１３１……Ｓビ
ツトメモリ、１２０……無効化コントローラ、１
５０，１５１，１５２，１５３，１５４……セレ
クタ、１４２……ANDゲート。
２図は命令キヤツシユのブロツク図、第３図は本
発明の一実施例のブロツク図、第４図は第３図の
各信号のタイミングチヤートである。 １３０……有効ビツトメモリ、１３１……Ｓビ
ツトメモリ、１２０……無効化コントローラ、１
５０，１５１，１５２，１５３，１５４……セレ
クタ、１４２……ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 命令及びデータを格納する主記憶装置と、上
記主記憶装置に記憶している命令及びデータの一
部のコピーを格納するキヤツシユメモリと、上記
主記憶装置又は上記キヤツシユメモリより共通記
憶空間と個別記憶空間からなる複数の仮想記憶空
間上の論理アドレスで命令及びデータを取り込
み、処理を行う処理装置とからなる情報処理装置
において、 上記キヤツシユメモリに格納されている命令及
びデータが共通記憶空間のものか個別記憶空間の
ものかを示す属性ビツト情報を格納するシステム
ビツト記憶手段と、上記キヤツシユメモリに格納
されている命令及びデータが有効か否かを示す有
効ビツト情報を格納する有効ビツト記憶手段と、
上記有効ビツト情報を無効化する無効化手段とを
有し、 上記処理装置が上記仮想記憶空間を切り替える
際には、上記システムビツト記憶手段に格納され
た属性ビツト情報に基づいて、上記有効ビツト記
憶手段に格納された有効ビツト情報を上記無効化
手段によつて無効化することを特徴とする情報処
理装置。 ２ 特許請求の範囲第１項において、 上記属性ビツト情報が個別記憶空間を示す場合
に、上記有効ビツト記憶手段に格納された有効ビ
ツト情報を上記無効化手段によつて無効化するこ
とを特徴とする情報処理装置。 ３ 特許請求の範囲第１項において、 上記システムビツト記憶手段と、上記有効ビツ
ト記憶手段と、上記無効化手段とから成る無効化
処理手段を複数有し、予め、将来切り替えられる
仮想記憶空間の有効ビツト情報を対応する上記シ
ステムビツト記憶手段に格納された属性ビツト情
報に基づいて、対応する上記無効化手段によつて
無効化することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160468A JPS6054057A (ja) | 1983-09-02 | 1983-09-02 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160468A JPS6054057A (ja) | 1983-09-02 | 1983-09-02 | キャッシュメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054057A JPS6054057A (ja) | 1985-03-28 |
| JPH057740B2 true JPH057740B2 (ja) | 1993-01-29 |
Family
ID=15715596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160468A Granted JPS6054057A (ja) | 1983-09-02 | 1983-09-02 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054057A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173241A (ja) * | 1987-12-28 | 1989-07-07 | Toshiba Corp | キャッシュメモリ装置 |
| JPH0298755A (ja) * | 1988-10-05 | 1990-04-11 | Nec Corp | キャッシュ無効化処理方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864688A (ja) * | 1981-10-14 | 1983-04-18 | Hitachi Ltd | デ−タ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830320Y2 (ja) * | 1981-11-12 | 1983-07-04 | 富士通株式会社 | 多重仮想空間処理デ−タ処理装置 |
-
1983
- 1983-09-02 JP JP58160468A patent/JPS6054057A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864688A (ja) * | 1981-10-14 | 1983-04-18 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6054057A (ja) | 1985-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Censier et al. | A new solution to coherence problems in multicache systems | |
| US4445174A (en) | Multiprocessing system including a shared cache | |
| US5461718A (en) | System for sequential read of memory stream buffer detecting page mode cycles availability fetching data into a selected FIFO, and sending data without aceessing memory | |
| US4851991A (en) | Central processor unit for digital data processing system including write buffer management mechanism | |
| JPH03142644A (ja) | キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置 | |
| JPH03135641A (ja) | マイクロプロセッサ | |
| US4831581A (en) | Central processor unit for digital data processing system including cache management mechanism | |
| JPS5821353B2 (ja) | チヤネル対メモリ書込み装置 | |
| JPS6336466A (ja) | バス拡張装置 | |
| JPH0137773B2 (ja) | ||
| JPH0340046A (ja) | キャッシュメモリ制御方式および情報処理装置 | |
| JPH0997214A (ja) | 補助プロセッサのためのアドレス変換を含む情報処理システム | |
| US5339397A (en) | Hardware primary directory lock | |
| US4658356A (en) | Control system for updating a change bit | |
| WO1997004392A1 (en) | Shared cache memory device | |
| JPH057740B2 (ja) | ||
| JPH01288940A (ja) | 論理アドレスキャッシュ制御方式 | |
| JPH07282023A (ja) | データ転送量可変プロセッサ及びそれを用いたシステム | |
| JPH06231033A (ja) | 分散共有メモリシステムを有するデータ処理装置 | |
| JPH0461384B2 (ja) | ||
| JPH0553912A (ja) | キヤツシユメモリの制御方法 | |
| JPH09212465A (ja) | メモリ割り当て装置 | |
| JP2791319B2 (ja) | データ処理装置 | |
| JPH0447344B2 (ja) | ||
| JPH041373B2 (ja) |