JPS6054057A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、キャッシュメモリ制御方式に係り、特に、キ
ャッシュメモリに格納されているデータのうち、指定し
た領域のデータのみを無効化するのに好適なキャッシュ
メモリ制御装置に関する。

〔発明の背景〕

第１図に示すような構成の情報処理装置では、中央処理
装置（ＪＯＢＰ）４０が、キャッシュメモリ４１．４：
ｌ仮想アドレスでアクセスするため、多重仮想記憶をサ
ポートする場合、仮想空間が切換わる毎に、キャッシュ
の無効化全しなければならない。従来の方式では、キャ
ッシュメモリのデータ全てを無効化していたので、共通
なメモリ空間を設定して、その空間のデータがキャッシ
ュメモリ上に存在する場合でも、無効化される欠点があ
った。

すなわち、第１図は従来の情報処理装置の全体構成図で
ある。

図において、１０は主メモリで、メモリバス１１、メモ
リコントローラ（ＭＣＵ）１２を介して共通バス５０に
接続される。

２０は外部メモリで、外部メモリバス２１、ファイルプ
ロセッサ（ＦＣＰ）２１介して共通バス５０に接続され
る。

３０は入出カプロセッサ（ＩＯＰ）であり、図示されて
ｂない各種入出力装置とのデータ転送の制御を行なう。

４０けジョブプロセッサ（ＪＯＢＰ）でｓす、プログラ
ム（命令）の実行を行なう。ジョブプロセッサ４０は、
命令キャッシュ４１．データキャッシュ４２、■ユニッ
ト４３、Ｅユニット４４、バス４５、データキャッシュ
４１：Ｅユニット４４とを接続するバス４６、そして、
■ユニット４３とＥユニット４４とを接続するバス４７
から構成される。

第２図は命令キャッシュの構成例を示す。キャッシュデ
ータ部８０には主メモリ１０の一部がコピーされており
、ディレクトリ８２、無効化ディレクトリ８１には、キ
ャッシュデータ部８０に格納されているデータのアドレ
スが記憶されている。

有効ビットメモリ部８３け、キャッシュデータ部８０の
データが有効か否か？示す情報と、そのデータが共通記
憶空間（Ｏ８部）と個別記憶空間（ユーザ部）とのどち
らに属しているかを示す情報を保持する。ディレクトリ
８２と無効化ディレクトリ８１の内容は同じでおり、キ
ャッシュの性能を高めるために分けである。ディレクト
リ８２は、■ユニット４３がアクセスしたデータが、キ
ャッシュデータ部８０に存在するか否かのチェックを行
なうのに用い、有効ビットメモリ部８３け、■ユニット
４３がアクセスしたキャッシュデータ部８０のデータが
有効か否かをチェックする、に用い、無効化ディレクト
リ８１は、他プロセツサが主メモリ１０のキャッシュデ
ータ部８０にコピーした部分へ、新しいデータを書込ん
だか否かをチェックするのに用いる。有効ビットメモリ
部８３及び無効化ディレクトリ８１へのアクセスは、マ
シンサイクルの前半を１ユニツトが、後半を他プロセツ
サの主メモリ１０へのライトアクセスに対するキャッシ
ュメモリの無効化に使用する。無効化判定回路８４け、
比較器１０１の結果と、コントロールバス５３よりレジ
スタ１０５に取り込んだ他プロセツサの主メモリ１０に
対するアクセスの種類によって、キャッシュの無効化が
必要か否か全チェックする。命令キャッシュコントロー
ラ８５は、命令キャツシュ４１全体のコントロール全行
なう。

次に、命令キャッシュ４１の動作について説明する。第
２図において、■ユニット４３より、コントロールバス
９１によってリードアクセスが、命令キャッシュコント
ローラ８５に送られると、仮想アドレス９４の一部と、
ディレクトリ８２の仮想アドレス９４で示される内容と
を比較器ｉｏ。

で比較した結果と、有効ビットメモリの仮想アドレス９
４で示す内容１１４との論理積をＡＮＤゲ−）１０２で
取った結果、１１２がキャッシュデータ部８０に有効な
データが存在する（キャツシュヒツト）ことを示してい
れば、キャッシュデータ部８０の仮想アドレス９４で示
すデータが、データバス９０を介して■ユニット４３へ
送うれる。

ＡＮＤゲート１０２の出力１１２が、キャッシュデータ
部に有効なデータが存在しない（キャッシュミス）こと
を示していれば、命令キャッシュコントローラ５５１ｄ
、キャッシュミスをコントロールバス９１によりＩユニ
ット４３に知らせ、コントロールバス９６により主メモ
リ１ｏヘリードアクセスを送り、ゲート１０３を開いて
、アドレスバス５１へ仮想アドレス９４を乗せる。主メ
モリｌＯより送られて来たデータは、データバス９５、
レジスタ１０６（ｉ−介して■ユニット４３へ送られ、
寸た、キャッシュデータ部８０にもセットされる。ディ
レクトリ８２と無効化ディレクトリ８１には、その時の
仮想アドレス９４の一部がセットされ、有効ビットメモ
リ部８３には、データが有効であるという情報とデータ
がＯ８部とユーザ部のどちらに属するかと言う情報をセ
ットする。

キャッシュの無効化が必要となるのは、他プロセツサが
主メモリ１．０にデータを書込み、キャッシュデータ部
８０のデータが主メモリ１０のデー゛りと等しくなくな
る場合と、仮想空間を切換える°ことにより、キャッシ
ュデータ部８０のデータと主メモリ１０のデータが等し
くなくなる場合とでろる。

前者の場合のキャッシュの動作について第２図を用いて
説明する。レジスタ１０５に取り込んだアドレス９８の
一部と無効化ディレクトリ８１の内容を比較器１０１で
比較した結果が等しくて、同時に、レジスタ１０５に取
り込んだアクセスの種類９７が主メモリＩＯへのライト
アク七スを示していれば、レジスタ１０４にセットした
アドレスで有効ビットメモリ金クリアして無効化を行な
う。

後者の場合、つオリ、仮想空間を切換える場合には、■
ユニット４３より無効化要求信号９２が出され、有効ビ
ットメモリ部８３が単独でユーザ部のみの無効化を行な
う。この間、Ｏ８部からのキャッシュへのアクセスは普
通に行なえるが、ユーザ部からのキャッシュへのアクセ
スは全てキャッシュミスとなる。なお、図中５２はデー
タバス、９３けＯ８／ユーザ切替信号である。

〔発明の目的〕

本発明の目的は、多重仮想記憶をサポートする場合の仮
想空間切換え時に、必要なキャッシュの無効化を、共通
部分は除いて個別部分のみ行なう手段を提供するにある
。

〔発明の概要〕

本発明の要点はキャッシュメモリに格納されているデー
タが、共通記憶空間（Ｏ８部）と個別記憶空間（ユーザ
部）のどちらにＩｉＡ　しているかを示す情報を格納す
るＳビットメモリを設け、前記キャッシュメモリのデー
タのうち個別記憶空間のデータのみを無効化出来る様に
したことにある。

〔発明の実施例〕

第３図によって本発明の有効ビットメモリ部８３の説明
を行なう。

有効ビットメモリ部８３は、キャッシュデータ部８０の
データが有効か否かを示す情報を保持する有効ビットメ
モリ１３０と、キャッシュデータ部８０のデータがＯ８
部とユーザ部とのどちらに属するのかを示す情報を保持
するＳビットメモリ１３１と、無効化判定回路８４から
の無効化信号１１Ｏ１又は、■ユニット４３から仮想空
間切換え時に出される無効化要求信号９２より、有効ビ
ットメモリ１３０のクリアを制御する無効化コントロー
ラ１２０と、セレクタ１５０，１５１゜１５２．１５３
，１５４と、ＡＮＤゲート１４２とから成る。

有効ビットメモリ１３０及びＳビットメモリ１３１は、
１マシンサイクルの前半をＩユニット４３からのアクセ
スに、後半をキャッシュの無効化処理に使用する。

次に、有効ビットメモリ部８３の詳しい動作の説明を第
３図、第４図を用いて行なう。

第４図の通常の状態２００では、無効化コントローフ１
２０からの信号１６１により、セレクタ１５４はＨＩＧ
Ｈ状態を、信号１６２によりセレクタ１５０はアドレス
１１３ｋ、セレクタ１５２ハ命令キヤツシユコントロー
ラからの信号１１１を、信号１６３によりセレクタ１５
１はアドレス１１３ケ、セレクタ１５３は信号１１１を
それぞれ選択している。この時、■ユニット４３から命
令キャッシュ４１ヘリードアクセスがあると、アドレス
１１３で示される有効ビットメモリ１３０のデータが、
ゲート１４２を通って、信号１１４として出力される。

キャッシュミスの場合には、キャッシュデータ部８０へ
新たに格納されたデータのアドレス１１３で示される有
効ビットメモリ１３０へ、有効を示すデータ１６０をセ
ットし、さらに、Ｓビットメモリ１３１のアドレス１１
３で示される位ＩＱに、データの属性ＣＯ８部ならば”
１”ユーザ部ならば”０“）全格納する。以上はマシン
サイクルの前半で行なわれる。マシンサイクルの後半に
は、無効化判定回路８４から無効化信号１１０が出され
た時にだけ有効ビットメモリ１３０のアドレス１１３で
示される位置へ“０＃が書き込捷れ、キャッシュの無効
化が行なわれる。

２１０に示すように、仮想空間切換え時にエユニット４
３から出される無効化要求信号９２を受け取ると、アド
レス１６４が初期化され、次のマシンサイクルよりキャ
ッシュデータ部８０のデータのうちユーザ部のみが無効
化されていく。すなわち、２２０に示すように、マシン
サイクルの前半では無効化コントローラ１２０からの信
号１６２゜１６３は通常の場合と同じであるが、信号１
６１が反転しているため、セレクタ１５４はＳビットメ
モリ１３１の出力を選択する。そのため、■ユニット４
３からのリードアクセスに対する有効ビットメモリの読
み出しは、Ｏ８部のみ許され、ユーザ部のデータは全て
無効となる。

う１２０からの信号１６２により、セレクタ１５０は無
効化用アドレス１６４．’！ｉ７、セレクタ１５２ｉ’
ｊ：、Ｓビットメモリ１３１の出力を選び、信号１６３
により、セレクタ１５１は無効化用アドレス１６４全、
セレクタ１５３はＨＩＧＨ（リード）状態を選択し、信
号１６０は”０″となる。こうして、Ｓビットメモリ１
３１のアドレス１６４で示される位置のデータが°（）
′（ユーザ部）の時に、有効ビットメモリ１３０のアド
レス１６４で示される位置に“θ″が書き込まれ、キャ
ッシュの無効化が行なわれる。

２３０に示すように、仮想空間切換えによるキャッシュ
の無効化処理中に、無効化判定回路８４から無効化信号
１１０が送られると、マシンサイクルの後半になっても
、信号１６２を反転させないので、通常の場合の無効化
と同様に、有効ビットメモリ１３０には、アドレス１１
３で示される位置に０”が書き込塘れる。なお、このマ
シンサイクルの最後では、アドレス１６４は更新されな
い。

無効化処理が最後まで終了していない時に、新たな仮想
空間に切換わり、■ユニット４３よシ無−効化要求信号
９２が出された場合、２４０では、無効化用アドレス１
６４が初期化され、次のマシンサイクルより無効化処理
が最初から行なわれる。

なお、データキャッシュ４２は、命令キャッシュ４１と
同じであるので省略する。

同、第３図において、有効ビットメモリ１３０を二重に
しておき、一方が使用中に他方をＳビットの内容に従っ
て無効化処理を行ない、■ユニット４３．ｉ：り無効化
要求信号９２がきた時、有効ビットメモリを切換えるこ
とによシ、キャッシュの無効化処理を見掛上瞬時に行な
うことが出来る。

この場合、セレクタ１５４がＳビットメモリの出力を選
択するだめの信号１６１は、有効ビットメモリが、まだ
、無効化処理中に、■ユニット４３より無効化要求信号
９２が来た時、無効化処理が終了するまで出すようにす
る。勿論、有効ビットメモリ切換え信号も必要である。

また、第３図に示す実施例では、セット数１の構成例を
示しているが、本発明はこれに限定するものではなく、
セット数は複数でもよい。

〔発明の効果〕

本発明によれば、キャッシュメモリに格納されているデ
ータのうち、指定した領域のデータのみを無効化できる
ので、キャッシュメモリのデータを全て無効化してしま
う場合に比べて、キャッシュのヒツト率が向上する。

【図面の簡単な説明】

第１図は従来の情報処理装置のブロック図、第２図は命
令キャッシュのブロック図、第３図は本発明の一実施例
のブロック図、第４図は第３図の各信号のタイミングチ
ャートである。 １３０・・・有効ビットメモリ、１３１・・・Ｓビット
メモリ、１２０・・・無効化コントローフ、１５０゜１
５１．１５２，１５３，１５４・・・セレクタ、第１頁
の続き ＠発明者　山口　伸−朗 ０発　明　者　加　藤　猛 日立市幸町３丁目１番１号　株式会社日立製作所日立研
究所内 日立重大みか町５丁目２番１号　株式会社日立製作所大
みか工場内

Claims (1)

1. 【特許請求の範囲】 １、命令及びデータケ格納する主記憶装置と、命令語よ
   り得られる論理アドレスを前記主記憶装置の物理アドレ
   スに変換するアドレス変換装置と、前記主記憶装置に記
   憶しているデータの一部のコピーヲ格納するキャッシュ
   メモリと、このキャッシュメモリに記憶しているデータ
   のアドレスを格納するブイレフ）　ＩＪと、前記主記憶
   装置又は前記キャッシュメモリよりデータを取り込み、
   処理を行なう基本処理装置とからなり、前記基本処理装
   置は前記キャッシュメモリを直接論理アドレスでアクセ
   スし、前記アドレス変換装置は前記キャッシュメモリと
   前記主記憶装置との間に設置される情報処理装置におい
   て、 前記基本処理装置に設けられる、現在処理しているデー
   タが共通記憶空間と個別記憶空間とのどちらに属してい
   るかを示す手段、前記キャッシュメモリに設けられるそ
   の保持しているデータが、どちらの記憶空間に属してい
   るかを示す情報を保持する手段からなることを特徴とす
   るキャッシュメモリ制御装置。 ２、特許請求の範囲第１項において、 二個の有効ビットメモリと、前記有効ビットメモリの一
   方が使用中に他方全無効化する手段とからなることを特
   徴とするキャッシュメモリ制御装置。