JPS5864688A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数のプロセッサによって共通して；吏用さ
れるアドレス変換装置を、主記憶装置に接続されたメモ
リコントローラに設けた仮想記憶方式のデータ処理装置
に関し、特に、命令を実行するために仮想アドレスでメ
モリアクセスを行うジョブプロセッサが、キャッシュメ
モリを有するデータ処理装置に関する。

このような、アドレス変換装置を複数のプロセッサが共
有するものでは、アドレス変換装置を各プロセッサが個
々に持った場合に比較してハード量の削減が図れ、また
アドレス変換装置間の情報めずれが生じることがないた
めに制御が簡略化できる。又キャッシュメモリはイ固々
のプロセッサに行別される構成となる。

しかしながら、このような構成では、キャッシュメモリ
とアドレス変換装置の羨続が通常の場合と逆転している
ために幾つかの問題点が生じる′。

その問題点のひとつとして、ページフォールトが発生し
た場合のキャッシュメモリの制御がある。

仮想メモリ方式で、ページをロールアウトをする場合に
は、アドレス変換テーブルを更新する。

この時にキャッシュメモリにロールアウトの対象となる
ページを記憶している可１ヒ性があるが、このためにキ
ャッシュメモリをスキャンして該当するブロックの無効
化を行うことは、性能面で致命的な低下をまねくことに
なり、現実的でない。

そこで、参照されるデータがたとえ主記憶装置（以下主
メモリと略称する）に存在しなくても、キャッシュメモ
リに存在すれば゛、このブータラ更うようにする。これ
はキャッシュメモリを、単に主メモリの一部コピーでは
なく、補助メモリ番含めた仮想メモリ全体の一部コピー
と考えれば良いわけで問題は生じない。以上のような使
用法で。

リード（Ｒ，ＥＡＤ）時にキャッシュミスが発生し、Ｌ
メモリにアクセスに行った時にページフォールトが発生
した場合のキャッシュメモリの制御、さらにライト（Ｗ
ＲＪＴＥ）時にページフォールトが発生した１合の制御
を、矛盾なく行うことが本発明の目的である。

キャッシュメモリには、主メモリのコピーの単位である
ブロックが有効であるが否かを示す有効表示部がある。

キャッシュミスで主メモリにアクセスする場合には、ま
ず有効表示部を１１」　（セット）にしてから主メモリ
のアクセスヲ行う。この理由は、他のプロセッサが同じ
主メモリエリヤに書込んだ時に、該ブロックを以後１史
用できぬ様に有効表示部を「０」（クリア）にする７化
めである。これをアクセスが完了してから有効表示部を
「１」にすると、起動をかけた後で、他のプロセッサが
書込んでも、正しいデータを保持しているように間違え
てしまうことになる。

以上のような制御をしなければならないために、ＲＥＡ
Ｄ時にページフォールトが起った場合にｌよ、該当する
有効表示部をクリアして、該当ブロックが１吏用できな
いようにする必要がある。また、ＷＲＩＴＥ時にも該当
ブロックがキャッシュメモリ内にある場合には、ページ
フォールト信号を受取って有効表示部をクリアしなけれ
ばならない。

本発明の特徴は、以上の制御を行うコントローラをキャ
ッシュメモリに有する点である。

以下、本発明の一実施例を図面を参照して詳細に説明す
る。

第１図は本発明が適用されるデータ処理装置の全本構成
の一例を示す図である。

ｇ１図において、１０はプログラムおよびデータを洛納
する主メモリで、メモリバス１１．メモリコントローラ
（ＭＣＵ）１２を介して共通バス５０に接続されている
。

２０は、主メモリ１０に格納されるべきプログラムおよ
びデータを洛納する外部メモリで、外部メモリバス２１
．ファイルプロセッサ（ＦＣＰ）２２を介して共通バス
５０に接続されている。

３０は入出カプロセッサ（ＩＯＰ）であシ、図示しない
各種入出力装置とのデータ転送の制御を行う。

４０はジョブプロセッサ（ＪＯＢＰ）であり、ここでは
１つだけを示しているが、プログラム（命令）の美行を
行う。

ジョブプロセッサ４０は、命令キャッシュ４１゜データ
キャッシュ４２．■ユニット４３およびＥユニットによ
り構成され、命令キャッシュ４１と■ユニット４３はバ
ス４５で接続され、データキャツシュ４２とＥユニット
４４はバス４６ｆ妾続され、Ｉユニット４３とＥユニッ
ト４４はバス４７で接続されている。

このように、ファイルプロセッサ２２．入出力プロセッ
サ３０およびジョブプロセッサ４０はいずれも共通バス
５０に接、続され、メモリコントローラ１２を介して主
メモリ１０をアクセス可能になっている。

ジョブプロセッサ４は、■ユニット４３．！：Ｅユニッ
ト４４でパイプライン処理をする°もので、前述の如く
それぞれのユニットに対して命令キャッシュ４１とデー
タキャッシュ４４を有する。

尚プログラム（命令）が扱うデータはオペランドとも呼
ばれ、このデータキャッジのことをオペランドキャッシ
ュと呼ぶ場合がある。

次に実行すべき命令語をＩユニット４３がアクセスする
場合、まず、命令キャッシュ４１上にその命令語が存在
するか否かチェックされ、存在する場合にはそのデータ
が命令語としてバス４５を介して■ユニット４３へ送ら
れる。存在しない場合は、命令語の仮想アドレスを共通
バス５０を介シテメモリコントローラ１２へ送出する。

メモリコントローラ１２では、仮想アドレスを物理アド
レスに変換してメモリバス１１を介して主メモリ１０を
アクセスする。得られたデータ（命令）は、共通バス５
０を介して、命令キャッシュ４１へ送られ、さらにバス
４５を介して■ユニット４３へ送られ、■ユニット４３
で処理されると同時に、命令キャッシュ４１へ貯わえら
れる。

■ユニット４３では、この得られた命令を解読し、Ｅユ
ニット４４に対して「何を為すべきか」を指示する。Ｅ
ユニット４４は、この指令に基づき、必要なデータを内
部のレジスタやデータキャッシュ４２なら（データキャ
ッシュ４２上にない場合は、命令キャッシュと同様に主
メモリ１０から）渠め、演算処理し、その結果を内部の
レジスタか主メモリ１０に格納する。後者の主メモリ１
０に結果を格納する際には、該当する位置のデータが既
にデータキャッシュ４２内に取込まれているならば、そ
のデータも更新する。

次に共通バス５０の構成例について説明する。

共通バス５０は第２図に示す様に、実際に情報を転送す
るのに使用される起動バス５５、データバス５６、応答
バス５７と、これらのバス５５〜５７をそれぞれどのプ
ロセッサあるいはメモリコントローラが使用するかを決
めるのに必要な起動バス占有要求線５１、データバス占
有要求線５２、応答バス占有要求線５３とインタロック
信号線５４を含んであり、時分割で使用される。

各バス５５〜５７の情報の中味は次の通りである。

（１）起動バス５５ （ａ）　　アドレス （ｂ）　　アクセスの種類（例えばリードアクセスであ
るから／ライトアクセスであるか、また何バイトアクセ
スするか、等） （Ｃ）　　アクセスキー（ＭＣＵ１２で行うプロテクシ
ョンチェックに使用する。） （２）　　データバス５６ （ａ）　　ライトデータ （１１リードデータ （３）応答バス５７ （荀　終了信号 （ｂ）　　リターンコード（アクセス中に１発生したエ
ラー及びページフォールトの情報） などである。

これらのバス５５〜５７が、どの様に・使用されるかを
第３図で示す。

この図で示される様に、 （１）ａのリード要求とｂのリード応答（ｔｉ）　　ａ
のリード要求とｄのライト応答ＯｉＤ　　ｃのライト要
求とｄのライト応答の３つの組み合せの転送が、同一の
タイムスロットで同時に可能となる。

次にバス５５〜５７の吏用の様子を第４図で示す。この
図では、タイムスロット０でＪＯＢＰ４０がＭＣＵ１２
にメモリリード起動をかけ、それに対するリードデータ
がタイムスロットＮとＮ＋１で返され゛て来ておシ、ま
たタイムスロット１でｌ０Ｐ３０がＭＣＵ１２にメモリ
ライト起動をかけ、それに対する応答がタイムスロツ）
Ｎ＋２で返されている。この１乗に共通バス５０では、
起動と応答を分離した、ムわゆるスプリット転送を行う
。！た、主メモリ１０は捩ｄのメモリアクセスを処理出
来る溝成となっている。

以上、述べてきたバス５５〜５７の転送を行うに当って
、その前に占有１６Ｉ］御を行う必要がある。

これは転送を希望するプロセッサやメモリコントローラ
が、転送の１タイムスロツト前に、転送に１更用するバ
スに対する占ｙｒｑ（７１求５１〜５３を出し、これに
対して優先順位を付けて転送を許可することによって行
う。この優先順位の付は方は、色々な方法が考えられる
が、ここではその詳細については省略する。ただし、応
答による占■要求は、起動による占有要求より優先レベ
ルを上げる。というのは、起動による占有要求によって
応答が返せない事態になると、メモリコントローラ上で
起動の処理が詰まってしまい、デッドロック状態となる
からである。列えば１本実癩−の場合、第３図に示すｂ
のデータリード応答と、Ｃのデータライト起動による占
有要求が競合した場合には前者が優先される。

以上の占有制御の様子を簡略化して第５図に示している
。タイムスロット０ではＪＯＢＰ４０とｌ０Ｐ３０がリ
ード起動をしようとして、各々が起動バス占有要求５１
を出している。この内、ＪＯＢＰ４０の方がＴＯＰ３０
より優先レベルが高いものとすると、タイムスロット１
でＪＯＢＰ４０は起動バス５５を使用してリードの起動
を行い、同時に占有要求を止める。一方、ｌ０Ｐ３０は
占有が許可されなかったので、タイムスロット１でも起
動バス占有要求５１を出したままとする。このスロット
１では、ＪＯＢＰ４０からの占有要求がなくなるので、
タイムスロット２でｌ０Ｐ３０はリード起動が可能とな
る。

この様なシステムにおいて各プロセッサが他のプロセッ
サからのアクセスを排除して、すなわちインタロックし
て主メモリ１０をアクセスする場合には、廻動バス５５
を他のプロセッサに使用させない様にする。というのは
、起動バス５５を占有することで、他のプロセッサから
今後発生する起動を排除し、また既に主メモリ１０内で
処理中のメモリ起動に対しては、データバス５６．応答
バス５７を使用して応答を返すことを可能にするためで
ある。もし、これらの応答が返せないと、メモリコント
ローラ１２上で起動の処理が詰まってしまい、デッドロ
ック状態になってしまうからである。

次に、この起動バス５５の占有方法の一例を説明する。

メモリコントローラ１２をインタロックしてアクセスし
ようとするプロセッサは、第６図に示す様に起動バス占
有要求５１が受付けられ。

起動バス５５に情報を転送するタイムスロットで、起動
バス５５を占有１．ていることを示すインタロック信号
５４を出す。そして、この信号により也のプロセッサか
らの起動バス占有要求５１が受付けられない様に制御Ｊ
する。これは列えば第７図の回路によって実現される。

この図では、各占有要求５１〜５３の優先判定回路６１
は各プロセッサごとに分散して持ち、インタロック信号
線５４はオープン・コレクタの信号線としている。まず
、インタロックの信号５４が出てない場合は、各占有要
求５１〜５３を優先判定回４６１でチェックし、自分の
出した４助パス占有要求５１の優先度が一萱高い場合に
は、アンドゲート６２、オアゲ−）　６．３　’ｉ通し
て起動バス５５の占有許可信号６４が出る。−従って、
このプロセッサは次のタイムスロットで、起動バス５５
に対して情報の転送が０］′止である。また、この際プ
ロセッサからインタロック要求信号６５が出されている
と、アントゲ−１６８を介してＪ−にフリップフロップ
６６がセットされ、インタロック信号５４が出力される
。このインタロック信号５４は、インタロック解除信号
６７が出されるまで、出力されており、この間このプロ
セッサは起動バス５５を占有したままとなる。次に、他
のプロセッサからインタロック信号５４が出されている
場合には、アンドゲート６２で１優先判定回４６１の出
力が禁止されるので、起動バス占有許可信号６４が出な
いため、起動バス５５が吏用できず、従ってメモリ起動
も出来ない。

次にＭＣＵ１２について説明する。

ＭＣＵ１２は、通常のメモリアクセスの処理の他、仮想
アドレスから物理アドレスへのアドレス変換ヤ、プロテ
クンヨンのチェックを行う。

また、各プロセッサ間で共通にＩ重用され、高いスルー
プットが要求されるため、リード処理とライト処理は第
８図（Ａ）、（Ｂ）に示すように、いくつかのステージ
■〜■又は■〜■に分かれており、複数個のアクセスを
第８図（Ｃ）に水子ようにオーバラップさせて処理出来
るようになっている。

第９図は、ＭＣＵ１２の１輯成の一例を示しｔものであ
るが、第８図（Ａ）　、　（Ｂ）に示した各処理ステー
ジでは次のような動作を行う。

（Ａ）：リード処理ステージの動作 ■　共通バス５０からリード起動受信 起動バス５５上の仮想アドレス（ＶＡ）、アクセスの種
類（ＦＵ’Ｎ）、アクセスキー（ＡＫＥＹ　）を共通バ
ス受信用レジスタ７１に取込む。

■　アドレス変換とプロテクションチェックアドレス変
換装置７５により、仮想アドレス（ＶＡ）で示されるペ
ージが、主メモリ１０にあるか否かの判定を行い、ある
場合には物理アドレス（ＰＡ）に変換する。ない場合は
、いわゆるページフォールトとなる。

また、との詩プロテクションチェック回路７６で、その
アクセスが許可されているものか否かの判定を行う。

このアドレス変換装置７５とプロテクンヨンチェック回
路７６については、後で詳細に述べる。

これらのプロテクノヨンチェックの結果と、ページフォ
ールト情報は、他のエラー情報と共にリターンコード（
ＲＣ）として、アクセスの種類（ＦＵＮＣ）や物理アド
レス（ＰＡ）と共にアクセスレジスタ７２にセットされ
る。

■　メモリリード起動 アクセスレジスタ７２にあるアクセスにエラーやページ
フォールトが発生していない場合には、メモリコントロ
ーラ７７が、アクセスレジスタ７２上の物理アドレス（
ＰＡ）で主メモリ１ｏにメモリ起動１５１をかけ、主メ
モＩＪ　１０がその起動を受取ったら、アクセスの種類
（ＦＵＮＣ）とリターンコード（ＲＣ）を一時記憶レジ
スタフ３へ移す。

また、アクセスレジスタ７２にあるアクセスが、既にエ
ラーやページフォールトの発生を示している場合には、
タモ９フ 時記憶レジスタフ３へ移ｔ。

■　リードデータ受信とデータ、応答バス占有要゛求 主メモリｌＯからメモリバス１１を介してＩＪ−ドデー
タ１５４を受取ると共に、アクセスの種類（　ＦＵＮＣ
　）とリターンコード（ＲＣ）を共通バス送出用レジス
タ７４へ移す。

一方、共通バス５０に対してはデータバス占有要求５２
と応答バス占有要求５３を出力する。

■　リードデータ、応答バス転送 ■の占有要求５２．５３が受付けられたら、リードデー
タ（１５４）をバス１５５を介してデータバス５６に転
送し、また、終了信号とリターンコード（ＲＣ）をバス
１５６を介して応答バス５７に転送し、それぞれアクセ
ス元のプロセッサに返す。

（Ｂ）ニライト処理ステージの動作 Ｕ　共通バス５０からライト起動受信 起動バス５５上の仮想アドレス（ＶＡ）、”アクセスの
種類（、　ＦＵＮＣ　）’　、アクセスキー（ＡＫＥＹ
）及びデータバス５６上のライトデータ（ＷＤ’）　全
共通バス受信用レジスタ１に取込む。

■′　アドレス変換とプロテクションチェックライトデ
ータ（ＷＤ）をアクセスレジスタ７２にセットすること
を除いて、リード処理ステージ（Ａ）の■と同じ動作を
する。

■′　メモリライト起動 ライトデータ（ＷＤ）１５３を主メモリ１０に転送する
ことを除いて、リード処理ステージ（Ａ）の■と同じで
ある。

■′応答パス占有要求 アクセスの種類（ＦＵＮＣ）とリターンコード（ＦＬＣ
）を共通バス送出用レジスタ７４へ移す。

一方、共通バス５０に対しては、応答バス占有要求５３
を出力する。

σ　応答バス転送 ■′の占有要求５３が受付けられたら、終了信号とリタ
ーンコード（ＲＣ）をバス１５６を介して応答バス５７
に転送し、アクセス元のプロセッサに返す。

以上の様に、リードとライトの処理は各ステージに分け
られており、異なるアクセスの処理の異なる番号のステ
ージは、第８図（Ｃ）にポす様に並行して処理可能であ
る。この図では、共通バス５０から（イ）４ＢＹｔｅ　
リード起動、（ロ）Ｂｙｔｅ　ライト起動。

（ハ）１６　ＢＹｔｅ　リード起動を、それぞれタイム
スロッ）０，１．２で受取って処理している。そしてタ
イムスロット２の場合を見ると、（イ）のメモリリード
起動■と、（ロ）のアドレス変換とプロテクションのチ
ェック■′と、（ハ）の共通ノ（スからのリード起動受
信■を並行して行っている。ここで、（ハ）の１６　Ｂ
ｙｔｅ　　リードは（イ）の４Ｂ）’ｔｅ　　リードに
比べて。

■〜■のステージを４回繰り返しているが、これは４Ｆ
ｆｆｔｅを単位としたメモリインタリーブを行っている
ためである。以下、これについて説明する。

第１Ｏ図は主メモＩ７１０の構成の一例を示した図であ
り、メモリボード（ＭＢ）１４（１４ａ　〜１４ｄ）は
４Ｂｙｔｅのデータ幅で構成され、各メモリボード１．
４ａ、１４ｂ、１４Ｃ，１４ｄは４ＢＹｔｅ単位に付刀
口されたアドレスの下位２　ｂｉｔが００．０１，１０
．１１であるデータを持っている。そして１６Ｂｌｅの
データは、Ｊ　ＢＹｔｅずつのデータがメモリボード１
４ａ、１４ｂ、１４Ｃ。

１４ｄ上にあるため、１６　ＢＹｔｅ　ＩＪ−ドではメ
モリボード１４で構台をおこすこと無く、第８図（Ｃ）
の様に連続してメモリボードを起動し、リードデータを
読み出して来ることが可能となる。この様な１６　Ｂ）
’ｔｅ　リードは、主にキャッシュミス時にキャッシュ
メモリへデータを送るブロック転送に使用される。

■ユニット４３やＥユニット４４が命令キャッシュ４１
やデータキャッシュ４２をアクセスする場合は、１６Ｂ
）’ｔｅ　より（′つと小さな単位（この例では４ＢＹ
ｔｅとする。）で行うので、この１６１３ｙｔｅ　リー
ド時には１．ユニット４３やＥユニット４４が必要とし
た４ＢＹｔｅのデータが残りのデータより早く渡゛され
る様に制御し、アクセス時間を短縮する。そしてこのた
めには、第１０図（Ｂ）のごとくアドレスに応じて、Ｍ
ＣＵ１２から起動をかけるメモリボード１４の順番を変
更すれば良い。

次に、アドレス変換とプロテクションチェックについて
詳細に説明する。

第１１図は、第９図のアドレス変換装置７５を中心とし
て更に詳細に示した構成図であり、第１２図は、アドレ
ス変換の動作フローを示したものである。仮想アドレス
から物理アドレスへの変換テーブル１３０は、そのメモ
リ容量が大きいので、主メモリ１０の一部に置かれてい
る。しかし、メモリアクセスが発生するたびに、仮想ア
ドレスを物理アドレスに変換するために、主メモリ１０
をアクセスしていてはオーバーヘッドが大きくなるため
、最近アクセスしたアドレス変換情報を格納してお（Ｔ
ＬＢＩＩＯがＭＣＵ１２に設けられている。

ＴＬＢＩＩＯには、アドレス変換テーブル１３０の内、
最近使用されたページの内容が格納されており、高速に
アドレス変換が行なえるようになっている。ＴＬＢＩＩ
Ｏにおける各ページの内容ｉ１有効ビア　）　（Ｖ）　
１１１、コネクト（Ｃ）ヒツト１１２、仮想アドレスの
一部（ＶＰＡ）１１３．物理アドレスの一部（ＰＰＡ）
１１４．実行プロテクションピツト（ＥＰ）１１５およ
びストレージキーｉ　５ＫＥＹ）１１６からなっている
。■ビット１１１とＣビット１１２は、該当ページの現
在の状態を示し、■ビット１１１が「０」の場合は、Ｔ
ＬＢｌｌｏの該当ページの内容が有効なデータでない（
無効）ことを示す。

ｖビット１１１とＣビット１１２が共に「１」の場合は
、該当ページが、現在主メモリ１０と外部メモリ２０と
の間で転送されていること、すなわち、ページング中で
あることを示し、Ｖピット１１１が「１」で、Ｃビット
１１２が「０」の場合は、該当ページが主メモリ１０に
あり、メモリアクセス可能なことを示している。

このように、ページング中である状態を付加しているの
は、ページングを行っているエリアをＦＣＰ２２からの
ページングアクセス以外のアクセスができないようにす
るためである。

本システムでは、仮想アドレスから物理アドレスへのア
ドレス変換を、ＭＣＵ１２で、各プロセッサに共通に行
なわせているので、ＦＣＰ２２によりページングを行な
っているアク七′スであっても、同じアドレス変換装置
７５を経由することになり、そのページング中のエリア
を他のプロセッサがアクセスすることを許可すると、デ
ータの破壊や喪失につながる。従って、上記した如く、
Ｖビット１１１とＣピット１１２が共に「１」を示して
いる場合には、ＦＣＰ２２からのページングアクセスの
み許可することにより、上記の不都合を解決しているの
である。

次に仮想アドレスの一部（ＶＰＡ）１１３は。

ＴＬＢ　１１０でアドレス変換を行う際に、該当する仮
想アドレス（ＶＡ）の変換対がＴＬＢ　１１０に登録さ
れているか否かをチェックするためのものであシ、また
、物理アドレスの一部（ＰＰＡ）１１４はＴＬＢＩＩＯ
に変換対があった時に、物理アドレス（ＰＡ）を作成す
るためのものである。

仮想アドレス（ＶＡ）は、セグメントアドレス（８Ａ）
１２−１゜、ページアドレス（ＰＡ）１２２、ページ内
アドレス（ＤＩＳＰ）１２３からなり、上記の物理アド
レスの一部（ＰＰＡ）１１４は、ページ内アドレス（Ｄ
ＩＳＰ’）１２３と連なって物理アドレス（ＰＡ）を作
る。

実行プロテクンヨンピット１．１５（ＥＰ）は、データ
に対し誤まって命令読出し、実行することを防ぐための
ものであり、プロテクションチェック回路７６でこのピ
ットが「１」のエリアに対して命令読出しすると実行プ
ロテクトエラーとなる。

従って本構成例の様に、ＪＯＢＰ４０で命令キャッシュ
４１とデータキャッシュ４２が分かれている場合には、
命令キャッシュ４１からのこのエリアに対するアクセス
は、全て実行プロテクトエラーとなる。

ストレージキー（５ＫＥＹ）　１１６は、ライトプロテ
クションを行うためのもので、要求元プロセッサから転
送されてきたアクセスキー（ＡＫＥＹ）と共にプロテク
ションチェック回路７６により、ライトアクセスが許可
されるか、禁止されるかを調べられ、後者の場合はライ
トプロテクトエラーとなる。

アクセスキ−（ＡＫＥＹ）は、この様に５ＫＥＹ１１６
との比較によるライトプロテクトエラーのチェックに使
う他、ＥＣＰ２２からのページングアクセスか否かの情
報や、命令読出しであるか否かの情報を含んでおり、こ
れらのプロテクトチェックにも使用する。

次に、変換過程を、第１２図のフローチャートを参照し
て順次説明する。

メモリアクセスの種類は大きく次の２つに分けれる。す
なわち、 （１）　　一般のプロセッサによるメモリアクセス（２
）ＦＣＰ２２によるページング時のメモリアクセス の２つである。この（１）、　（２）のアクセスの区別
は、アクセスキーＡＫＢＹ上にあシ、信号ａ１４０を経
由してアドレス変換コントローラ１２５に伝えられる。

まず、′般的な（１）の場合のメモリアクセスのアドレ
ス変換やアクセスの許可の判定について説明する。

あるプロセッサ（ＪＯＢＰ４０又はｌ０Ｐ３０）から出
力された仮想アドレスは、共通バス５０を経由してＭＣ
Ｕ１２内の共通パス受信用レジスタ７１内の仮想アドレ
スレジスタ１２０にセットされる。この仮想アドレスレ
ジスタ１２０にセットされた仮想アドレスは、セグメン
トアドレス（ＳＡ）１２１及びページアドレスリＰ−４
）　１２２の一部分１２０−２をアドレスとしてまずＴ
ＬＢｌｌｏをアクセスする。これにより読み出されたＴ
ＬＢＩＩＯのエントリのＶビット１１１およびＣビット
１１２は、アドレス変換コントローラ１２５に伝えられ
、そのパターンにより、その後の処理が次の■〜■のよ
うに３つに分かれる。

これは、第１２図のフローのステップ（ＦＯ５）に相当
している。

■　ｖビット１１１＝０．Ｃビット１１２＝Ｏの時。

これは、第１２図で、ｒｏ、ＯＪと表示したところであ
り、前述した如く、ＴＬＢ　１１０の該当ベーン（エン
トリ）は無効であり、主メモリ１０上の変換テーブル１
３０を読み出す。（ＦＩＯ）この時、すなわち、ＴＬＢ
ミス時の詳°細な動作は後述する。

■　ｖピットｔｘｔ＝ｔ、Ｃビット１１２＝１の時。

第１２図で「ｌ、１」の時であるが、この時、仮想アド
レスの一部分１２０−１とＴＬＢＩＩＯの仮想アドレス
の一部分ＶＰＡ１１３をコンバレー月２４で比較した結
−１一致し、ＴＬＢヒツト信号１４１が出力されていれ
ば（Ｆ２０５）、該当ページは現在ベージング中である
ことを示しているので、そのメモリアクセスを禁止し、
アドレス変換コントローラ１２５よりミッシングベージ
フォールト信号１４２を出力する。（Ｆ’４５）ＴＬＢ
ビット信号１４１が出力されていない時は、ＴＬＢミス
であるので■と同様に、主メモリ１０上の変換テーブル
１３０を読み出す。（ＦＩＯ）■　Ｖビット１１１＝１
．Ｃビット１１２＝０の時。

第１２図で、［、ＯＪＱ時であるが、まず、ＴＬＢビッ
ト信号１４１がチェックされ、（Ｆ２Ｏ）出力されてい
ない時は、プロテクションチェック回路７６からのフ”
ロテクトエラー信号１４３をチェックし、エラーが発生
していなければ、仮想アドレスレジスタ１２０のページ
内アドレス部１２３とＴＬＢ　１１０上の物理アドレス
の一部１１４を連結して物理アドレスをセレクタ１２８
を介しア　　・クセスレジスタフ２上に作成し、その物
理アドレスをメモリアドレスバス１５２に送り、主メモ
リＩＯをアクセスするためメモリコントローラ７７より
メモリ起動信号１５１を出力する。（Ｆ２Ｏ）次に（２
）のＦＣＰ２２によるページング時のメモリアクセスに
ついて説明する。

ＦＣＰ２２より出力された仮想アドレスは、共通バス５
０を経由してＭＣＵ１２内の仮想アドレスレジスタ１２
０に七ッ卜される。

この場合も、まずＴＬＢ　１１０をアクセスし。

アクセスしたＴＬＢＩＩＯのエントリのｖビット１１１
及びＣビット１１２のノくターンにより、先程と同様に
その後の処理が３つに分かれる。

■　Ｖピット１１１＝Ｏ，Ｃビット１１２二〇の時 主メモリ１０の変換テーブル１３０の読み出しを行う。

（ＦＩＯ） ■　Ｖビット１１１＝１．Ｃビット１１２＝１（７）時 この時、ＴＬＢビット信号１４１がチェックさレル。（
Ｆ２Ｏ）ＴＬＢビットを示していれば、アクセスレジス
タ７２上で作成された物理アドレスで主メモリ１０をア
クセスする。（Ｆ２Ｏ）ＴＬＢピット信号が出ていない
場合は、主メモリ１０の変換テーブル１３０を読み出す
。（ＦＩＯ）■　Ｖビア　）＝１．　Ｃヒｙ　）　１１
２＝０６Ｄ時ＴＬＢビット信号１４１がチェックされる
。

（Ｆ２１５） ＴＬＢビット信号１４１が出ている時は、禁止区域をア
クセスしていることになるので、ＦＣＰ２２にエン−を
知らせる。（Ｆ、２２０）次に、ＴＩ、Ｂミスの場合の
、主メモリ１０上の変換テーブル１３０を読み出す時の
処理を説明する。

変換テーブル１３０は、テーブルに必要なメモリ容量を
減らすため、アドレス変換に必要な情報を有するページ
テーブル１３２と、そのページテーブル１３２の先頭ア
ドレスを保持するセグメントテーブル１３１から成る。

ＴＬＢミス時には、まずセグメントテーブルの先頭アド
レスを保持す　。

るレジスタ１２６　（５ＴＯＲ）の内容と、仮想アドレ
スレジスタ１２０のセグメントアドレス（ＳＡ）１２１
をアダー１２７で加算して物理アドレスを作り、それで
セグメントテーブル１３１の該当する位置の内容をリー
ドデータバス１５５上に読み出して来る。このデータに
は、ページテーブル［１３２の先頭アドレスが保持され
ており、この値と、仮想アドレスレジスタ１２０のペー
ジアドレス（ＰＡ）１２２をアダー１２７で加算してア
ドレス変換シ、ページテーブル１３２から変換に必要な
情、報を読み出す。（ＦＩＯ） このページテーブル１３２には、Ｍピットの他、ＴＬＢ
ｌｌｏ内の、■ビット１１１と仮想アドレスの一部１１
３　（ＶＰＡ）を除く情報を含んでおり、このＭピット
とＣビットがリードデータバス、１５５の一部１５５−
１を介してアドレス変換コントローラ１２５に入力され
、これらのビットパターンにより次の様な処理を取る。

■　Ｍビット−Ｏ，Ｃビット＝０の時 該当ページは主メモリ１０−ヒに無く、外部メモリ２０
上にあることを示しており、このページのアクセス要求
に対してはミッシングページフォールト信号１４２を出
して、該当プロセッサにページフォールトを知らせる。

（Ｆ４５） ■　Ｍビット＝０．Ｃピット＝１の時 該当ビットは現在ベージング中であることを示している
ので、ＦＣＰ２２以外のメモリアクセスに対してはその
メモリアクセスを禁止し、ミッシングページフォールト
信号１４２を出す。（Ｆ４５）ＦＣＰ２２からのメモリ
アクセスの場合は、ＴＬＢｌｌｏに登・録してアクセス
を行う。（Ｆ２０）ＱＣＭピット；１．Ｃビット二〇〇
時 読み出されたリードデータの一部１５５−２と仮想アド
レスの一部１２０−１、及びＶピット「１」がＴＬＢＩ
　１０に登録され、（Ｆ２０）Ｖ。

Ｃビットのチェックルーチンに戻る。

以上述べたように、アドレス変換装置７５は、各プロセ
ッサからの仮想アドレスによるメモリ：アクセスに対し
、仮想アドレスから物理アドレスへのアドレス変換を集
中して実施することが可能でアドレス変換の制御が単純
となる。

ｔ７’ｃ、ＦＣＰ２２から−のアクセスと、他のプロセ
ッサからのアクセスとの制御方式を変更することにより
、ぺ゛−ジング中のページに対する他のプロセッサから
のアクセスを禁止することが可能でデータの保全が可能
となる。

次に、ミッシングページフォールト時の動作について説
明する。

ページフォールト信号を要求元プロセッサが受取った時
には、その時に実行していたタスクを中断し、要求した
アドレスを含むページを主メ゛モリ１０にロードするた
めに、ＦＣＰ２２に起動をかける。ＦＣＰ２２はこの起
動を受けて、該当ページを読み出し、これが完了すると
終了割込みを発生する。この時には必要なページは主°
メモリ１０上にロールインされているために、前記中断
されたタスクを再開する。このタスクが中断されている
間、当該プロセッサは他のタスクを実行する。

次に命令キャッシュ４１とデータキャッシュ４２につい
て説明する。第１３図は命令キャッシュ４１の構成例を
示した図である。主メモリ１０からコヒーシて来たデー
タがキャッシュデータ部８１−Ｉ上にあり、そのデータ
のアドレスがディレクトリイ８２−Ｉと無効化ディレク
トリイ８３−Ｉにあり、またこれらが有効か否かを示す
情報が有効ビットレジスタ８４−■にある。ディ°レク
トリイ８２−Ｉと無効化ディレクトリイ８３−１の内容
は同じであシ、性能を高めるため分けである。前者は■
ユニット４３がアクセスしたデータがキャッシュデータ
部８１−Ｉにあるが否かのチェックニ使用し、後者は他
のプロゼッサカ主メモ１月０．！に書込んだデー！がキ
ャーヅーシュデータ部８１−Ｉに取込まれている場合に
、既にそのデータは古くなっているので無効化しなけれ
ばならない（これを無効化処理と呼ぶ）４が、そのため
のチェックに使用する。

次に、この命令キャッシュ４１の動作について説明する
。なお、命令キャッシュ４１はチー　タキャッシュ４２
とは異ガ、す、ライトアクセスは処理゛しない。

第１４図はリードアクセス９キヤツシユミス時のフロー
、第１５図は無効化処理のフローを示している。

（１）　　υ〜ドアクセス（第１４図門照）■　■ユニ
ット４３から起動信号９１−■が来たら、仮想アドレス
９２−Ｉの一部、ここではピッ）（１８−２７）でディ
レクトリイ８２−■と有効ビットレジスタ８４−Ｉの内
容を読み出し、ディレクトリイ８２−Ｉの内容と仮想ア
ドレス９２−■のビット（０−１７）をコンノぐレータ
１６０−■で一致チェックを行い、またその内容をノ；
リテイチェッカー１６１−Ｉでチェックする。そしてコ
ンパレータ１６０−Ｉが一致を示し、ノ；リテイエラー
が発生してなく、かつ有効ビットレジスタ８４−Ｉが有
効でるることを示して偽るならば。

ゲート１６９−Ｉを介してキャッシュビット信号１７０
−　Ｉ　カ命令キャッシュコントローラ１６２−Ｉに出
され、命令キャッシュコントローラ１６２−Ｉは、仮想
アドレスのビット（１８−２９）でアクセスされたキャ
ッシュデータ部８１−■の内容を、リードデータノ；ス
９４−Ｉに乗せると共に、■ユニット４３に対して終了
信号９３−■を返す。

■　キャッシュミスの場合は、命令キャッジｚ−１ント
ローラ１６２−Ｉは、起動、（ス占有要求５１を出す。

■　占有要求５１が許可されたら、ゲート８５−■を開
き、起動バス５５に仮想アドレス（ＶＡ）、アクセスの
種類（ＦＵＮＣ）、アクセスキー（ＡＫＥＹ）を転送す
る。なお、このアクセスキー（ＡＫＥＹ）には命令読み
出しであることを付加する。

■　セーット・信号１７２−Ｉにより、仮想アドレスの
ビット（０〜１７）をディレクトリイ８２−Ｉ。

無効化ディレクトリイ８３−Ｉへ書き込み、有効ピット
レジスタ８４−１セットする。本処理をこの時点で行う
理由は後で述べる。

■　ＭＣＵ１２からデータバス５６を介して、リードデ
ータ（ＲＤ）が、また応答バス５７を介して終了信号と
リターンコード（アクセス中に発生したエラー及びペー
ジフォールトの情報）　（ＲＣ）が送られてきたらレジ
スタ８６−Ｉにラッチする。

ＭＣＵ１２の説明でも述べたように、最初に送られて来
たデータは、■ユニット４３がアクセスしたデータであ
るので、リターンコード（Ｒ，Ｃ）が次の（１）〜（３
）の状態を示している時（第１４図（Ｂ）に示す条件（
イ）成立時）は、Ｉユ；ット４３に終了信号９３−Ｉと
リードデータ９４−■とリターンコード９５−Ｉを返す
。

（１）　　ＮＯＥｒｒｏｒ　　（−ｒ−ラーが発生して
ない時）（２１Ｐａｇｅ　Ｆａｕ日（ヘー　シフ　、ｔ
　−ル）　カ発生１．ｆｃ時） （３）　　８０ｆｔ　Ｅｒｒｏｒ　（ソフトによるエラ
ー、例えばプロテクションエラーが発生した時） また、Ｈａｒｄ　Ｅｒｒｏｒ　（ハードが原因のエラー
）の場合は、再度主メモリ１０をアクセスすることによ
って、救える場合が多いので、リトライを行う。この為
、上記の信号を返さないが、ＩＪ　）ライ回数が規足回
数を越えた場合、すなわち、リトライオーバーの場合に
は、エラー報告を行うために、上記の信号を返す。そし
て、主メモリ１０から読み出して来たリードデータをキ
ャッシュデータ部８１−Ｈに書き込む。

■、■、■　ＭＣＵ１２から送られてくる残りのリード
データをキャッシュデータ部８１−■に書込む。■のス
テージで既にＩユニット４３に対しては終了信号９３−
■を戻しであるので、この間。

■ユニット４３は別な動作が可能である。■の段階では
これに加えて、■〜■のステージでエラーやページフォ
ールトが発生したかをチェックし・発生してない場合に
は命令キャッシュ４１の動作を止める。

■　エラーやページフォールトが発生している場合には
、■のステージでセットした有効ビットレジスタ８４−
Ｉに対し、命令キャッシュコントローラ１６２−Ｉより
有効ビットクリア信号１７１−Ｉを出して、クリアしキ
ャッシュデータ部８１−■の該当データをぜ用出来ない
様にする。また、■のステージでＨａｒｄ　Ｅｒｒｏｒ
を起こし且つリトライオーバしてない場合には（第１４
図（Ｂ）に示す条件（７）成立）、リトライを行うため
■のステージに飛ぶ。

以上がリードアクセスの処理手順であるが、・先程述べ
た様にキャッシュ（命令、データキャッシュ共）では、
いわゆる無効化処理が必要となる。

以下、その手順を説明する。

（２）無効化処理（第１５図参照） ■　起動ハス５５転送中の仮想アドレス（ＶＡ）とアク
セスの種類（ＦＵＮＣ）を毎回レジスタ８７に取込む。

■　上記仮想アドレスのピッ）（１８−２７１で無効化
ディレクトリイ８３−■の内容を読み出し、無効化する
必要があるか否かを無効化判定回路１６５−Ｉでチェッ
クすると共に、そのアドレスのビット（１８−２７）を
レジスタ８８−■にセットする。

■　そして無効化が必要な場合は、し゛ラスタ８８−■
のアドレスで該当の有効ピッ）８４−Ｉをクリアする。

このため無効化判定回路１６５−１から有効ピットクリ
ア言号１７１−Ｉを出す。

次に、無効化が必要な場合を詳細に説明する。

まず、無効化は、起動バス５５から取込んだアクセスの
種類（ＦＵＮＣ）がライトアクセスを示し、それが他か
らのものである時行う。そして、次に示す条件のいずれ
かを満たした時に無効化を行う。

（ａ）　　レジスタ８７−Ｈのアドレスのビット（１８
−２７）で無効化ディレクトリイ８３−Ｉを読み出し、
その内容とアドレスのビット（〇−１７）をコンパレー
タ１６３−Ｉで比較し、一致した時。

（ｂ）　　無効化ディレクトリイ８３−Ｉを読み出した
際に、パリティチェッカ１６４−Ｉでパリティエラーが
検出された時。

（Ｃ）　　無効化ディレクトリイ８３−■をＪＯＢＰｄ
内で使用している時。（■にチェックが出来ないため） 以上無効化処理について述べたが、次に（１）のリード
アクセスの■ステージでディレクトリイ８２−Ｉ、無効
化ディレクトソイ８３−■ヘアドレスを書込み、有効ビ
ットレジスタ８４−Ｉをセットしなければならない理由
を明らかにする。

第１６図はリードアクセスがキャッシュミスになり、主
メモリ１０をリードに行く場合と、主メモリ１０に対し
て他からライトアクセスが行われた場合のキャッシュの
無効化処理が競合した時に、各部分がどの様に使用され
るかをタイムチャートで示している。無効化処理につい
ては斜線で示してあり、それぞれタイムスロツ）１と３
で起動バス５５、データバス５６を転送中のライトアク
セスに対して、タイムスロット２と４で無効化ディレク
トリイ８３−■のチェックを行い、タイムスロット３と
５の前半で有効ビットレジスタ８４−Ｉをクリアし無効
化している。一方、キャッシュミスとなったリードアク
セスは、タイムスロット２で起動バス５５にアドレスを
転送しているので、主メモリ１０へのアクセスの順番と
しては、タイムスロット１で起動バス５５を転送ギのラ
イトアクセスより後で、タイムスロット３で起動バス５
５を転送中のライトアクセスより前となる。従ってキャ
ッシュと主メモリ１０のデータの一致を保つためには、
ライトアクセスが無効化ディレクトリイ８３−■をチェ
ックするタイムスロット２と４の間で、キャッシュミス
を起こしたリードアクセスのアドレスを無効化ディレク
トリイ８３−■に書込まなければならないし、またチェ
ックの結果、有効ビットレジスタ８４−Ｉを無効化する
ｒタイムスロット３と５の間で、有効ビットレジスタ８
４−Ｉをセットする必要がある。これらの制御が必要な
理由は、主メモリ１０で複数のメモリアクセスを同時に
処理しているからである。

なお本構成例では、アドレス情報を２ケ所、すなわちデ
ィレクトリイ８２−■と無効化ディレ２トリイ８８−Ｉ
に持っているため、無効化ディレクトリイ８３−Ｉの方
しか上記の制約を受けないが、ディレクトリイを１ケ所
に持つ場合は、当然上記の制約を受ける。

次にデータキャッシュ４２について説明する。

第１７図はデータキャッシュ４２の構成例を示した図で
あり、無効化処理の回路１８０−Ｄは命令キャッシュ４
１と同じであるため省略しである。

尚、第１３図と第１７図でサフィックスが違うだけのも
のは相当物である。第１３図の命令キャッシュではサフ
ィックスに■、第１７図のデータキャッシュではサフィ
ックスにＤを使用している。

命令キャッシュ４１との大きな違いは、ライトアクセス
をサポートしなければならない点であり、このライトア
クセス時間を短縮するために共通ノくス送出用バッファ
８９−Ｄを設け、ライト時には仮想アドレス９２−Ｄ、
ライトデータ９５−Ｄ。

制御ｈｌ［９６−Ｄをこのバッファ８９−Ｄにセットし
ただけで、終了信号９３−ＤをＥユニット４４に返し、
Ｅユニット４４が次の処理を出来る様に制御している。

次に、このデータキャッシュ４２の動作について説明す
る。但し、リードアクセスの処理は命令キャッシュ４１
と同じであるので省略する。

（３）　　ライトアクセス（第１８図参照）■　Ｅユニ
ット４４から起動信号９１−Ｄが来たら、仮想アドレス
９２−Ｄ、ライトデータ９５−Ｄ１制御情報９６−Ｄ（
アクセスの種類、アクセスキー等）を共通バス送出用バ
ッファ８９−Ｄにセットし、Ｅユニット４４に対して終
了信号９３−Ｄを返す。この際、ディレクトリイ８２−
Ｄと有効ピットレジスタ８４−Ｄをチェックしキャッシ
ュピット（信号１７０−Ｄが出てる）ならば、キャッシ
ュデータ部８１の仮想アドレスのビット（１８−２７）
で示される位置にデータを書込む。

■　データキャッシュコントローラ１６２−Ｄより起動
バス占有要求５１、データバス占有要求５２を出す。

■　両方の占有要求が許可されたら、ゲート８５−Ｄを
開き起動バス５５に仮想アドレス（ＶＡ）、アクセスの
種類（ＦＵＮＣ）、アクセスキー−８（ＡＫＥＹ）を転
送し、データバス５６にはライトデータを転送する。

■　ＭＣＵ１２から応答バス５７を通して終了信号とリ
ターンコードが送られヤきたらレジスタ８６−Ｄにラッ
チする。そしてリターンコードをチェックし、エラーや
ページフォールトを起こしてない時には共通バス送出用
バッファ８９−Ｄからそのアクセスを取り除き、処理を
終了する。一方、第１４図（Ｂ）に示した（７）の条件
、すなわちＨＢｒｄ　Ｅｒｒｏｒ　　が発生しかつリト
ライオーバしてない時には、リトライを行うため■のス
テージに飛ぶ。

■　上記以外の場合には、共通バス送出用バッファ８９
−Ｄのアドレスで有効ピットレジスタ８４−Ｄをクリア
させると共に、Ｅユニット４４に対してエラーページフ
ォールトの発生を報告する。

有効ピットレジスタ８４−Ｄをクリアする理由は、列え
ばプロテクションエラーの場合は、簀込んではならない
キャッシュデータ部８１−Ｄのデータに対して、既に■
のステージで書込みを行っているためである。

尚データキャッシュ４２から主メモリ１０にライト起動
したアドレスも起動バス５５からデータキャッシュのレ
ジスタ８７−Ｄ（無効化処理の回路１８０−Ｄに含まれ
ている）にセットされるが、それに対しては、自分自身
が出したものであるかラテータキャツンユコントローラ
１６２−Ｄｌ無効化処理の回路１８０−Ｄに対して信号
１７３−Ｄを送り無効化を行なわない様に制御する。命
令キャッシュ４１はライトアクセスは行なわないので、
この信号１７３−Ｄに相当するものはない。

以上詳細に説明したように、本発明によれば、アドレス
変換装置を共有する仮想記憶方式のデータ処理装置であ
ってジョブプロセッサがキャッシュメモリを有するもの
で、リード時にキャッシュミスが発生し、主メモリにア
クセスに行った時にページフォールトが発生した場合の
キャッシュメモリの制御、さらにライト時にページフォ
ールトが発生した場合の制御を矛盾なく行うことができ
る。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理装置の全体ｒｓ
成を示した図、第２図は第１図の共通バスの構成例を示
した図、第３図はアクセスごとに共通バスのどの部分を
使用するかを示した図、第４図は共通バスの使用例を示
す図、第５図は共通バスの占有制御の様子を示した図、
第６図はインタロック信号が出ている時の共通バスの占
有制御の様子を示した図、第７図は占有制御回路の構成
例を示した図、第８図（Ａｌ〜ＣＣ）はＭＣＵでの処理
フローの列及びＭＣＵで複数のアクセスをオーバラップ
させて処理していることを示した図、第９図はＭ　Ｃ−
Ｕの構成例を示した図、第１０図（Ａ）、　（Ｂ）はメ
モリボードの構成例及び１６　Ｂｙｔｅリード時のデー
タ返送の順番を示した図、第１１図はＴＬＢによるアド
レス変換装置を示した図、第１２図はアドレス変換のフ
ローを示した図、第１３図は命令キャッシュの構成例を
示した図、第１４図はキャッシュへのリードアクセス時
の処理フローの説明図、第１５図はキャッシュ無効化の
処理フローの説明図、第１６図はキャッシュ各部分の使
用タイミングの例を示した図、第１７図はデータキャッ
シュの構成例を示した図、第１８図はライトアクセスの
処理フローの説明図である。 １０・・・主記憶装置、１２・・・メモリアクセスコン
トローラ、４１・・・命令キャッシュ、４２・・・デー
タキャッ’／ユ、４３・・・■ユニツ）、４４・・・Ｅ
ユニット。 ５０・・・共通バス、７５・・・アドレス変換装置、８
１・・・キャッシュデータ部、８２・・・ディレクトリ
イ、１６２・・・キャッシュコントローラ。 代理人　弁理士　高橋明 も　１　ｚ 招　？　凹 治　３　ｚ ○　１寥４灸用 第　５　図 タイ４ス０ゾト タルハスロフト も　］　区 島　３　口 （Ａ） リー￥力ｒ！ス１−リ°　　　　　　　　ライト％理ス
テージ（Ｃ） （０４ＦＳｙｔｅリード［コ２Σ］＝７！「■＝ζ５＝
丁ｍΣ］（０）４ｋｔｔｙイト　　　　＋Σ丁［高　９
　ｚ 晃　１・Ｏ巳 （Ａ） も　１０　　口 （ｂ） ￥１１１　い 第　１２　　の も　１３　（３ η　１４　　［Ｄ （Ａ） リートイクｔス（キマソシ、ｔ１） 蔓　Ｉｓ　ｉ ’４．　　ＩＧ　　（２１１ タイム７０・／１ ７１２，７．７．（３６）　　’Ｅ２ＺＥ２Ｚｌ　　　
　区＝区高　１１　　口 ｈ　１２　？ １１頁の続き ０発　明　者　加藤猛 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内 ■出願　　人　日立エンジニアリング株式会社日立市幸
町３丁目２番１号

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサによって共通して開用されるアド
   レス変換装置を、主記憶装置に凄続されたメモリコント
   ローラに設けた仮想記憶方式のデータ処理装置であって
   、命令を実行するために仮想アドレスでメモリアクセス
   を行う少なくとも１つのジョブプロセッサを有し、該ジ
   ョブプロセッサに仮想アドレスでアクセスされるキャッ
   シュメモリを設け、該キャッシュメモリは、仮想アドレ
   スに対応するデータブロックの有効表示部を有し、該有
   効表示部の内容を考慮してリードアクセス時には、当該
   キャッシュメモリ内に該当するデータブロックがあれば
   これを読み出して返送しなければアドレス変換装置に仮
   想アドレスを送出し、ライトアクセス時には当該キャッ
   シュメモリに該当するデータブロックがあれば、ここに
   書込むと同時に主記憶装置への書込みも行い、なければ
   主記憶装置へのみ書込むように制御するキャッシュメモ
   リコントローラを有するものにおいて、該キャッシュメ
   モリコントローラは、主記憶装置へのリードアクセス時
   にページフォールトが発生した時には、該仮想アドレス
   に対応するデータブロックの有効表示部をクリアし、ラ
   イトアクセス時にページフォールトが発生した時には、
   該当するデータブロックが当該キャッシュメモリ内にあ
   れば、当該データブロックの有効表示部をクリヤするよ
   うにしたことを特徴とするデータ処理装置。 ２、キャラ・／ユメモリコントローラは、リードアクセ
   ス時にキャッシュミスが発生した場合には、主記憶装置
   に対してメモリ起動信号を出力すると共に、該当ブロッ
   クの有効表示部をセットし、アドレス変換装置からのペ
   ージフォールト信号全受信した鴫合、該当の有効表示部
   をクリアするようにした特許請求の範囲第１項記載のデ
   ータ処理装置。