JPH0245845A - データ処理システム - Google Patents

データ処理システム

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JPH0245845A
JPH0245845A JP1155987A JP15598789A JPH0245845A JP H0245845 A JPH0245845 A JP H0245845A JP 1155987 A JP1155987 A JP 1155987A JP 15598789 A JP15598789 A JP 15598789A JP H0245845 A JPH0245845 A JP H0245845A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ、産業上の利用分野 Ｂ、従来技術及びその問題点 Ｃ０問題点を解決するための手段 り、実施例 記憶装置動作 １．１　プロセッサ記憶装置アーキテクチャの要件 ２　階層式プロセッサ記憶システム ３　階層式キャッシュ・データ規則 記憶装置ルーチン Ｉ　　ＭＦ／３主記憶装置取出しルーチン２　　ＭＰ／
３主記憶装置記憶ルーチン３　　ＭＰ／３主記憶装置の
要求の組合せ４　主記憶装置コマンド ５　主記憶キー・コマンド 記憶装置ルーチン １　チャネル記憶装置取出しルーチン ２　チャネル記憶装置記憶ルーチン ３　チャネル記憶装置コマンド ４　ベクトル記憶装置取出しルーチン 発明の効果 Ａ、産業上の利用分野 本発明は、実記憶装置と拡張記憶機構とを含む主記憶シ
ステムとインターフェースする２レベル・キャッシュ・
システムを備えた、ベクトル・プロセッサを含むデータ
処理システム用の記憶サブシステムを対象とし、具体的
には、実記憶装置と拡張記憶機構の間で転送を実行する
手段、キャッシュ・システム中のハード・エラーを訂正
する技術、及び記憶装置とベクトル・プロセッサの間で
データを転送する技術に関する。
Ｂ、従来技術及びその問題点 ベクトル・プロセッサの記憶要件は、通常のプロセッサ
の要件とは著しく異なっている。通常のプロセッサとベ
クトル・プロセッサを統合したシステムは広く使われて
いる。こうしたシステムでは、記憶動作は通常のプロセ
ッサの要件に合わせることが普通であり、ベクトル・プ
ロセッサの性能が犠牲となる。
ストアイン型バッファ・キャッシュに高度のエラー検出
・訂正が必要なことは、十分に認識されている。従来の
方法はエラー訂正コードを使用するもので、検査ビット
のコストを下げるために多数の情報バイトを含む検査ブ
ロックを使用する必要がある。この手法では、取出し動
作中に検査ビットをデータ・パリティ・ビットに変換す
るために追加のサイクルが必要であり、また一体内検査
ブロックをもたないデータの記憶に対処するために読取
り一修正−書込み動作が必要である。
こうしたシステムでは、拡張記憶機構と呼ばれる主記憶
装置の拡張部分が設けられることがしばしばで、それは
半導体ページング装置と大体同じ方式でシステム・ソフ
トウェアによって管理される。こうしたシステムは、通
常システムにもたらされるよりも大きな記憶容量をもた
らすが、キャッシュを使用する場合、主記憶装置と拡張
記憶機構の間の転送が厄介となり、システム全体の性能
が大幅に低下することもある。
２レベル・キャッシュ記憶システムを追加すると、一般
のデータ処理のシステム性能は大幅に向上するものの、
ベクトル処理動作では同じ向上は得られない。さらに、
データ処理システムでは、通常その両方を含む中央演算
処理装置または主プロセツサが優勢である。それには、
従属的なベクトル・プロセッサで使用するために取り出
されたデータが記憶装置に対するアクセスを主プロセツ
サと共用する必要があり、そのためベクトル・プロセッ
サの性能が制限される。
キャッシュ・システムは、主記憶装置と中央演算処理装
置の速度の違いによる不一致を改善するには効果があっ
たが、これらの装置はエラーの影響を受けやすいので、
キャッシュを介してバスされたデータをエラーがないか
どうか注意深く検査し、できればエラーを訂正する必要
があった。従来のエラー検出・訂正は、すでに窮屈なキ
ャッシュ構成のタイミング特性に負担がかかり、エラー
検出・訂正経路を収容するために取出しアクセスのサイ
クルが増加し、あるいはさらに複雑なことに、データ転
送後にエラーが検出された場合にプロセッサ・パイプラ
インを中断する機構が必要となる。
キャッシュ記憶機構に使用されるスタティック・ランダ
ム・アクセス・メモリの技術特性の分析がら、α粒子の
汚染によるなどのソフト障害はほとんど存在しないこと
が明らかになった。そうであるなら、有効なエラー訂正
技術では、ハード・ビット障害、すなわち回路障害が発
生したものだけを考慮すればよいことになる。通常のエ
ラー４５ＨＩＪ・訂正技術を無視できるということは、
追加のマシン・サイクルや大幅な追加の回路が不要なこ
とを意味する。エラーを単一バイトで処理するというこ
とは、キャッシュへの直接記憶を１バイトの場合も１行
全体の場合も同様に処理できるという意味なので、複雑
さが増すことも避けられる。従来のエラー処理技術は、
読取り一修正−書込み動作が必要なため、単一バイトの
使用に適さず、したがってプロセッサの性能が低下する
。
記憶載量転送、すなわち拡張記憶機構から実記憶装置へ
のデータの転送は、プロセッサに記憶装置のある区域か
ら取出しを実行させ、次いで単にそれを送受反転して記
憶装置の別の位置に記憶させることによって処理されて
きた。こうした技法にはいくつかの欠点がある。第一に
、かなり普遍的なタスクを実行するためにプロセッサに
負担がかかるという問題がある。こうした余分なプロセ
ッサ時間は得られないし、得られたとしても他の用途に
使う方がはるかによい。その上、通常の取出し命令は、
実記憶装置と拡張記憶機構の間でデータを移動させるの
に必要な類いの転送に特に適したものではない。キャッ
シュ・システムを使用して、プロセッサの速度をデータ
の取出し及び記憶と一致させることによってうまく記憶
システムの性能を向上させることができたが、こうした
キャッシュ・システムに付随するハウスキーピングは、
メモリ間転送では不要であり、転送を遅くしたり、不必
要なハードウェアを使用したり、場合によってはその両
方が起こる。拡張記憶機構は、定義によりプロセッサか
ら直接アクセスできないので、何らかの方法を使って拡
張記憶機構のデータを再配置してからでないと、システ
ムで実行中のアプリケ−シロン・プログラムがそのデー
タを使用できない。データを拡張記憶機構から実記憶装
置に転送する負担のためにシステムの性能が低下し、そ
の結果、拡張記憶機構の利点がフルに発揮できなかった
。
Ｃ０問題点を解決するための手段 本発明の目的は、ベクトル処理装置を有するデータ処理
システムで使用するのに特に適した、改良されたキャッ
シュ本位の記憶サブシステムを提供することにある。
本発明の目的には、エラー訂正能力をもつキャッシュを
備えた記憶サブシステムを提供することも含まれる。
本発明の目的には、キャッシュ・システムでの記憶域間
データ転送のための改良された手段を提供することも含
まれる。
上記及びその他の目的は、記憶載量転送、すなわち実記
憶装置と拡張記憶機構の間でのデータ転送に、キャッシ
ュ・システムの外部にあるが、Ｌ２キャッシュとサイズ
が一致する記憶バッファを使用する記憶サブシステムに
よって達成される。
キャッシュ・システム中のハード・データ・エラーは、
標準のパリティ技法で検出する。命令再試行システムが
、キャッシュを利用してデータに対して一連の操作を実
行して、エラーを訂正する。記憶装置からのデータ転送
を必要とするベクトル・プロセッサの動作は、データを
記憶装置から直接転送し、キャッシュ及び中央演算処理
装置をパスすることによって実行される。
下記の好ましい実施例についての詳しい説明と添付の図
面から、本発明が完全に理解できるはずである。ただし
、下記の説明及び図面は例示のために示したものにすぎ
ず、本発明を限定するものではない。
Ｄ、実施例 第１図は、本発明の単一プロセッサ・コンピュータ・シ
ステムを示す。
第１図で、単一プロセッサ・システムは、記憶制御装置
（ＳＣＬ）１２に接続されたＬ３メモリ１０を含む。記
憶制御装置１２は、一端で統合入出力サブシステム制御
装＠１４に接続され、制御装置１４は統合アダプタ及び
単一カード・チャネル１６に接続されている。記憶制御
装置１２は、他端でＩ／Ｄキャッシュ（Ｌｌ）１８に接
続され、Ｉ／Ｄキャッシュ１８は命令キャッシュとデー
タ・キャッシュを含み、Ｌ１キャッシュと総称される。
Ｉ／Ｄキャッシュ１８は、命令ユニット（Ｉユニット）
、実行ユニッ）（Ｅユニット）、制御記憶装置２０及び
ベクトル・プロセッサ（ＶＰ）２２ｉＳ：接続されてい
る。ベクトル・プロセッサ２２は、１９８３年９月９日
に出願された「高性能並列ペクトに一プロセッサ（Ｈｉ
ｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＰａｒａｌｌｅｌＶｅ
ｃｔｏｒ　Ｐｒｏｃｅｓｓｏｒ）　Ｊと題する特許出願
第５３０８４２号に記載されている。この開示を引用に
より本明細書に組み込む。第１図の単一プロセッサ・シ
ステムは、多重システム・チャネル通信−Ｌニット２４
をも含む。
Ｌ３メモリ１０は、２枚の「知能」メモリ・カードを含
む。これらのカードを「知能」的と称するのは、エラー
検査・訂正、拡張エラー検査・訂正（ＦＣＣ）、再生ア
ドレス・レジスタ及びカウンタ、ビット節約機能などの
特定の機能を備えているためである。Ｌ３メモリ１０へ
のインターフェースは幅８バイトである。メモリ・サイ
ズは、８．１６．３２．６４メガバイトである。Ｌ３メ
モリ１０は記憶制御装置（ＳＣＬ）１２に接続されてい
る。
記憶制御装置１２は、Ｌ３メモ！ＪＩＯ，入出力サブシ
ステム制御装置１４及びＩ／Ｄキャッシュ１８に対する
アクセスを調停する、３つのバス・アービタを含む。記
憶制御装置１２はさらに、命令／データ・キャッシュ１
８、別名Ｌ１キャッシュでのデータ探索を担当するディ
レクトリを含んでいる。データがＬ１キャッシュ１８に
入っているが古くなっている場合、記憶制御装置１２は
、Ｌ１キャッシュ１８中の古くなったデータを無効にし
て、入出力サブシステム制御装置１４がＬ３メモリ１０
中のデータを更新できるようにする。その後、命令／実
行ユニット２０はＬ３メモリ１０から更新済みデータを
獲得しなければならない。
記憶制御装置１２は、さらに、入出力サブシステム制御
装置１４からＬ３メモリ１０に入力されるデータを緩衝
記憶し、命令／実行ユニット２０からＬ３メモリ１ｏに
入力されるデータを緩衝記憶するための複数のバッファ
を含む。命令／実行ユニット２０と関連するバッファは
２５６バイトの行バッファで、順次命令などある種の命
令の項目を一時に８バイトずつ作成することができる。
この行バッファが一杯になると、Ｌ３メモリへのデータ
のブロック転送が起こる。したがって、メモリ動作が、
個別記憶動作の回数からずっと少ない行転送の回数に減
少する。
命令キャッシュ／データ・キャッシュ１８は、それぞれ
１６にバイトのキャッシュである。記憶制御装置１２に
対するインターフェースは幅８バイトであり、したがっ
て記憶制御装置１２からのインページ動作に８データ転
送サイクルを要する。
データ・キャッシュ１８は「ストアスルー」型キャッシ
ュであり、したがって命令／実行ユニット２０からのデ
ータはＬ３主記憶装置に記憶され、Ｌ１キャッシュ１８
にそれに対応する古（なったデータが存在しない場合、
そのデータはＬ１キャッシュに入力、記憶されない。こ
の動作を支援するため、最大８個の記憶動作を緩衝記憶
できる「記憶バッファ」がＬ１データ・キャッシュ１８
に付随する。
ベクトル・プロセッサ２２がＬ１データ・キャッシュ１
８に接続されている。ベクトル・プロセッサ２２は、記
憶制御装置１２に入る命令／実行ユニット２０のデータ
・フローを共用するが、その稼曇中、命令／実行ユニッ
ト２０がデータを取り出すために記憶制御装置１２にア
クセスするのを許さない。
統合入出力サブシステム１４は、８パイトノバスを介し
て記憶制御装置１２に接続されている。
統合入出力サブシステム１４は、サブシステム１４から
くるデータを記憶制御装置１２と同期させるために使わ
れる３個の６４バイト・バッファを含んでいる。すなわ
ち、命令／実行ユニット２゜と入出力サブシステム１４
は異なるクロックで動作し、この２つのクロックの同期
が、この３個の６４バイト・バッファ構造によって実施
される。
多重システム・チャネル通信ユニット２４は、システム
外部に実装された４ボート・チャネル間アダプタである
。
第２図は、３連式（多重プロセッサ）システムを示す。
第２図で、記憶サブシステム１０は、一対のＬ３メモリ
ＩＯＡ／ＩＯＢとバス切替えユニット（ＢＳＵ）を含み
、ＢＳＵはＬ２キャッシュ２６Ａを含む。記憶サブシス
テム２６については、第５図により詳しく示す。ＢＳＵ
は、統合入出力サブシステム１４、共用チャネル・プロ
セッサＡ（ＳＨＣＰ−Ａ）２８Ａ１共用チヤネル・プロ
セッサＢ　（ＳＨＣＰ７−Ｂ）２８Ｂ１及び下記の３台
のプロセッサに接続されている。第１のプロセッサは命
令／データ・キャッシュ１８Ａと命令／実行ユニット／
制御記憶装置２ＯＡを含み、第２のプロセッサは命令／
データ・キャッシュ１８Ｂと命令／実行ユニット／制御
記憶装置２０Ｂを含み、第３のプロセッサは命令／デー
タ・キャッシュ１８Ｃと命令／実行ユニット／制御記憶
装置２０Ｃを含む。命令／データ・キャッシュ１８Ａ１
１８Ｂ、１８Ｇをそれぞれ「Ｌｌ」キャッシュと呼ぶ。
ＢＳＵ中のキャッシュはＬ２キャッシュ２６Ａと呼び、
主記憶装置１０Ａ／ＩＯＢはＬ３メモリと呼ぶ。
ＢＳＵは、３個のプロセッサ１８Ａ／２ＯＡ。
１８Ｂ／２０Ｂ、１８Ｃ／２０Ｃ，２個のＬ３メモリ・
ポートＩＯＡ／ＩＯＢ、２個の共用チャネル・プロセッ
サ２８Ａ／２８Ｂ１及び統合入出力サブシステム１４を
接続する。ＢＳＵは、３台のプロセッサそれぞれからの
Ｌ３メモリに対する要求や入出力サブシステム１４また
は共用チャネル・プロセッサからの要求など、処理すべ
き要求の優先順位を決定する回路、インターフェースを
動作させる回路、及びＬ２キャッシュ２８Ａにアクセス
するための回路を含む。Ｌ２キャッシュ２６Ａは「スト
アイン」型キャッシュであり、したがって、データを変
更するためにＬ２キャッシュにアクセスする動作で、Ｌ
２キャッシュ中に存在するデータも修正されなければな
らない（この規則に対する唯一の例外として、動作が入
出力サブシステム１４に由来する場合、及びデータがＬ
２キャッシュ２６Ａには存在せずＬ３メモリ１０Ａ／１
０Ｂのみに存在する場合、Ｌ３メモリ中でのみデータが
変更され、Ｌ２キャッシュでは変更されない。） ＢＳＵとＬ３メモリ１０Ａ／ＩＯＢの間のインターフェ
ースは、第１図の単一８バイト・ボートの代わりに、２
つの１６バイト線／ポートを含む。
ただし、第１図のメモリ１０は第２図のメモリ・カード
ＩＯＡ／ＩＯＢと同一である。第２図の２枚のメモリ・
カードＩＯＡ／ＩＯＢは並列にアクセスされる。
共用チャネル・プロセッサ２８は、それぞれ８バイトの
インターフェースである２個のポートを介してＢＳＵに
接続されている。共用チャネル・プロセッサ２８は、Ｂ
ＳＵとは独立な周波数で動作し、ＢＳＵ内のクロックは
、第１図の記憶制御装置１２と統合入出力サブシステム
１４の間のクロック同期と同様の方式で、共用チャネル
・プロセッサ２８のクロックと同期される。
以下では、第１図を参照して、第１図の単一プロセッサ
・コンピュータ・システムの動作について機能的説明を
行なう。
通常、命令は命令キャッシュ（Ｌｌキャッシュ）１８中
にあり、実行されるのを待つ。命令／実行ユニット２０
は、Ｌ１キャッシュ１８内にあるディレクトリを探索し
て、そこに典型的命令が記憶されているかどうか判定す
る。Ｌ１キャッシュ１８に命令が記憶されていない場合
、命令／実行ユニッ）２０は記憶制御装置１２に対する
記憶要求を生成する。その命令、または命令を含む行の
アドレスが、記憶制御装置１２に供給される。記憶制御
装置１２は、Ｌ３メモリ１０に接続されたバスに対する
アクセスを仲裁する。最終的には、命令／実行ユニット
２０からの要求がＬ３メモリ１０に渡され、Ｌ３メモリ
中の行を示すコマンドを含む要求が取り出されて命令／
実行ユニー／　）　２０に転送される。Ｌ３メモリは、
要求をラッチして復号し、メモリ・カード中の命令が記
憶される位置を選択し、数サイクルの遅延後に、その命
令が８バイトずつＬ３メモリから記憶制御装置１２に供
給される。次いで、記憶制御装置１２から命令キャッシ
ュ（ＬＬキャッシュ）１８に命令が送られ、そこに−時
的に記憶される。命令は、命令キャッシュ１８から命令
／実行ユニット２０内の命令バッファに再伝送される。
命令は命令ユニット２０内の復号器で復号される。命令
を実行するためにオペランドが必要な場合が多いが、オ
ペランドはメモリ１０中にある。命令／実行ユニット２
０がデータ・キャッシュ１８中のディレクトリを探索す
る。データ・キャッシュ１８のディレクトリでオペラン
ドが見つからない場合、先に命令キャッシュ・ミスに関
して説明したのと全く同様に、命令／実行ユニット２０
が、Ｌ３メモリ１０にアクセスするための別の記憶アク
セスを発行する。オペランドがデータ・キャッシュに記
憶され、命令／実行ユニット２０がそのオペランドを求
めてデータ・キャッシュ１８を探索する。その命令でマ
イクロコードの使用が必要な場合、命令／実行ユニツ）
２０は、命令／実行ユニット２０カード上にあるマイク
ロコードを使用する。入出力動作を実行する必要がある
場合、命令／実行ユニット２０は、命令キャッシュ１８
中に存在する入出力命令を復号する。情報は、Ｌ３メモ
リ１０の命令実行とは別のセクションにある補助部分に
記憶される。この時点で、命令／実行ユニット２０は、
その情報がＬ３メモリに記憶されていると統合入出力サ
ブシステム１４に通知し、サブシステム１４はＬ３メモ
リ１０にアクセスして情報を取り出す。
以下では、第２図を参照して、第２図の多重プロセッサ
・コンピュータ・システムの動作について機能的説明を
行なう。
第２図で、特定の命令／実行ユニット、すなわち２ＯＡ
１２０Ｂ１２０Ｃのどれかが命令を必要とし、所期の命
令を求めてそれ自体のＬ１キャッシュ、すなわち１８Ａ
１１８Ｂ、１８Ｃのどれかを探索するものと仮定する。
さらに、所期の命令がＬ１キャッシュ中に存在しないも
のと仮定する。。
この特定の命令／実行ユニットは、次にＬ２キャッシュ
を探索するためにＢＳＵに対するアクセスを要求する。
ＢＳＵは、命令／実行ユニツ）２０Ａｔ２ＯＢ１２０Ｇ
のそれぞれ、共用チャネル・プロセッサ２８、及び統合
入出力サブシステム１４から要求を受は取って、−時に
それらの装置の１つにアクセスを許可するアービタを含
む。特定の命令／実行ユニット（２０Ａないし２０Ｃの
どれか）がＬ２キャッシュ２８Ａを探索するためにＢＳ
Ｕにアクセスすることを許可されると、その命令／実行
ユニットは、所期の命令を求めてＢＳＵ内にあるＬ２キ
ャッシュ２６Ａのディレクトリを探索する。Ｌ２キャッ
シュで所期の命令が見つかったと仮定する。その場合、
所期の命令がその命令／実行ユニットに戻される。所期
の命令がＬ２キャッシュ内にないとそのディレクトリが
示す場合、所期の命令を求める要求がＬ３メモリ、１０
Ａと１０Ｂのどちらかに対して行なわれる。所期の命令
がＬ３メモリ中にある場合、その命令は直ちに一時に１
６バイトずつＢＳＵに送られ、その特定の命令／実行ユ
ニット（２ＯＡないし２０Ｃのどれか）に渡されると同
時に、ＢＳＵのＬ２キャッシュ２６Ａに記憶される。Ｂ
ＳＵ内に存在するその他の機能は、多重プロセッサ・シ
ステム中でノ記憶の整合性についての規則に関係するも
のである。
たとえば、特定の命令／実行ユニッ）２０Ｃ（別称は「
プロセッサＪ２０Ｃ）がデータを変更するとき、そのデ
ータが複合体の他の命令／実行ユニット、すなわち「プ
ロセッサＪ　２ＯＡ１２０Ｂに見えるようにしなければ
ならない。プロセッサ２０ＣがそのＬ１キャッシュ１８
Ｃにそのとき存在するデータを変更する場合、ＢＳＵの
Ｌ２キャッシュ・ディレクトリ２６Ａでそのデータがあ
るかどうか探索が行なわれる。それが見つかった場合、
そのデータはＬ１キャッシュ１８Ｃでの変更を反映する
ように変更される。さらに、他のプロセッサ２ＯＡ及び
２０Ｂが、Ｌ２キャッシュ２６Ａにそのとき存在する修
正済みの正しいデータを見ることができ、したがってそ
うした他のプロセッサがそのＬ１キャッシュ１８Ａ及び
１８Ｂにあるその対応するデータを変更することができ
る。問題のプロセッサ２０Ｃは、他のプロセッサ２ＯＡ
及び２０Ｂがその対応するデータを適宜変更する機会を
与えられるまで、その特定のデータに再アクセスできな
い。
第３図は、各命令／実行ユニット（第１図の２０または
第２図の２ＯＡないし２０Ｃのどれか）及びその対応す
るＬ１キャッシュ（第１図の１８または第２図の１８Ａ
ないし１８Ｃのどれか）の詳細な構造を示す。
第１図及び第２図で、命令／実行ユニット２０．２ＯＡ
、２０Ｂ、２０Ｇは「ＩユニットＥユニッ）Ｃ／Ｓ　（
９２ＫＢ）Ｊと記したブロックにある。
このブロックは、「プロセッサ」、「命令処理ユニット
」あるいは上記のように「命令／実行ユニット」と呼ば
れる。以下では説明を簡略にするため、ブロック２０．
２０Ａないし２０Ｃを「プロセッサ」と呼ぶ。さらに、
「Ｉ／Ｄキャッシュ（Ｌｌ）」をｒＬ１キャッシュ」と
呼ぶ。第３図は、プロセッサ（２０，２ＯＡ、２０Ｂ１
２０Ｃ）及びＬ１キャッシュ（１８，１８Ａ、１８Ｂ、
１８Ｃ）の詳細な構成を示す。
第３図で、プロセッサ（２０，２ＯＡ？ｊいし２０Ｃの
どれか）は下記の要素を含む。制御記憶サブシステム２
０−１は、８４にバイトの高速固定制御記憶域２Ｏ−Ｉ
Ａ、ページ可能区域（８にバイト、２にワード、４重連
想式ページ可能区域）２０−ＩＢ、ページ可能制御記憶
域２Ｏ−ＩＢ用のディレクトリ（Ｃ３ＤＩＲ）２０−Ｉ
Ｃ１制御記憶アドレス・レジスタ（Ｃ８ＡＲ）２ｏ−Ｉ
Ｄ１及び８要素分岐／リンク（ＢＡＬ　　５ＴＫ）機能
２Ｏ−ＩＥを含む。マシン状態制御装置２０−２は、プ
ロセッサ用大域制御機能２Ｏ−２Ａと命令分岐テーブル
２Ｏ−２Ｂを含む。テーブル２Ｏ−２Ｂは、制御記憶起
点アドレス・バスを介してＣ８ＡＲに接続され、マイク
ロコード命令用の所期アドレスを生成するために使用さ
れる。アドレス生成ユニット２０−３は、アドレス・バ
スを介してＬ１キャッシュ１８．１８Ａないし１８Ｃに
接続された、命令キャッシュＤＬＡＴ／ディレクトリ２
Ｏ−３Ａ１データ・キャッシュＤＬＡＴ／ディレクトリ
２Ｏ−３Ｂ、アドレス生成チップ２０−３０の３つのチ
ップを含む。命令キャッシュＤＬＡＴ／ディレクトリ２
Ｏ−３Ａは、要求された命令がＬ１キャッシュの命令キ
ャッシュ部分１８−ＩＡにあることを示す４本の「ヒツ
ト（ｂｉｔ）　Ｊ線を介して、Ｌ１キャッシュの命令キ
ャッシュ部分に接続されている。同様に、要求されたデ
ータがＬ１キャッシュのデータ・キャッシュ部分１８−
２Ｂにあることを示す、４本の「ヒツト」線が、データ
・キャッシュＤＬＡＴ／ディレクトリ２Ｏ−３ＢをＬ１
キャッシュのデータ・キャッシュ部分に接続している。
アドレス生成ユニット２０−３は、アドレスの生成に使
われる１６個の汎用レジスタ（ＧＰＲＣ０ＰＹ　　２Ｏ
−３Ｄ参照）のコピーを含み、また命令実行のためのア
ドレスをマイクロコードに供給するために使用される３
個の記憶アドレス・レジスタ（ＳＡＲ８）２０−３Ｅを
含む。固定小数点命令実行ユニツ）２０−４が、データ
・バス（Ｄバス）を介してデータ・キャッシュ１８−２
に接続されている。ユニット２〇−４は、上記の１６個
の汎用レジスタとマイクロコード専用のいくつかの作業
用レジスタを含むローカル記憶スタッ・り２Ｏ−４Ａ１
いくつかの算術・桁送り型演算の結果と３７０条件コー
ドの結果を含む条件レジスタ２Ｏ−４Ｂ、４バイトの演
算論理機構（ＡＬＵ）２０−４Ｃ１８バイトの回転／組
合せユニット２０−４０１及び様々なレジスタからのビ
ットの選択を行なう分岐ビット選択ハードウェア２Ｏ−
４Ｅを含む。このハードウェア２〇−４Ｅは分岐動作の
方向を決定するもので、汎用レジスタ、作業用レジスタ
及び条件レジスタからのビットが選択される。浮動小数
点プロセッサ２〇−５は、浮動小数点レジスタと４個の
マイクロコード作業用レジスタ２Ｏ−５Ｅ１コマンド復
号／制御機能２Ｏ−５Ａ１浮動小数点加算器２０−５８
１固定小数点／浮動小数点乗算アレイ２Ｏ−５Ｃ。
及び平方根／除算機構２Ｏ−５Ｄを含む。浮動小数点プ
ロセッサ２０−５は、１９８７年９月３０日出願の米国
特許出願第１０２９８５号（ドケット番号ＥＮ９８７０
４３号）、「浮動小数点単一命令ストリーム単一データ
・アーキテクチャ用の動的複数命令ス）　ＩＪ−ム複数
データ複数パイプライン装置（Ｄｙｎａｍｉｃ　Ｍｕｌ
ｔｉｐｌｅ　Ｉｎ５ｔｒｕｃｔｉｏｎ　ＳｔｒｅａｍＭ
ｕｌｔｉｐｌｅ　Ｄａｔａ　Ｍｕｌｔｉｐｌｅ　Ｐｉｐ
ｅｌｉｎｅ　Ａｐｐａｒａｔｕｓｆｏｒ　Ｆｌｏａｔｉ
ｎｇ　Ｐｏ１ｎｔ　Ｓｉｎｇｌｅ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　ＳｔｒｅａｍＳｉｎｇｌｅ　Ｄａｔａ　Ａｒｃｈ
ｉｔｅｃｔｕｒｅｓ）　Ｊに開示されている。
この開示を引用により本明細書に組み込む。ＡＬＵ２０
−４Ｃは加算器を含むが、この加算器は、１９８７年６
月２６日出願の米国特許出願第０６６５８０号、ｒ高性
能並列２進バイト加算器（ＡＨｉｇｈ　Ｐｅｒｆｏｒｍ
ａｎｃｅ　Ｐａｒａｌｌｅｌ　Ｂｉｎａｒｙ　Ｂｙｔｅ
　Ａｄｄｅｒ）　Ｊに開示されている。この開示を引用
により本明細書に組み込む。外部チップ２０−６は、タ
イマと割込み構造を含む。割込み信号は、入出力サブシ
ステム１４その他から供給される。プロセッサ間通信機
構（Ｉ　ＰＣ）２０−７は、通信バスを介して記憶サブ
システムに接続され、プロセッサが互いにメツセージを
渡し、かつ時刻クロックにアクセスできるようにする。
第３図で、Ｌ１キャッシュ（１８，１８Ａ１１８Ｂ、１
８Ｃのどれか）は下記の要素を含んでいる。命令キャッ
シュ１８−１は、１６にバイト４重キャッシュ１８−Ｉ
Ａ、出力端にある１６バイト命令バッファ１８−ＩＢ、
及び記憶装置からの入力端にある８バイト・インページ
・レジスタ１８−ＩＣを含む。命令キャッシュ１８−１
に接続された記憶バスは幅８バイトで、インページ・レ
ジスタ１８−ＩＣに接続されている。インページ・レジ
スタ１８−ＩＣは制御記憶サブシステム２０−１に接続
され、ページ可能制御記憶域ミスで新しいデータを制御
記憶装置に入れなければならない場合にサブシステム２
０−１にデータを供給する。
データ・キャッシュ１８−２は、やはり記憶バスに接続
されたインページ・バッファ１８−２Ａ。
１８にバイト／４重キャッシュであるデータ・キャッシ
ュ１８−２Ｂ、一連の入出力レジスタを含み、８バイト
のデータ・バス（Ｄバス）を介してプロセッサに接続さ
れ、８バイトの「ベクトル・バス」を介してベクトル・
プロセッサ（２２Ａないし２２Ｃ）に接続されたキャッ
シュ・データ・フロー機構１８−２Ｃ，及び８要素記憶
バツフア（ＳＴＯＲＢＦＲ）１８−２Ｄを含む。
以下では、第３図を参照して、第３図に示したプロセッ
サ及びＬ１キャッシュの機能的動作の説明を行なう。
実行すべき命令が命令キャッシュｔｓ−ＩＡに入ってい
るものと仮定する。命令キャッシュ１８−１Ａからこの
命令が取り出されて、命令バッファ１８−ＩＢに記憶さ
れる（命令バッファを常に一杯にしておくため、あらゆ
る試みが行なわれる。）命令バッファ１８−ＩＢから命
令が取り出されて、アドレス生成チップ２０−３、固定
小数点実行ユニッ）２０−４、及びマシン状態制御装置
２０−２の命令レジスタに記憶され、そこで命令の復号
が始まる。オペランドが必要な場合、アドレス生成ユニ
ット２０−３のＧＰＲＣ０ＰＹ２０−３Ｄからオペラン
ドが取り出される（通常は、ＲＸ命令用の基底レジスタ
及び指標レジスタにオペランドが必要な場合にＧＰＲＣ
０ＰＹがアクセスされる）。次のサイクルで、アドレス
生成過程が始まる。基底レジスタと指標レジスタの内容
が命令からの変位フィールドに加えられ、有効アドレス
が生成されて、データ／キャッシュ１８−２または命令
キャッシュ１８−１あるいはその両方に送られる。この
例では、オペランドが探索される。
したがってデータ・キャッシュ１８−２に有効アドレス
が送られる。このアドレスは、（この例ではオペランド
が探索されるので）データＤＬＡＴ／ディレクトリ・チ
ップ２Ｏ−３Ｂにも送られる。
第３サイクルでキャッシュ及びディレクトリに対するア
クセスが始まる。ＤＬＡＴ２０−３Ｂは、有効アドレス
から絶対アドレスにアドレスが変換可能かどうか判定す
る。この変換が以前に実行されていたと仮定すると、そ
の変換が記録されているはずである。変換済みのアドレ
スがキャッシュ・ディレクトリ２Ｏ−３Ｂの出力と比較
される。そのデータが以前にキャッシュ１８−２Ｂに取
り出されていたと仮定して、ディレクトリの出力とＤＬ
ＡＴの出力が比較される。比較の結果が等しい場合、デ
ータＤＬＡＴ／ディレクトリ２０−３Ｂからの４本の「
ヒツト」線のうちの１本が生成される。これらのヒツト
線はデータ・キャッシュ１８−２Ｂに接続される。「ヒ
ツト」線が生成されると、４つの連想式クラスのうちの
どれに検索しようとするデータが含まれるかを示す。次
のサイクルで、データ・キャッシュ１８−２Ｂの出力が
キャッシュ・データ・フロー機構１８−２Ｃの取出し位
置合せシフタ中をゲートされ、適当に桁送りされ、Ｄバ
スを介して固定小数点実行ユニット２０−４に送られ、
ＡＬＵ２０−４Ｃにラッチされる。これは、ＲＸ型命令
のオペランド２のアクセスである。この桁送り過程と並
行して、ローカル記憶スタック２Ｏ−４Ａの汎用レジス
タからオペランド１がアクセスされる。その結果、必要
な場合、２つのオペランドがＡＬＵ２０−４Ｃ（７）入
力端にラッチされる。第５サイクルで、ＡＬＵ２０−４
Ｃは、命令コードの指示通り２つのオペランドを処理（
加算、減算、除算など）する。第５サイクルの終りにＡ
ＬＵ２０−４Ｃの出力がラッチされ、またあふれ条件及
びゼロ条件を示す条件レジスタ２Ｏ−４Ｂがラッチされ
る。第６サイクルでアドレス生成二二、／ト２０−３＜
７）ＧＰＲＣ０ＰＹ２０−３Ｄをローカル記憶スタック
２Ｏ−４Ａの内容と同期させるために、ＡＬＵ２０−４
０の出力がローカル記憶スタック２Ｏ−４ＡびＧＰＲＣ
０ＰＹ２０−３Ｄに書き戻される。この命令の復号サイ
クルが完了すると、次の命令の復号サイクルが開始でき
、−時に最高６つの命令が復号または実行される。ある
種の命令は、実行を完了するためにマイクロコードの使
用が必要テある。したがって、復号サイクル中にその命
令からの命令コードをアドレスとして使って命令分岐テ
ーブル２Ｏ−２Ｂが探索される。命令分岐テーブルは、
命令の実行に必要なマイクロコード・ルーチンの開始ア
ドレスを与える。これらの命令は、実行に２サイクル以
上かかる。したがって、命令分岐テーブルの探索中は、
命令復号が中断される。。
マイクロコードの場合、■バスを使って復号ハードウェ
アにマイクロ命令が供給される。命令キャッシュ１８−
ＩＡが遮断され、制御記憶装置２Ｏ−１Ａがオンになり
、マイクロ命令が■バスを介してバスされる。浮動小数
点命令の場合は、アドレス生成サイクルで、実行すべき
適切な命令を示し識別するためのコマンドが浮動小数点
ユニット２０−５に送ら・れる以外は、前記と同様に復
号が進行する。たとえばＲＸ型浮動小数点命令では、前
述のようにデータ・キャッシュ１８−２Ｂからオペラン
ドが取り出され、固定小数点プロセッサ２０−４ではな
くて浮動小数点プロセッサ２０−５にそのオペランドが
送られる。浮動小数点命令の実行が始まる。それが完了
すると、実行の結果が固定小数点実行ユニツ）２０−４
に戻される。
「結果」とは、条件コード及びあふれ等の割込み条件で
ある。
次に第３図に示すシステムの代替機能の説明を行なう。
第３図で、パイプラインの第ルベルは命令復号と呼ばれ
る。命令が復号される。１つのオペランドがメモリ中に
あるＲＸ型命令の場合、ＧＰＲＣＯＰＹ２０−３Ｄから
基底レジスタ及び指標レジスタの内容を獲得しなければ
ならない。基底レジスタと指標レジスタに変位フィール
ドが加えられる。次のサイクルの始めに、基底フィール
ド、指標フィールド、変位フィールドの加算が完了し、
有効アドレスをもたらす。この有効アドレスが、ＤＬＡ
Ｔ／ディレクトリ・チップ２Ｏ−３Ａ／２Ｏ−３Ｂに送
られる。有効アドレスの高位部分は変換しなければなら
ないが、低位部分は変換されずにキャッシュ１８−　Ｉ
Ａ／１８−２Ｂに送られる。第３サイクルで、キャッシ
ュが、獲得したビラトラ使ってアクセス動作を始める。
絶対アドレスを得るため、仮想アドレスを使ってＤＬＡ
Ｔディレクトリが探索される。この絶対アドレスが、キ
ャッシュ・ディレクトリに保存されている絶対アドレス
と比較される。比較の結果が一致した場合、「ヒツト」
線が生成されてキャッシュ・チップ１８−ＩＡ／１８−
２Ｂに送られる。その間に、キャッシュ・チップは４つ
の連想式クラスのすべてにアクセスし、それに応じて出
力をラッチする。。
第４サイクルで、４つの「スロット」または連想式クラ
スのうちの１つが選択され、データが位置合せされて、
データ・バスを介して固定小数点プロセッサ２０−４ま
たは浮動小数点プロセッサ２０−５に送られる。したが
って、第４サイクルの終りに、１つのオペランドがＡＬ
Ｕ２０−４Ｃの入力端にラッチされる。その間に、プロ
セッサ中では他の命令が実行される。他のオペランドを
獲得するため、ＧＰＲＣ０ＰＹ２０−３Ｄ及びローカル
記憶スタック２Ｏ−４Ａがアクセスされる。
この時点で、両方のオペランドがＡＬＵ２０−４０の入
力端にラッチされている。この計算を行ない、条件レジ
スタを設定し、最後にＧＰＲＣ０ＰＹ２０−３Ｄの汎用
レジスタに結果を書き込むのに１サイクルを要する。こ
の結果は、たとえばアドレスの計算に必要となる。した
がって、その場合、結果はＡＧＥＮ　　ＡＤＤＥＲ２０
−３Ｃに入力されることになる。ある種の命令では、そ
の実行中にキャッシュ１８−ＩＡ／１８−２Ｂに対する
アクセスが不要である。したがって、命令の復号が完了
すると、その結果は（キャッシュへのアクセスに関する
）追加の遅延なしに、実行ユニットに直接波される。し
たがって、命令が復号されてアドレス生成チップ２０−
３に渡されるとすぐに、別の命令が復号される。
第４図は、第２図のデータ処理システムの別の構成図を
示す。
第４図で、データ処理システムは多重プロセッサ・シス
テムであり、記憶サブシステム２６、第１のＬ１キャッ
シュ１８Ａ１第２のし１キヤツシユ１８Ｂ１第３のし１
キヤツシユ１８Ｃ１第１のし１キヤツシユ１８Ａに接続
された命令ユニットと実行ユニットと制御記憶装置を含
む第１のプロセッサ２０Ａ１第１のＬ１キャッシュ１８
Ａに接続された第１のベクトル・プロセッサ２２Ａ１第
２のし１キヤツシユ１８Ｂに接続された命令ユニットと
実行ユニットと記憶制御装置を含む第２のプロセッサ２
０Ｂ１第２のし１キヤツシユ１８Ｂに接続された第２の
ベクトル・プロセッサ２２Ｂ１第３のし１キヤツシユ１
８Ｃに接続された命令ユニットと実行ユニットと制御記
憶装置を含む第３のプロセッサ２０Ｃ１及び第３のし１
キヤツシユ１８Ｃに接続された第３のベクトル・プロセ
ッサ２２Ｃを含む。共用チャネル・プロセッサＡ　　２
８Ａと共用チャネル・プロセッサ８　２８Ｂが共に記憶
サブシステム１０に接続され、統合アダプタ・サブシス
テム１４．１６も記憶サブシステム１０に接続されてい
る。
第５図は、第２図及び第４図の記憶サブシステム１ｏを
示す。
第５図で、Ｌ２キャッシュ／バス切替えユニッ）２８Ａ
／２６は、ＣｐＯｌＣｐｌ、ｃｐ２の３つの出力信号を
生成する。Ｌ２制御装置１０にも、ｃｐＯｌｃｐｌ、ｃ
ｐ２の３つの出力信号を生成する。Ｌ２キャッシュ／バ
ス切替えユニット２６Ａ／２６のｃｐＯ出力信号とＬ２
制御装置１０にのｃｌ）Ｏ制御信号が、第１のし１キヤ
ツシユ１８Ａを付勢する第１図の記憶サブシステム１０
からの出力信号を構成する。同様に、Ｌ２キャッシュ／
バス切替えユニット２６Ａ／２６とＬ２制御装置１０Ｋ
からのａｐｌ出力信号は、第２のし１キヤツシユ１８Ｂ
を付勢する第１図の記憶サブシステム１０からの出力信
号を構成し、ユニット２６Ａ／２６と制御装置１０にの
Ｃｐ２出力信号は、第３のＬ１キャッシュ１８Ｇを付勢
する第１図の記憶サブシステム１０からの出力信号を構
成する。
第５図で、記憶チャネル・データ・バッファ１０Ｇは５
ｈｃｐａｓ　５ｈｃｐｂｓ　ｎｉｏの３つの出力信号を
生成する。５ｈｃｐａは共用チャネル・プロセッサＡ　
　２８Ａを参照し、５ｈｃｐｂは共用チャネル・プロセ
ッサ８　２８Ｂを参照し、ｎｔｏは統合アダプタ・シス
テム１４／１６を参照する。同様に、アドレス／キー制
御装置１０Ｈは、５ｈｃｐａ１ｓｈｃｐｂ１ｎｉｏの３
つの出力信号を生成する。記憶チャネル・データ・バッ
ファＬＯＧからの５ｈｃｐａ出力信号出力子ドレス／キ
ー制御装置１０Ｈからの５ｈｃｐａ出力信号出力子、第
１図の記憶サブシステム１０から共用チャネル・プロセ
ッサＡ　　２８Ａに対して生成される出力信号を構成す
る。記憶チャネル・データ・バッファＩＯＧからの５ｈ
ｃｌ）ｂ出力信号は、アドレ入／キー制御装置１０Ｈか
らの５ｈｃｐｂ出力信号と共に、第１図の記憶サブシス
テム１０から共用チャネル・プロセッサ８　２８Ｂに対
して生成される出力信号を構成する。記憶チャネル・デ
ータ・バッファＩＯＣからのｎｉｏ出力信号はアドレス
／キー制御装置１０Ｈからのｎｉｏ出力信号と共に、第
１図の記憶サブシステム１０から統合アダプタ・サブシ
ステム１４／１Ｂに対して生成される出力信号を構成す
る。
以下では、第１図ないし第５図、特に第５図を参照して
、本発明の記憶サブシステム１０の機能の説明を行なう
。第５図は、本発明の記憶サブシステム１０の構造を具
体的に示す。
以下の記憶サブシステム１０の機能の説明は、いくつか
の節に分けて行ない、各節で機能説明に含まれる特定の
動作について説明する。機能の説明を始める前に、特定
の各動作が記載されている節を参照する。
１　記憶動作 １．１　プロセッサ記憶装置アーキテクチャの要件 特定のコンピュータ・システムは、マシン構成内でプロ
セッサの記憶装置及び記憶キーを実施する方式に関して
特定の要件をもつ。以下では、こうしたアーキテクチャ
の特定の項目を、本発明の記憶サブシステムとの関連で
論じる。アーキテクチャとは、命令実行の「概念上のシ
ーケンス」をいう。これは、プロセッサ記憶装置アーキ
テクチャの要件に関する議論を理解する上で重要な概念
である。この概念上のシーケンスは極めて簡単である。
まず、主記憶装置から命令が取り出されて復号される。
次に、アーキテクチャで構成されたレジスタまたは主記
憶装置からオペランドが取り出される。命令コードで指
定される機能がオペランドに対して実行される。実行さ
れた機能の結果、がレジスタまたは主記憶装置に戻され
、場合によっては条件コードがセットされる。ＰＳＷの
命令アドレスが更新される。これで１つの命令の実行が
完了する。最後に、次に実行すべき命令が主記憶装置か
ら取り出され、このシーケンスが繰り返される。この概
念上のシーケンスから、「概念上完了した記憶」という
概念が導き出される。「概念上完了した記憶」とは、そ
の記憶を要求した命令から見て、完了している主記憶装
置に対する記憶である。実際には、その記憶は記憶待ち
行列に入れられただけで、まだ物理的にキャッシュまた
は主記憶装置に記憶されていないこともある。この概念
を用いると、命令を早期に完了させてその結果をメモリ
に記憶させ、後続の命令の実行の初期段階をオーバーラ
ツプさせることが可能となる。
１．１．１　　待機記憶アクセス 記憶装置に対する変更は、プロセッサ記憶アクセスによ
って行なわれる。プロセッサ内では、これらの記憶アク
セスが概念上のシーケンスで行なわれる必要がある。簡
単に述べると、命令が順次実行される場合、命令によっ
て指定される順序で記憶が実行される必要がある。その
上、記憶アクセスを待ち行列化して、実際のメモリへの
記憶を無期限に保留することが可能である。ある種の状
況では、待ち行列化された記憶を記憶装置にフラッシュ
することが必要となる。プロセッサ内で、取出し要求が
記憶装置の同じ位置に保留中の待機記憶要求を見つけた
場合、その記憶が完了してからでないとその取出しが可
能とならない。これは、下記で論じる単一イメージ記憶
装置要件の一部である。プロセッサの直列化時に、その
プロセッサについて保留中の記憶装置に対するすべての
記憶をも完了しなければならない。
１．１．２　　単一イメージ記憶装置 記憶サブシステム１０は、単一プロセッサ（ＭＰ／１）
、２連式多重プロセッサ（ＭＰ／２）、３連式多重プロ
セッサ（ＭＰ／３）といくつかの構成で動くように設計
されている。どの場合も、メモリ・システムはある構成
のすべてのプロセッサに対して単一イメージを維持しな
ければならない。すなわち、その構成内のあるプロセッ
サが記憶を変更すると同時に、その構成内のすべてのプ
ロセッサにその変更が見えなければならない。変更が見
えるという原則は、必ずしもチャネルの参照には適用さ
れない。Ｌ２キャッシュは、その構成内の各プロセッサ
中のし１キヤツシユ・レベルにどんなデータが存在する
かのレコードを維持することにより、単一イメージとい
うアーキテクチャ上の要件を処理する。記憶アクセスが
要求側プロセッサに見えるようになったとき、構成内の
他のすべてのプロセッサには記憶の変更も見える。記憶
アクセスが要求側に見えるようになるのは、データが実
際にＬ２キャッシュに記憶されるときである。その記憶
を他のプロセッサに見えるようにするには、要求側が変
更したし１キヤツシユ行を他のし１キヤツシユで相互無
効化する。
１．１．３　　単一アクセス要件 大多数の記憶装置参照では、記憶位置への単一アクセス
が必要である。すなわち、オペランドの要求、取出しあ
るいは記憶では、各オペランドごとに、また記憶フィー
ルド内の各バイトに対するアクセス型式ごとに１回だけ
、記憶位置に対するアクセスが許される。この要件によ
って、メモリ・システム中での記憶アクセス中にマシン
・チエツクが検出された場合の再試行の原則が影響を受
ける。命令が最初に結果をＬ２キャッシュに記憶してか
ら、再試行で記憶アクセスを繰り返そうと試みるまでの
間に、別のプロセッサがその位置に記憶を行なった場合
、命令の再試行は再実行できない。ある命令内で、順次
記憶動作は、Ｌ２キャッシュ書込みバッファ中に変更済
みフィールドを作成し、その命令の動作終了時にのみＬ
２キャッシュを更新することによって処理される。こう
すると、この単一アクセス要件を保証するのに必要な情
報が最小限に減り、同時にＬ２キャッシュの実際の使用
サイクルが減少する。
１．１．４　　オペランドのオーバーラツプ両方のオペ
ランドが記憶装置にある記憶装置間命令内では、オペラ
ンドがオーバーラツプすることが可能である。この条件
の検出は、論理アドレスに基づいて行なう必要がある。
メモリ・システムのハードウェアは、実際にはこのオー
バーラツプの検出を絶対アドレスに基づいて行なう。宛
先フィールドは、実際にはＬ１記憶待ち行列、及びＬ１
キャッシュ・ディレクトリ・セットの場合はＬ１キャッ
シュ、及びＬ２キャッシュ自体ではなくてＬ２キャッシ
ュ書込みバッファに作成される。
オペランドのオーバーラツプが起こると、Ｌ１キャッシ
ュの待ち行列データとＬ２キャッシュからの旧し１キャ
ッシュ行データがインページで組み合わされて、Ｌ１キ
ャッシュに入れられる。破壊的オーバーラツプの場合、
アーキテクチャの面からは、オーバーラツプ部分の取出
しが必ずしも記憶装置から取り出されないと言うことが
できる。
したがって、Ｌ２キャッシュの実際の更新は、その命令
の動作終了時まで延期される。
１．１．５　　インターロックされた更新の規則インタ
ーロックされた更新とは、記憶位置に対する自動更新を
言う。構成内のあるプロセッサがインターロックされた
更新を実行するためにある記憶位置を取り出すとき、要
求側がその記憶位置への記憶（更新）を完了するまで、
要求側はそのデータの唯一のコピーを持つことを保証さ
れる。
このアーキテクチャは、これらの規則のこの厳密な定義
を緩和する。インターロックされた更新位置に対するチ
ャネル参照はすべて通常通り許される。これらの位置に
対する通常の取出し参照は構成中のプロセッサによって
許可される。構成内の他のプロセッサによるインターロ
ックされた更新及び記憶アクセスのための取出しアクセ
スは、元のプロセッサがインターロックされた更新の記
憶位置を使って記憶アクセスを完了するまで禁止される
。記憶サブシステム中では、インターロックされた更新
はダブルワード・アクセスに基づいて実行され、活動イ
ンターロックされた更新が構成中のプロセッサごとに１
つに制限される。プロセッサは、インターロックされた
更新を実施するために以下のシーケンスを実行する。ま
ず、プロセッサは記憶待ち行列をフラッシュする。次に
、Ｌ２キャッシュに対する取出し／ロック要求が行なわ
れる。このときダブルワードがＭＰ／３内の別のプロセ
ッサによってロックされていない場合、要求側にロック
が与えられる。要求側による最初の記憶アクセスが、記
憶／アンロック・アクセスであると仮定する。その命令
に対する動作完了を受は取ると、Ｌ２キャッシュ域で記
憶が処理される。
記憶アドレスが取出し／ロック・アドレスと一致しない
場合は、マシン・チエツクが生じる。
１．１．６　　オペランド記憶の比較 プロセッサ内の概念上のシーケンスによって要求される
ように、ある命令がその結果をある記憶位置に記憶し、
後続のある命令がその同じ位置からオペランドを取り出
す場合、そのオペランド取出しにその記憶位置の更新済
み内容が見えなければならない。絶対アドレスに基づく
比較が必要となる。記憶要求が待ち行列化される場合、
Ｌ２キャッシュで実際に記憶が完了し、構成内のすべて
のプロセッサに見えるようになるまで、オペランドの取
出しを遅延させる必要がある。単一プロセッサでは、記
憶装置に対する変更を認識させるべき他のプロセッサが
ないので、取出しを続行する前にＬ２キャッシュに対す
る記憶が完了していなければならないという制限は適用
されない。チャネルはプロセッサと非同期に実行するの
で、プロセッサがある指定された順序で記憶することを
チャネルに知らせる必要はない。この場合、記憶の完了
をマークするには、Ｌ１記憶待ち行列に入れ、データが
Ｌ１オペランド・キャッシュに存在する場合にそのキャ
ッシュを更新するだけで十分である。しかし、記憶時に
Ｌ１キャッシュにそのデータがない場合は、キャッシュ
記憶階層の全レベルでのデータの整合性を保証するため
、オペランド記憶比較を伴う取出し要求は、Ｌ２キャッ
シュに対する記憶が完了するのを待ってからでないと、
Ｌ１キャッシュにインページできない。
１．１．７　　プログラム記憶の比較 プロセッサ内で、プログラム記憶の比較のケースが２通
りある。その第１は、オペランドのメモリへの比較とそ
れに続く同じ位置からの命令の取出しく記憶後取出し）
に関するもので、第２は命令を命令バッファに事前取出
しし、続いて事前取出し命令の実行前にその記憶位置に
記憶する（取出し後記憶）ものである。プロセッサ内の
概念上のシーケンスによって要求されるように、ある命
令がその結果をある記憶位置に記憶し、続いてその同じ
位置から命令の取出しが行なわれる場合、その命令取出
しにその記憶位置の更新済み内容が見えなければならな
い。論理アドレスに基づく比較が必要である。記憶要求
が待ち行列化される場合、Ｌ２キャッシュで実際に記憶
が完了し、構成内のすべてのプロセッサにそれが見える
ようになるまで、命令の取出しを遅延させる必要がある
。
第２のケースでは、プロセッサ中で実行される各オペラ
ンド記憶のアドレスが、命令ストリーム中の事前に取り
出された命令と比較され、等しい場合は当該の命令が無
効にされる。事前に取り出された命令の供給元であるＬ
１命令キャッシュ行は、実際にはＬ２キャッシュでオペ
ランドの記憶が行なわれるまで無効にされない。オペラ
ンドが記憶された時点で、Ｌ２キャッシュ制御装置は、
Ｌ１命令キャッシュ行の無効化を要求する。単一プロセ
ッサの場合は、プログラム命令がプログラム・オペラン
ドとは物理的に異なるＬ１キャッシュ中に存在し、Ｌ１
オペランド・キャッシュのみに対して記憶が行なわれる
ので、規則は緩和されない。
したがって、記憶後取出しのケースでは、Ｌ２キャッシ
ュが、Ｌ１命令キャッシュに対するインページ以前にプ
ロセッサが記憶した最新のデータを含んでいる必要があ
る。
１．２　階層式プロセッサ記憶システムプロセッサの記
憶装置は、多重レベル・メモリ・システムとして実施さ
れる。一般に、階層中の最高レベルから最低レベルに向
かってルベル進むにつれて、アクセス時間とメモリ・サ
イズが増加する。記憶システムの第ルベルは構成内の各
プロセッサに独自の一連のキャッシュである。次の段は
第２レベル・キャッシュである。このキャッシュは構成
内のすべてのプロセッサが共用する資源である。第３レ
ベルは主記憶装置である。プロセッサが使用できる最後
の記憶段は拡張記憶機構である。この記憶機構は、シス
テム制御プログラムの排他的制御下で半導体ベージング
装置として使われる。
１．２．１　　第ルベル・キャッシュ記憶機構（Ｌｌ） 各プロセッサ内で、第ルベル（Ｌｌ）に制御記憶キャッ
シュ、命令キャッシュ、オペランド・キャッシュの３つ
のキャッシュが存在する。各Ｌ１キャッシュは、特定の
ハードウェア機能に特有のデータの維持を担当する。Ｌ
１制御記憶キャッシュ（Ｌ　Ｉ　ＣＳ’）は、そのプロ
セッサのページ可能マイクロコード用の記憶装置である
。固定制御記憶装置に存在するプロセッサ・マイクロコ
ードをすべて維持することは不可能なので、選択された
マイクロコードで制御される機能がページ可能になる。
マイクロコード・ルーチンは物理的にハードウェアで制
御される記憶域、すなわち主記憶装置のうちシステム制
御プログラムがアクセスできない部分にあり、要求に応
じてＬｉＯ２にベージングされる。３７０−ＸＡプログ
ラムのデータはＬＩＣＳキャッシュにロードされず、ま
たハードウェア制御記憶域中のページ可能マイクロコー
ドにアクセスできないので、このＬＩＣＳキャッシュの
内容は第２レベル・キャッシュの監視を受けない。した
がって、アーキテクチャ上のサポートのためにＬＩＣＳ
キャッシュの内容を追跡する必要はない。Ｌ１命令キャ
ッシュ（ＬＩＩ）は、３′？０−ＸＡプログラムを保持
するために使われる。
何らかの形のプログラム分岐のために行なわれるすべて
の命令取出し、及び順次命令処理のためのすべての命令
事前取出しは、ＬＩＩキャッシュに対して行なわれる。
このキャッシュ内のデータは、アーキテクチャで構成さ
れたプログラム・データなので、このキャッシュの内容
は第２レベル・キャッシュの追跡を受ける。オペランド
の記憶によってこのキャッシュの内容は変更されないが
、このキャッシュ内にあるデータは、プロセッサによっ
てその記憶が実行されるときに無効にされる。
ＬＩＩキャッシュの構成は、６４の合同式クラスス６重
セット連想式である。１回のセット連想式読取りアクセ
スで、連想式またはキャッシュ・セットごとに１６バイ
トがもたらされる。インページによりキャッシュに１６
バイトの書込みができる。
ＬＩＩキャッシュ行のサイズは６４バイトである。
これらの数字から２４にバイトの命令キャッシュがもた
らされる。このキャッシュは、Ｌ１キャッシュ行の絶対
アドレスの高位ピットを維持するし１キヤツシユ・ディ
レクトリ・アレイと、Ｌ１キャッシュ・データ・アレイ
に分かれている。Ｌ１オペランド・キャッシュ（Ｌ　Ｉ
　Ｄ）は、３７〇−ＸＡプログラムのオペランドを維持
する。命令実行のためのオペランドの取出しと記憶は、
すべてこのＬ１キャッシュに対して行なわれる。ＬＩＤ
キャッシュはストアスルー型キャッシュであり、すなわ
ち、ＬＩＤキャッシュで成功しなかったオペランド取出
しは、キャッシュにインページしてからでないとその命
令が続行できないが、オペランドの記憶はそうではない
。プロセッサのオペランド取出し要求がＬＩＤキャッシ
ュで成功しなかったときは、Ｌ２キャッシュまたはＬ３
記憶装置からデータをインページしなければならない。
データが低位の記憶段からＬＩＤキャッシュに転送され
るとき、最初に要求されたダブルワードがまず戻され、
続いてそのＬ１キャッシュ行の残りの部分が戻される。
このようにして、プロセッサが早期に解放されて、Ｌ１
オペランド・キャッシュへのキャッシュ行のインページ
完了とオーバーラツプして、処理を再開することができ
る。ＬＩＤキャッシュに対してオペランド記憶要求が行
なわれたとき、ＬＩＤキャッシュにデータが存在する場
合には、その記憶時にそのデータが更新され、並行して
記憶待ち行列に入れられる。記憶時にＬＩＤキャッシュ
にデータが存在しない場合は、単にその記憶に関連する
アドレスとデータと制御が記憶待ち行列に入れられる。
Ｌ１キャッシュ記憶ミスの場合は、ＬＩＤキャッシュへ
のインページは実行されない。このキャッシュ内のデー
タはアーキテクチャで構成されたプログラム・オペラン
ドなので、このキャッシュの内容は第２レベル・キャッ
シュの追跡を受ける。ＬＩＤキャッシュの構成は、６４
の合同式クラスス６重セット連想式である。１回のセッ
ト連想式読取りアクセスで、・連想式またはキャッシュ
・セットごとに１６バイトがもたらされる。書込みはバ
イト書込み制御により８バイトずつ行なわれる。インペ
ージによりキャッシュに１６バイトの書込みができる。
ＬＩＤキャッシュ行のサイズは６４バイトである。これ
らの数字から２４にバイトのオペランド・キャッシュが
もたらされる。このキャッシュは、Ｌ１キャッシュ行の
絶対アドレスの高位ビットを維持するＬ１キャッシュ・
ディレクトリ・アレイと、Ｌ１キャッシュ・データ・ア
レイに分かれている。
１．２．２　　第２レベル・キャッシュ記憶機構（Ｌ２
） ３連式多重プロセッサ内に第２レベル・キャッシュ記憶
機構が存在する。多重プロセッサ環境での主記憶装置に
対するアーキテクチャ上の要件を実施することに加えて
、サポートする３台のプロセッサに対するバッファ記憶
装置の容量を増加させることがこのキャッシュの役割で
ある。命令とオペランドが共にこのキャッシュに存在し
、このレベルでは区別できない。Ｌ２キャッシュは構成
内のプロセッサ用の共用資源である。このキャッシュは
ストアイソ型キャッシュとして設計され、したがって、
プロセッサに対するすべての参照で、データが完了前に
Ｌ２キャッシュにコピーされる。
Ｌ１キャッシュの取出しミスがあると、強制的にＬ２−
１−ヤッシュｂｚ　ラＬ　１キヤツシユへのインページ
が行なわれ、そのときＬ２キャッシュにデータが存在し
ない場合は、Ｌ１キャッシュへの転送と並行して主記憶
装置からＬ２キャッシュにデータがインページされる。
この場合も、始めのプロセッサ要求が希望するダブルワ
ードが初期のデータ転送に含まれるような順序でデータ
がインページされる。す督てのプロセッサ記憶要求はＬ
２キャッシュに記憶しなければならない。Ｌ２キャッシ
ュがその記憶を試みたときにＬ２キャッシュ行が存在し
ない場合は、その記憶要求の完了前にＬ１キャッシュで
はなくてＬ２キャッシュにそれがインページされる。Ｌ
２キャッシュは、ＭＰ／３内の各プロセッサのために、
ＬＩＩキャッシュもＬＩＤキャッシュも含めてＬ１キャ
ッシュ中のすべてのデータを追跡する。Ｌ２キャッシュ
は、要求側プロセッサ内でのＬ１命令キャッシュ・コピ
ーのローカル無効化と代替プロセッサのＬ１キャ。
シュ・コピーの相互無効化によって、Ｌ２キャッシュ・
アレイに対する記憶が行なわれるとき、プロセッサ間の
記憶の整合性を維持する。Ｌ２キャッシュの構成は、５
１２の合同式クラスス６重セット連想式である。１回の
セット連想式読取りで、連想式またはキャッシュ・セッ
トごとに３２バイトがもたらされる。１行全部の読取り
で、２キヤツシユ・サイクルで１２８バイトがもたらさ
れる。
書込みアクセスはバイト書込み制御によりＬ２２キヤツ
シユ内で１ないし１２８バイトずつ行なわれる。主記憶
装置からのインページは、インページ・バッフ１に書き
込まれ、２サイクル、１２８バイトの書込みアクセスで
完了する。Ｌ２キャッシュ行のサイズは１２８バイトで
ある。これらの数字から、ＭＰ／３内に３８４にバイト
のキャッシュがもたらされる。このキャッシュは、Ｌ２
キャッシュ行の絶対アドレスの高位ビットを維持するＬ
２キャッシュ・ディレクトリ・アレイと、Ｌ２キャッシ
ュ・データ・アレイとに分かれている。さらに、ＬＬキ
ャッシュ・レベルに存在するデータを追跡するため、Ｌ
１キャッシュ・アレイのディレクトリ構造が重複してい
る。あるＬ１重量式は１６個のし２合同式及びＬ２キャ
ッシュ・セットにマツプできるので、６４バイトのＬ１
キャッシュ行ごとに、Ｌ２Ｌ１状況アレイが高位Ｌ２合
同式を維持する。このようにして、Ｌ２キャッシュは、
ＭＰ／３内の各プロセッサについて、Ｌ１キャッシュ・
レベルに何が入っているかを記録する。
１．２．３　　第３レベル主記憶装置（Ｌ３）ＭＰ／３
内に最大限１２８Ｍバイトの主記憶装置が存在する。主
記憶装置は、主記憶装置要求中で供給される絶対アドレ
スでアドレスされる。記憶制御装置は、Ｌ３記憶装置が
利用できる物理ポートを２個備えている。これらのポー
トは、偶数と奇数の１２８バイトＬ３メモリ行に分かれ
ている。
Ｌ３記憶装置のインターフェースは、１６バイトの双方
向多重化コマンド／アドレス及びデータ・バスである。
記憶制御装置は、各ボートに１つずつ、２つの並列動作
を行なうことができる。プロセッサから見ると、Ｌ３記
憶装置に対するアクセスはすべて、完全１２８バイト行
動作を用いたインページ要求及びアウトページ要求のた
めのものである。チャネルから見て、部分（工ないし１
２８バイト）行動作と完全行動作のどちらかをＬ３記憶
装置が利用できる。２フレーム・システムを予想して、
記憶再構成がサポートされている。このサポートは、サ
ブインクレメント・フレーム・マツプ及び記憶マツプと
呼ばれる、別のアドレス変換レベルが可能なアレイから
構成される。このアドレス変換は、絶対アドレスから物
理アドレスへのもので、２Ｍバイトずつのサブインクレ
メントでサポートされる。このサブインクレメント・フ
レーム・マツプにより、記憶マツプが絶対アドレスから
物理アドレスへの完全変換を実施中に、Ｌ３記憶装置ポ
ートを迅速に識別することができる。
１．２．４　　第３レベル主記憶キー 主記憶装置の４にバイトのページごとに、記憶キーがサ
ポートされる。このキーは、４ビツトのアクセス制御フ
ィールドと取出し保護ビット、参照ビット、変更ビット
からなる。記憶キーは、主記憶装置とは別のアレイ内で
維持され、主記憶装置データとは異なる方式でアクセス
される。このアーキテクチャ内には、記憶キーを明示的
に操作するための命令がいくつかある。これらの命令に
加えて、参照ビット及び変更ビットは、この記憶階層内
で様々な記憶要求が実行される間に、暗示的に変更され
る。
１．２．４．１　　参照ビット暗示更新規則Ｌ１キャッ
シュ取出しミスをもたらしたプロセッサ内での各取出し
要求ごとに、所期のＬ１キャッシュ行を含む４にバイト
のページの参照ビットが、インページ・プロセスの一部
として９′１“°にセットされる。Ｌ２キャッシュ内で
実行される各記憶要求ごとに、変更済みダブルワードを
含む４にバイトのページまたはＬ２キャッシュ書込みバ
ッファの参照ビットが１”にセットされる。主記憶装置
から直接参照される記憶フィールドに関する記憶コマン
ドの場合、関連する参照ビットが適宜セットされる。チ
ャネル要求の場合、記憶装置に対して取出し要求または
記憶要求が行なわれるたびに、その要求が求めるデータ
がＬ２キャッシュと主記憶装置のどちらにあろうと、当
該データを含む４にバイトのページの参照ビットが１″
にセットされる。
１．２．４．２　　変更ビット暗示更新規則Ｌ２キャッ
シュ内で各記憶要求が実行されるごとに、変更済みダブ
ルワードを含む４にバイトのページまたはＬ２キャッシ
ュ書込みバッファの変更ビットが１″に変更される。主
記憶装置で直接変更される記憶フィールドに関する記憶
コマンドの場合、関連する変更ビットを１″にセットす
る。チャネル要求の場合、記憶装置に対して記憶要求が
行なわれるたびに、その要求が求めるデータがＬ２キャ
ッシュと主記憶装置のどちらにあろうと、当該データを
含む４にバイトのページの変更ビットが”１°１にセッ
トされる。
１．２．５　　第４レベル拡張記憶機構（Ｌ４）ＭＰ／
３内に最大限２５６Ｍバイトの拡張記憶機構が存在する
。この記憶機構は絶対アドレスでアドレスされ、完全に
システム制御プログラムの制御下にあるものと見なされ
る。記憶制御装置は、Ｌ４記憶機構が利用できる物理ボ
ートを１個備えている。Ｌ４メモワ行のサイズは１２８
バイトである。Ｌ４記憶機構のインターフェースは、１
６バイトの双方向多重化コマンド／アドレス及びデータ
・バスである。記憶制御装置は、任意の時間に活動状況
にあるＬ４記憶機構を利用して１つの動作を行なうこと
ができる。Ｌ４記憶機構に対するプロセッサからのアク
セスはすべて共用記憶データ・バッファを使用し、１２
８バイトの境界でアドレス指定された完全１２８バイト
行にアクセスする。Ｌ４記憶機構に対するチャネルから
のアクセスはすべて、一連の記憶チャネル・データ・バ
ッファのうちの１つを使用し、１２８バイトの境界でア
ドレス指定された完全１２８バイト行にアクセスする。
１．３　階層式キャッシュ・データ規則２つのデータ保
持レベルをもつキャッシュ構成内でデータの整合性を維
持するために、いくつかの規則を設定しなければならな
い。それらの規則には、アーキテクチャ上の要件を満た
すために必要なものもあれば、ハードウェアの実施に必
要なものもある。Ｌ１キャッシュは、それ自体があるプ
ロセッサ内での記憶の整合性を扱う任に当たる。
Ｌ２キャッシュは、主として構成内のプロセッサ間でＭ
Ｐ／３内のＬ１キャッシュの整合性を扱う任に当たる。
１．３．１　　プロセッサ内Ｌ１キャッシュ・データ規
則 プロセッサ内で、あるキャッシュ行（６４バイト）が同
時にＬ１命令キャッシュ中とＬ１オペランド・キャッシ
ュ中に存在することができる。このことは、あるプロセ
ッサ内で同じ行に対して同時に命令取出しとオペランド
取出しが行なわれ得ることを意味する。しかしプロセッ
サ記憶要求はＬＩＤキャッシュのみに対して行なわれる
ので、その要求によって変更フィールドを含むＬ１命令
キャッシュ行が無効にならなければならない。続いて、
その記憶がＬ２キャッシュによって処理されるとき、Ｌ
２キャッシュは要求側のＬ１命令キャッシュに対するそ
のＬ１吠況を検査する。命令キャッシュにコピーが見つ
かった場合、その命令キャッシュに対するＬ１状況がク
リアされ、そのＬ１命令キャッシュのコピーを無効にせ
よとのローカル無効化要求が要求側プロセッサに転送さ
れる。Ｌ２キャッシュで記憶が完了したとき、Ｌ１オペ
ランド・キャッシュのＬ１状況の変更は行なわれない。
この無効化は、指定したサイクル数で行なわれることが
保証されており、この無効化プロセスはＬ２キャッシュ
への記憶動作に他の影響を与えない。すなわち、Ｌ１キ
ャッシュ・コピーのローカル無効化を行なう際に、Ｌ２
キャッシュ・パイプラインで遅延は生じない。記憶待ち
行列内にある記憶は、待ち行列に入った順に処理される
ことに留意されたい。すなわち、保留中の記憶の衝突、
取出し要求が可能となるために完了しなければならない
記憶が、最も古い記憶待ち行列項目から数項目後にある
可能性がある。プロセッサ内では、オペランド記憶の比
較及びプログラム記憶の比較に関する規則を守らなけれ
ばならない。
１．３．１．１　　オペランド記憶の比較Ｌ１オペラン
ド・キャッシュにオペランド取出し要求が指示されたと
き、絶対アドレスをそのプロセッサのＬ１記憶待ち行列
中の活動項目と比較しなければならない。活動項目とは
、概念上完了した記憶、プロセッサから見て完了してい
るが、Ｌ２キャッシュには書き込まれていない、ある命
令に対する記憶待ち行列に入っている記憶を言う。
２つの状況を扱う必要がある。オペランド記憶の比較の
可能性を最小限に抑えるため、オペランド取出し要求の
結果、Ｌ１キャッシュ・ヒツトとなったとき、オペラン
ド取出しの絶対アドレスが、８バイトの境界までのＬ１
記憶待ち行列の活動項目と比較される。比較の結果等し
い場合、Ｌ２キャッシュ中で必要な記憶要求が完了する
まで、その取出しは保留される。これは多重プロセッサ
構成における単一イメージ記憶システムに対するアーキ
テクチャ上の要件である。オペランド取出しの結果、Ｌ
１キャッシュ・ミスとなった場合、オペランド取出しの
絶対アドレスが、Ｌ１キャッシュ行（６４バイト）の境
界までのＬ１記憶待ち行列の活動項目と比較される。比
較の結果等しい場合、Ｌ２キャッシュ中で必要な記憶要
求が完了するまで、その取出しは保留される。こうする
必要があるのは、Ｌ１キャッシュ行をＬ１オペランド・
キャッシュにインページする前に、Ｌ１キャッシュ行に
対する保留中のすべての記憶がＬ２キャッシュで完了す
ることを保証するためである。こうすることにより、キ
ャッシュ記憶階層内でのデータの整合性が維持される。
インページ・プロセスの一環として、Ｌ２キャッシュは
当該のＬ１オペランド・キャッシュ内にＬ１行が存在す
ることを反映するように、そのＬ１状況を更新する。記
憶域間命令内での破壊的なオペランド・オーバーラツプ
のケースを考慮しなければならない。この状況では、第
１の記憶オペランドの最初のバイトが第２のオペランド
の記憶フィールドにあるので、ある命令内にオペランド
記憶比較条件が存在する。この場合、オペランド記憶の
比較は現在活動杖態の命令に対するものであり、その取
出し要求は特別の扱いをしなければならない。取出しの
結果Ｌ１キャッシュ・ヒツトになると、Ｌ１キャッシュ
が変更済み記憶フィールドを含むので、そこがらデータ
を獲得することができる。取出しの結果Ｌ１キャッシュ
・ミスになった場合は、Ｌ２キャッシュからのインペー
ジ・データがＬｌ記憶待ち行列のデータと組み合わされ
てＬ１キャッシュ行の最新のコピーが形成されてから、
要求されたデータがプロセッサに送られ、Ｌ１キャッシ
ュとディレクトリが更新される。Ｌ１キャッシュ・ミス
条件の場合にＬ１キャッシュ行の比較を行なう目的は、
Ｌ１キャッシュとＬ２キャッシュの間でデータの整合性
を保つことである。この状況について説明するために例
を示す。あるＬ１キャッシュ行を”　Ａ　”と名付け、
行″Ａ″中のダブルワードをＡＯ”−Ａ７°１と呼ぶ。
記憶命令でＡ２″にデータが入り、その行は現在Ｌ１キ
ャッシュ中にない。したがって、その記憶待ち行列にだ
け項目が作成される。次の取出し命令でＡ５“が要求さ
れる。記憶されたデータに対する保留中の記憶の衝突は
ないが、その行がＬ１キャッシュにないので、Ｌ１キャ
ッシュ・ミスとなる。Ｌ２キャッシュがその行をＬ１キ
ャッシュに転送して、取出しが完了する。Ａ２°゛に対
する記憶がＬ２キャッシュで完了し、その項目が待ち行
列から取り除かれる。もはや、ＬＬキャッシュ中とＬ２
キャッシュ中のＡ２″に対するデータは等しくない。置
換されたＬ１キャッシュ行の状況を考慮する。その行が
変更されていない場合、あるいは変更されているがその
行に対する保留中の記憶が記憶待ち行列中にはない場合
、同一コピーがＬ２キャッシュにも存在する。Ｌ１行が
単に取出し要求に対する到来行で置き換えられる。行が
変更されているがその行に対する保留中の記憶が記憶待
ち行列中にはない場合は、Ｌ２キャッシュ・レベルに正
確なコピーは存在しない。しかし、このことは問題には
ならない。保留中の記憶は最終的には完了し、それが属
する行は、後続の取出し要求がその行内のデータを求め
ない限り、Ｌ２キャッシュ・レベルにだけ存在する。そ
の時点で、到来し１キャッシュ行に対する保留中の記憶
の衝突のために、インページの前に強制的に記憶が完了
させられる。
どの場合にも、置換すべく選択されたＬ１行は、単に取
出し要求に対する到来行で重ね書きされる。
１．３．１．２　　プログラム記憶の比較Ｌ１命令キャ
ッシュに命令取出し要求または命令事前取出し要求が指
示されたとき、論理アドレスをそのプロセッサのＬ１記
憶待ち行列中の活動項目と比較しなければならない。活
動項目とは、概念上完了した記憶、プロセッサから見て
完了しているがＬ２キャッシュに書き込まれていない、
ある命令に対する記憶待ち行列に入れられた記憶を言う
。この場合も、２つの状況を扱う必要がある。記憶後取
出しの場合では、オペランド記憶要求が命令取出し要求
の前にくる。命令取出し要求の結果、Ｌ１キャッシュ・
ヒツトとなった場合、命令取出しの論理アドレスが、８
バイトの境界までの活動し１記憶待ち行列項目と比較さ
れる。比較の結果が一致した場合、Ｌ２キャッシュ中で
必要な記憶要求が完了するまでその取出しは保留になる
。その結果、最終的にＬ２キャッシュがＬ１命令キャッ
シュ・コピーのローカル無効化を要求する。保留中の記
憶衝突が除去されると、命令取出しの再実行の結果、Ｌ
１キャッシュ・ミスとなる。命令取出し要求の結果、Ｌ
１キャッシュ・ミスとなった場合は、命令取出しの論理
アドレスがＬ１キャッシュ行（６４バイト）の境界まで
の活動Ｌ１記憶待ち行列項目と比較される。比較の結果
一致した場合は、Ｌ２キャッシュ中で必要な記憶要求が
完了するまでその取出しは保留になる。
それが必要なのは、Ｌ１キャッシュ行をＬ１命令キャッ
シュにインページする前に、Ｌ１キャッシュ行に対する
保留中のすべての記憶がＬ２キャッシュ中で完了するこ
とを保証するためである。こうすると、キャッシュ記憶
階層内でのデータの整合性が維持される。インページ・
プロセスの一環として、Ｌ２キャッシュは、当該のＬ１
命令キャッシュ中にＬ１キャッシュ行が存在することを
反映するようにそのＬ１状況を更新する。取出し後記憶
の場合では、命令取出し要求がオペランド記憶要求の前
にくる。この場合、データはＬ１命令キャッシュに存在
し、おそらくは命令バッファにも存在する。オペランド
記憶アドレスが事前取出し命令アドレスと一致すると、
Ｌ１オペランド・キャッシュに対してオペランド記憶要
求が行なわれるときに、必要な命令バッファの内容が無
効にされる。
廃棄された命令は、その後、Ｌ２キャッシュに対する必
要な記憶が完了した後で、記憶装置から再度取り出さな
ければならない。Ｌ２キャッシュで保留中の記憶の衝突
が処理されると、Ｌ２キャッシュはＬ１状況の当該の項
目をクリアし、Ｌｌ命令キャッシュのコピーのローカル
無効化を要求する。ここで命令の再取出しの結果、Ｌ１
キャッシュ・ミスとなり、Ｌ２キャッシュからインペー
ジが行なわれる。Ｌ１キャッシュは、別々の命令キャッ
シュ及びオペランド・キャッシュとして構成されている
ので、それぞれ・に変換ルックアサイド・バッファ（Ｔ
ＬＢ）が設けられる。それぞれのＴＬＢの内容が異なる
ことがあり得るので、オペランド・キャッシュＴＬＢの
ヒツトをもたらすオペランド記憶が、命令キャッシュＴ
ＬＢのミスをもたらすことがある。こうした状況のもと
では、論理アドレスが、命令キャッシュ・ディレクトリ
を検査するのに必要な絶対アドレスにうまく変換されな
いため、Ｌ１命令キャッシュにもＬ１オペランド・キャ
ッシュにも存在するし１キャッシュ行は、Ｌｌ命令キャ
ッシュによって直ちに無効にできない。これを克服する
には、ここで選択した方法以外にも２つの代替方法があ
る。第１に、アドレス変換を成功させるために、命令キ
ャッシュ機能内に重複オペランド・キャッシュＴＬＢを
維持することができる。第２に、変換済みのアドレスを
オペランド・キャッシュＴＬＢから取り出すか、あるい
は実際にアドレス変換を行なうかして、プロセッサを停
止させて、命令キャッシュ機能にアドレスの変換を行な
わせることができる。どちらの代替方法も、ここで選択
したものほど効率的ではない。
１．３．ｉ　３　　Ｌｌキャッシュ・インページ・バッ
ファの比較 Ｌ１オペランド・キャッシュは、Ｌ１キャッシュ・ミス
によるインページの際にＬ１キャッシュ行を保持するよ
うに設計されたインページ・バッファを含む。Ｌ１キャ
ッシュ取出しミスのとき、インページ・プロセスでまず
所期のダブルワードが転送され、続いてＬ１キャッシュ
行の残りの部分が転送される。インページ・データはＬ
１キャッシュに一時に１６バイトずつ直接ロードされる
のではなく、Ｌ１キャッシュ・インページ・バッフ１に
ロードされる。初期データ転送の後、プロセッサ・パイ
プラインが再起動し、処理が続行できるようになる。Ｌ
１キャッシュ・インページ・バッファに対する前のイン
ページが完了する間に、Ｌ１キャッシュに対する次の取
出し要求及び記憶要求が発生し得る。しかし、この機能
を加えると、キャッシュ・データ規則は複雑になる。初
期データ転送とプロセッサ・パイプラインの再起動の後
、次の取出し要求が同じＬ１キャッシュ行からのデータ
を必要とする場合は、データがＬ１キャッシュ・インペ
ージ・バッファに転送されるのを待ってからでないと続
行できない。依然としてＬ１キャッシュ取出しミスと見
なされるものの、Ｌ１キャッシュ行のインページがすで
に進行中なので、その要求はＬ２キャッシュに転送され
ない。初期データ転送とプロセッサ・パイプラインの再
起動の後、同じＬ１キャッシュ行に対する次の記憶要求
が発生した場合、その記憶要求は放棄される。Ｌ１キャ
ッシュ・インページ・バッフ１の内容がＬ１キャッシュ
にロードされ、キャッシュ・ディレクトリが更新される
まで、プロセッサ・パイプラインは停止する。これが必
要なのはキャッシュ記憶階層の各レベル間でデータの整
合性を維持し、Ｌ１状況が１つのＬ１キャッシュ中であ
るし１キャッシュ行が複数発生することを反映する可能
性をなくすためである。別法として、記憶要求によって
、Ｌｌ−１−ヤッシュ・インページ・バッファの内容を
無効にし、命令の処理を続行させることもできる。
しかし、そうすると、Ｌ２キャッシュ制御装置にとって
Ｌ１キャッシュ行が複数のキャッシュ・セットに存在す
るように見える恐れがある。次の例を考えてみる。ある
Ｌ１キャッシュ行が、取出しミスのためＬ１キャッシュ
・インページ・バッファに現在インページされている。
Ｌ２キャッシュからの初期データ転送の後、プロセッサ
・パイプラインが再起動する。Ｌ２キャッシュ制御装置
中でＬ１状況が更新されるが、Ｌ１キャッシュの活動に
より、インページ・バッファの内容をＬＬ−１−ヤッシ
ュにロードし、Ｌ１ディレクトリを更新することが妨げ
られる。インページ・バッファ中のその行に対する記憶
で、インページ・バッファの内容が無効にされる。同じ
行に対する後続の取出しで、Ｌ１キャッシュに対して、
おそらくは別のＬ１キャッシュ・セットに対してインペ
ージが行なわれる。Ｌ１キャッシュ取出しミスの結果、
Ｌ２のＬ１状況アレイが更新される。このとき、Ｌ１状
況は、Ｌ１キャッシュのその行が２つ存在することを反
映するようになっている。
１．３．２　　プロセッサ間Ｌ１キャッシュ・データ規
則 ＭＰ／３内で、あるＬ１キャッシュ行が複数のプロセッ
サ中に同時に存在することがあり得る。
その結果、各プロセッサ中の命令キャッシュとオペラン
ド・キャッシュがコピーを含む場合、ＭＰ／３のＬ１キ
ャッシュ・レベルに最高６つのコピーが存在することが
あり得る。
１．３．２．１　　取出しアクセス プロセッサ内の保留中の記憶の衝突を妨げる、プロセッ
サによる記憶装置取出しアクセスの場合は、このアクセ
スが禁止されることはない。Ｌ１キャッシュ・ヒツトの
場合の取出しは、代替プロセッサ中にＬ１キャッシュ行
が存在するかどうかにかかわらず、続行される。興味あ
る状況はＬ１キャッシュ取出しミスの場合である。その
要求がＬ２キャッシュによって処理されるとき、Ｌ１キ
ャッシュ・インページ要求は、要求されたし１キャッシ
ュ行内のダブルワードに対して代替プロセッサがロック
を保持する場合でもそれを無視し、当該のＬ１キャッシ
ュに対するＬ１状況が、そのＬ１キャッシュ中に新しい
行が存在することを反映するように更新される。プロセ
ッサによる取出し及びロック・アクセスの場合、そのプ
ロセッサの記憶待ち行列がまずＬ２キャッシュにフラッ
シュされ、その結果、保留中の記憶衝突は存在しないこ
とになる。この取出しアクセスが禁止されるのは、別の
プロセッサがすでに同じダブルワードに対するロックを
含む場合だけである。それ以外の場合は、ダブルワード
のロックが許可され、取出しアクセスが許され、そのＬ
１キャッシュ行のコピーが複数のプロセッサ中に存在で
きる。この実施様態によれば、ＭＰ／３内のすべてのプ
ロセッサが、同じＬ１キャッシュ行内の異なるダブルワ
ードに対するロックを保持することが可能である。
１．３．２．２　　記憶アクセス プロセッサによる記憶アクセス時に、プロセッサ間Ｌ１
キャッシュ・データ規則の他に、他のプロセッサのＬ１
キャッシュの相互無効化も行なわなければならない。他
のプロセッサのＬ１キャッシュ・コピーの無効化は、記
憶要求がＬ２キャッシュ・レベルで処理され、Ｌ２キャ
ッシュ・データ・アレイが更新されるときに行なわれる
。順次記憶動作の場合、Ｌ１キャッンユ・コピーの検査
は、記憶待ち行列データがＬ２キャッシュ書込みバッフ
ァに転送される間には行なわれず、Ｌ２キャッシュが実
際に更新される順次記憶完了ルーチンの間だけ行なわれ
る。他のプロセッサのＬ１キャッシュに対するＬ２のＬ
１状況アレイが、指定されたＬ１キャッシュ行があるか
どうか探索される。それが見つかった場合、必要に応じ
て代替プロセッサ中の両方のＬ１キャッシュに同時に無
効化要求が送られ、無効にされたし１キャッシュ行に対
するコピー状況が当該のＬ１状況アレイ中でクリアされ
る。無効化は指定されたサイクル数の間に起こることが
保証され、この無効化プロセスでＬ２キャッシュへの記
憶動作が他の影響を受けることはない。すなわち、Ｌ１
キャッシュ・コピーの相互無効化を行なうために、Ｌ２
キャッシュ・パイプライン中で遅延が生じることはない
。
あるプロセッサ内のＬ１キャッシュから事前に取り出さ
れたが、そのプロセッサでまだ使用されていない命令や
オペランドは、構成内の別のプロセッサによりＬ２キャ
ッシュ中で記憶アクセスが行なわれるときに、Ｌ１キャ
ッシュ・コピーが相互無効化されるため、無効化する必
要はない。しかし、相互無効化要求が要求するＬ１キャ
ッシュ行の一部または全部がＬ１キャッシュ・インペー
ジ・バッファ中に存在する場合は、その行がＬ１キャッ
シュにある場合と同様に、それを無効化しなければなら
ない。それが必要なのは、アーキテクチャ上の順応性を
保証するためである。プロセッサ間Ｌ１キャッシュ・コ
ピーの無効化は、Ｌ２キャッシュ・レベルで記憶アクセ
ス時にのみ行なわれる。実際には、インターロックされ
た更新のための無効化を、取出し及びロック・アクセス
時に行なうこともできるが、そうすると、そのＬ１キャ
ッシュ行内の他のデータに対する代替プロセッサからの
取出しアクセスまたは取出し及びロック・アクセスが妨
げられることになる。インターロックされた更新では、
Ｌ２キャッシュ・レベルでロー／　り・レジスタをセッ
トする必要があり、かつそのロックは記憶装置中のダブ
ルワードに対して行なわれるので、記憶及びアンロック
・アクセス時に無効化を行なって、そのＬ１キャッシュ
行に対する同時取出しが可能になるようにすることに決
定した。
したがって、取出しアクセスで、Ｌ１キャッシュ・コピ
ーの相互無効化が必要となることはない。
２　記憶装置ルーチン ２．１　　ＭＰ／３主記憶装置取出しルーチン２．１．
１　　記憶装置取出し、ＴＬＢミス実行ユニットが、Ｌ
１キャッシュに記憶装置取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する絶対アドレスがもたらされない。実行ユニ
ットに動的アドレス変換要求が提示され、その結果が出
るまで現記憶動作は保留になる。ＴＬＢ　ミスで、ＴＬ
Ｂからの比較すべき有効な絶対アドレスがないために、
Ｌ１キャッシュ・ディレクトリ探索の結果がオーバーラ
イドされる。Ｌ１キャッシュに対するセット連想式読取
りが同時に実施される。
得られたデータは無視される。ＴＬＢミス条件により、
要求はＬ２キャッシュに転送されない。アドレスが首尾
よく変換された場合は、続いて要求が再実行される。
２．１．２　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外、Ｌ１キャッシュ・ヒン トまたはミス 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式Ｔ、ＬＢ探索で、要求によって
提示された論理アドレスに対する絶対アドレスがもたら
される。しかし、ＴＬＢアクセスの結果、アクセス例外
、すなわち保護またはアドレッシングが検出される。実
行ユニットにアドレス例外が通知され、現記憶動作が無
効にされる。このアクセス例外により、Ｌ１キャッシュ
・ディレクトリ探索の結果がオーバーライドされる。
Ｌ１キャッシュに対するセット連想式読取りが同時に実
施される。得られたデータは無視される。
アクセス例外により、要求はＬ２キャッシュに転送され
ない。
２．１．３　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、Ｌ１キャッシュ・ ヒツト、保留中の記憶衝突なし 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する、アクセス例外なしの絶
対アドレスがもたらされる。
Ｌ１キャッシュ・ディレクトリの探索で、ＴＬＢからの
絶対アドレスと一致したために、キャッシュ中にデータ
が見つかり、Ｌ１ヒツトとなる。Ｌ１キャッシュに対す
るセット連想式読取りが同時に実施される。Ｌ１キャッ
シュ・ヒツトの結果、Ｌ１オペランド・キャッシュ要求
の場合、保留中の記憶の衝突があるかどうか調べるため
、取出し要求の絶対アドレスが、８バイトの境界までの
概念上完了した記憶の待ち行列項目の絶対アドレスと比
較される。Ｌ１命令キャッシュ要求の場合は、保留中の
記憶の衝突があるかどうか調べるため、取出し要求の論
理アドレスが、８バイトの境界までの概念上完了した記
憶の待ち行列項目の絶対アドレスと比較される。また、
この取出し要求が記憶載量命令の実行の一部である場合
は、破壊オペラントノオーバーラツプを検出するため、
この命令に対する記憶待ち行列項目の絶対アドレス同士
が比較される。保留中の記憶の衝突はない。セット連想
式キャッシュ・ディレクトリの探索で、ＴＬＢからの絶
対アドレスとの一致によってキャッシュ・セットが識別
され、選択されたデータが、要求側に転送するため、要
求及びアドレスごとに適切に調整される。Ｌ１キャッシ
ュ・ヒツト条件により、要求はＬ２キャッシュに転送さ
れない。
２．１．４　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、Ｌ１キャッシュ・ ミス、保留中の記憶衝突なし、Ｌ２ キャッシュ・ヒツト 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する、アクセス例外なしの絶
対アドレスがもたらされる。
Ｌ１キャッシュ・ディレクトリのセット連想式探索で、
ＴＬＢからのアドレスと一致しなかったために、要求さ
れたデータがキャッシュになり、Ｌ１キャッシュ・ミス
であることが判明する。ＬＬキャッシュに対するセット
連想式読取りが同時に実施される。Ｌ１キャッシュ・ミ
スの結果、Ｌ１オペランド・キャッシュ要求の場合、保
留中の記憶衝突があるかどうか調べるため、取出し要求
の絶対アドレスが、Ｌ１キャッシュ行（６４バイト）の
境界までの概念上完了した記憶の待ち行列項目の絶対ア
ドレスと比較される。Ｌ１命令キャッシュ要求の場合は
、保留中の記憶衝突があるかどうか調べるため、取出し
要求の絶対アドレスが、Ｌ１キャッシュ行（６４バイト
）の境界までの概念上完了した記憶の待ち行列項目の論
理アドレスと比較される。また、この取出し要求が記憶
載量命令の実行の一部である場合は、破壊オペランドの
オーバーラツプを検出するため、この命令に対する記憶
待ち行列項目の絶対アドレス同士が比較される。
保留中の記憶の衝突はない。Ｌ１キャッシュへのインペ
ージが必要なので、Ｌ１キャッシュはＬ２キャッシュに
主記憶装置取出し要求及び絶対アドレスのビット４：２
８を転送する。次のサイクルで、Ｌ１キャッシュ行の置
換すべきＬ１キャッシュ・セットが、Ｌ１キャッシュ識
別子、すなわち制御記憶、命令キャッシュまたはオペラ
ンド・キャッシュと共にＬ２キャッシュに転送される。
選択された置換項目がＬ１キャッシュ・ディレクトリで
無効にされる。保留中の記憶衝突がある場合は、その保
留中の記憶衝突をもたらすプロセッサ記憶要求がＬ２キ
ャッシュに書き込まれてその条件がＬ１キャッシュ中で
クリアされるまで、Ｌ１取出しミス要求はＬ２キャッシ
ュに転送されない。Ｌ２キャッシュの優先順位により、
このプロセッサ取出し要求が処理すべく選択される。Ｌ
２制御装置は、プロセッサＬ２キャッシュ取出しコマン
ドとＬ２キャッシュ合同式をＬ２キャッシュ制御装置に
転送し、プロセッサＬ２キャッシュ取出しコマンドをメ
モリ制御装置に転送する。要求側プロセッサのＬ１キャ
ッシュへのインページが必要とされ、要求側プロセッサ
が所をするロックまたは回線保留、あるいは代替プロセ
ッサが所有する、訂正不能記憶エラー標識が活動状態で
ないロックまたは回線保留の有無にかかわらず、それが
許可される。Ｌ２キャッシュ・ヒツトをもたらしたＬ２
キャッシュ・ディレクトリの探索から、次の２つの条件
のどちらかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの、訂正不能エ
ラー標識が活動状態の凍結レジスタ、または訂正不能エ
ラー標識が活動状態の回線保留レジスタが、要求された
Ｌ２２キヤツシユに対してセットされる。Ｌ２制御装置
は、訂正不能な記憶装置エラーを伴う凍結または回線保
留が解除されるまで、この取出し要求を保留にする。こ
のプロセッサに対する記憶待ち行列要求は、依然として
Ｌ２制御装置の処理を受けることができる。
アドレス／キーに情報は転送されない。Ｌ２キャッシュ
行状況及びキャッシュ・セットがＬ２キャッシュ制御装
置に転送され、キャッシュ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。訂正不能記憶エラー衝突を伴う代替プ
ロセッサの凍結または回線保留のため、強制的にロック
状況になる。
訂正不能記憶エラー衝突を伴う凍結または回線保留のた
め、Ｌ１状況アレイの更新が阻止される。
Ｌ２キャッシュ制御装置が、プロセッサＬ２キャッシュ
取出しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２データ・フローに転
送して、指定された合同式で６つのＬ２キャッシュ・セ
ットが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るには、２つの読取リサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及びロックというＬ２キャッシュ
行状況を受は取ると、要求側Ｌ１キャッシュへのデータ
転送を阻止し、コマンドをドロップする。メモリ制御装
置がＬ２コマンドとＬ３ボート識別を受は取る。Ｌ２ヒ
ツト及びロックというＬ２キャッシュ行状況を受は取る
と、その要求はドロップされる。
ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セ・ソト・コマンドに
より、絶対アドレスがアドレス／キーに転送される。Ｌ
２キャッシュ行状況とキャッシュ・セットがＬ２キャッ
シュ制御装置に転送され、キャッシュ・セット修飾子が
Ｌ２キャッシュに転送され、Ｌ２キャッシュ行状況がメ
モリ制御装置に転送される。要求側プロセッサのＬ１キ
＋　ツシュのＬ１状況アレイが、Ｌ１キャッシュ内にＬ
１キャッシュ行が存在することを反映するように更新さ
れる。Ｌ１キャッシュ合同式を使ってＬ１状況アレイが
アドレスされ、Ｌ２キャッシュ・セットと高位合同式が
、プロセッサ取出し要求で転送されたＬ１キャッシュ・
セット及び識別によって選択された項目に入れるデータ
として使われる。
Ｌ２キャッシュ制御装置がプロセッサＬ２キャッシュ取
出しコマンドとＬ２キャッシュ合同式を受は取って、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２データ・フローに転
送して、指定された合同式で６つのＬ２キャッシュ・セ
ットが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るために２つの読取りサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及び非ロックというＬ２キャッシ
ュ行状況を受は取ると、そのＬ２キャッシュ・セットを
使って、各読取りサイクルで適切な３２バイトを選択し
、最初に要求されたダブルワードから順に１転送サイク
ルごとに８バイトずつ要求側Ｌ１キャッシュにゲートす
る。
処理が再開される間に、キャッシュがロードされ、続い
てＬ１キャッシュ・ディレクトリが更新され、Ｌ１キャ
ッシュのインページ動作が完了する。メモリ制御装置が
Ｌ２コマンドとＬ３ポート識別を受は取る。Ｌ２ヒツト
及び非ロックというＬ２キャッシュ行状況を受は取ると
、その要求はドロップされる。アドレス／キーが、参照
ビット更新のために絶対アドレスを受は取る。ブロモ、
す取出し要求で要求されるＬ１キャッシュ行を含む４に
バイトのページに対する参照ビットが１″にセットされ
る。
２．１．５　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、Ｌ１キャッシュ・ ミス、保留中の記憶衝突なし、Ｌ２ キャッシュ・ミス 実行ユニットが、Ｌｌキャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する、アクセス例外なしの絶
対アドレスがもたらされる。
Ｌ１キャッシュ・ディレクトリのセット連想式探索で、
ＴＬＢからのアドレスと一致しなかったために、要求さ
れたデータがキャッシュになく、Ｌ１キャッシュ・ミス
であることが判明する。Ｌ１キャッシュに対するセット
連想式読取りが同時に実施される。Ｌ１キャッシュ・ミ
スの結果、Ｌ１オペランド・キャッシュ要求の場合、保
留中の記憶衝突があるかどうか調べるため、取出し要求
の絶対アドレスが、Ｌ１キャッシュ行（６４バイト）の
境界までの概念上完了した記憶の待ち行列項目の絶対ア
ドレスと比較される。Ｌ１命令キャッシュ要求の場合は
、保留中の記憶衝突があるかどうか調べるために、取出
し要求の論理アドレスが、Ｌ１行（６４バイト）の境界
までの概念上完了した記憶の待ち行列項目の論理アドレ
スと比較される。
また、この取出し要求が記憶載量命令の実行の一部であ
る場合は、破壊オペランドのオーバーラツプを検出する
ため、この命令に対する記憶待ち行列項目の絶対アドレ
ス同士が比較される。保留中の記憶の衝突はない。Ｌ１
キャッシュへのインページが必要なので、Ｌ１キャッシ
ュはＬ２キャッシュに主記憶装置取出し要求と絶対アド
レスのビット４：２８を転送する。次のサイクルで、Ｌ
１キャッシュ行の置換すべきＬ１キャッシュ・セットが
、Ｌ１キャッシュ識別子、すなわち制御記憶、命令キャ
ッシュまたはオペランド・キャッシュと一緒にＬ２キャ
ッシュに転送され゛る。選択された置換項目がＬ１キャ
ッシュ・ディレクトリで無効にされる。保留中の記憶衝
突がある場合は、その保留中の記憶衝突をもたらすプロ
セッサ記憶要求カＬ２キャッシュに書き込まれてその条
件がＬ１キャッシュ中でクリアされるまで、Ｌ１キャッ
シュ取出しミス要求はＬ２キャッシュに転送されない。
Ｌ２キャッシュの優先順位により、このプロセッサ取出
し要求が処理すべく選択される。Ｌ２制御装置は、プロ
セッサ上２キャッシュ取出しコマンドとＬ２キャッシュ
合同式をＬ２キャッシュ制御装置に転送し、プロセッサ
上２キャッシュ取出しコマンドをメモリ制御装置に転送
する。要求側プロセッサのＬ１キャッシュへのインペー
ジが必要とされ、要求側プロセッサが所有するロックま
たは回線保留の有無、あるいは代替プロセッサが所有す
る、訂正不能記憶エラー標識が活動状態でないロックま
たは回線保留の有無にかかわらず、それが許可される。
Ｌ２キャッシュ・ミスをもたらしたＬ２キャッシュ・デ
ィレクトリの探索から、次の３つの条件のいずれかが生
じる。Ｌ２キャッシュ・ミスの結果、取出し要求は保留
にされ、要求されたし３行に対するインページが行なわ
れる間、他の要求がＬ２キャッシュで処理される。
ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、このプロセッサに対する前のＬ２
キャッシュ・インページが保留になっている。Ｌ２制御
装置は、前のインページ要求が完了するまで、この取出
し要求を保留にする。
コマンド・バッファも記憶待ち行列もＬ２キャッシュの
インページが完了するまで保留になっているので、Ｌ２
キャッシュ中のこのプロセッサに対する要求は、それ以
上処理を受けることができない。アドレス／キーに情報
は転送されない。Ｌ２キャッシュ行状況及びキャッシュ
・セットがＬ２キャッシュ制御装置に転送され、キャッ
シュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２
キャッシュ行状況がメモリ制御装置に転送される。前の
インページ要求のため、強制的にロック状況になろうＬ
２キャッシュ・ミスのため、Ｌ１状況アレイの更新が阻
止される。Ｌ２キャッシュ制御装置が、プロセッサ上２
キャッシュ取出しコマンドとＬ２キャッシュ合同式を受
は取り、Ｌ２キャッシュに対するアクセスを開始する。
Ｌ２キャッシュ制御装置がそのコマンドをＬ２データ・
フローに転送して、指定された合同式で６つのＬ２キャ
、ツシュ・セットが読み取られる。所期の６４バイトの
Ｌ１キャッシュ行を得るには、２つの読取りサイクルを
要する。第１の読取りサイクルで、プロセッサが要求す
るダブルワードを含む３２バイトがもたらされる。Ｌ２
キャッシュ制御装置は、Ｌ２ミス及びロックというＬ２
キャッシュ行状況を受は取ると、要求側Ｌ１キャッシュ
へのデータ転送を阻止し、コマンドをドロップする。メ
モリ制御装置がＬ２コマンドとＬ３ボート識別を受は取
る。Ｌ２ミス及びロックというＬ２キャッシュ行状況を
受は取ると、その要求はドロップされる。
ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサの同じＬ２キャッ
シュ行に対する以前のＬ２キャッシュ・インページが保
留中である。Ｌ２制御装置は、前のインページ要求が完
了するまで、この取出し要求を保留にする。このプロセ
ッサに対する記憶待ち行列要求は、依然としてＬ２制御
装置のサービスを受けることができる。アドレス／キー
に情報は転送されない。Ｌ２キャッシュ行状況及びキャ
ッシュ・セットがＬ２キャッシュ制御装置に転送され、
キャッシュ・セット修飾子がＬ２キャッシュに転送され
、Ｌ２キャッシュ行状況がメモリ制御装置に転送される
。以前のインページ凍結衝突のため、強制的にロック状
況になる。Ｌ２キャッシュ・ミスのため、Ｌ１キャッシ
ュ状況アレイの更新が阻止される。Ｌ２キャッシュ制御
Ｊ　ａが、プロセッサ上２キャッシュ取出しコマンドと
Ｌ２キャッシュ合同式を受は取り、Ｌ２キャッシュに対
するアクセスを開始する。Ｌ２キャッシュ制御装置がそ
のコマンドをＬ２データ・フローに転送し、指定された
合同式の所で６つのＬ２キャッシュ・セットが読み取ら
れる。所期の６４バイトのＬ１キャッシュ行を得るには
、２つの読取りサイクルを要する。第１の読取りサイク
ルで、プロセッサが要求するダブルワードを含む３２バ
イトがもたらされる。Ｌ２キャッシュ制御装置は、Ｌ２
ミス及びロックというＬ２キャッシュ行状況を受は取る
と、要求側Ｌ１キャッシュへのデータ転送を阻止し、コ
マンドをドロップする。メモリ制御装置がＬ２コマンド
とＬ３ボート識別を受は取る。Ｌ２ミス及びロックとい
うＬ２キャッシュ行状況を受は取ると、その要求はドロ
ップされる。
ケースＣ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し要求を保
留にし、プロセッサ・インページ凍結レジスタをセット
する。このプロセッサに対する記憶待ち行列の要求は、
依然としてＬ２制御装置の処理を受けることができる。
アドレス／キーに絶対アドレスが転送される。Ｌ２キャ
ッシュ行状況及びキャッシュ・セットがＬ２キャッシュ
制御装置に転送され、キャッシュ・セット修飾子がＬ２
キャッシュに転送され、Ｌ２キャッシュ行状況がメモリ
制御装置に転送される。Ｌ２キャッシュ・ミスのため、
Ｌ１状況アレイの更新が阻止される。Ｌ２キャッシュ制
御装置が、プロセッサ上２キャッシュ取出しコマンドと
Ｌ２キャッシュ合同式を受は取り、Ｌ２キャッシュに対
するアクセスを開始する。Ｌ２キャッシュ制御装置がそ
のコマンドをＬ２データ・フローに転送し、指定された
合同式の所で６つのＬ２キャッシュ・セットが読み取ら
れる。所期の６４バイトのＬ１キャッシュ行を読み取る
には、２つの読取りサイクルを要する。第１の読取リサ
イクルで、プロセッサが要求するダブルワードを含む３
２バイトがもたらされる。Ｌ２キャッシュ制御装置は、
Ｌ２ミス及び非ロックというＬ２キャッシュ行状況を受
は取ると、要求側Ｌ１キャッシュへのデータ転送を阻止
し、コマンドをドロップする。メモリ制御装置がＬ２コ
マンドとＬ３ポート識別を受は取る。Ｌ２ミス及び非ロ
ックというＬ２キャッシュ行状況を受は取ると、その要
求は必要なＬ３メモリ・ボートに対する優先順位に入る
。インページ・バッファ／アウトページ・バッファの対
を含めてすべての資源が使用可能なとき、そのプロセッ
サに対スルＬ３取出しアクセスを開始するコマンドがＢ
ＳＵ制御装置に転送される。メモリ制御装置は、Ｌ２制
御装置に、保留中のインページの場合に通常行なわれる
ようにＬ２ディレクトリ状況をセットするよう指示する
。−アドレス／キーが絶対アドレスを受は取る。要求さ
れたＬ２キャッシュ行を含む４にバイトのページに対す
る参照ビットが°“１″にセットされる。絶対アドレス
がＬ３物理アドレスに変換される。Ｌ２キャッシュ・ミ
スの結果、インターフェースが使用可能になるとすぐ、
物理アドレスがＢＳＵ制御装置に転送される。ＢＳＵ制
御装置は、メモリ制御コマンドとアドレス／キーのＬ３
物理アドレスを受は取ると、そのコマンドとアドレスを
主記憶装置に送り、所期のポートのメモリ・カードを選
択して、Ｌ３メモリ・ポートの１２８バイトの取出しを
開始する。データが、そのＬ３メモリ・ポートから多重
コマンド／アドレス及びデータ・インターフェースを介
して、７時に１６バイトずつ転送される。１２８バイト
のＬ２キャッシュ行を得るには、Ｌ３メモリから８回の
転送が必要である。カッドワード転送の順序は、その取
出しアクセスで要求されたダブルワードを含むカッドワ
ードから始まる。次の３回の転送にＬ１キャッシュ行の
残りの部分が含まれる。
最後の４回の転送には、Ｌ２キャッシュ行の残り部分が
含まれる。プロセッサが希望するデータは、Ｌ２キャッ
シュで受は取ってＬ２キャッシュ・インページ・バッフ
ァにロードされたとき、Ｌ１キャッシュに転送される。
処理が再開する間に、キャッシュがロードされ、それに
続いてＬ１キャッシュ・ディレクトリが更新されて、Ｌ
１キャッシュ・インページ動作が完了する。Ｌ２キャッ
シュ・インページ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了をＬ２制御装置に報告する。Ｌ２キャッシュ
へのデータ転送の間、アドレス／キーがＬ３メモリの訂
正不能エラー行を監視する。インページ処理中に訂正不
能なエラーが検出された場合、いくつかの機能が実行さ
れる。Ｌ１キャッシュへのダブルワードの転送ごとに、
データの状況を識別するし３訂正不能工ラー信号が同時
に転送される。Ｌ２キャッシュ行に含まれル残りのカッ
ドワードの状況も要求側プロセッサに報告される。プロ
セッサは、あるインページ要求について、せいぜい１個
の記憶装置訂正不能エラー指示、すなわちアドレス／キ
ーで検出された最初のそれを受は取る。アドレス／キー
で検出された最初の記憶装置訂正不能エラーのダブルワ
ード・アドレスが、要求側プロセッサに対して記録され
る。そのプロセッサが要求したＬ１キャッシュ行中のい
ずれかのデータに対して記憶装置訂正不能エラーが生じ
た場合、記憶装置訂正不能エラーを処理するための標識
がセットされる。最後に、Ｌ２キャッシュ・インページ
・バッファに転送されたいずれかのデータに対して訂正
不能エラーが生じた場合は、アドレス／キーはＬ２制御
装置に、Ｌ２キャッシュへのインページの完了を妨げる
信号を送る。Ｌ２キャッシュの優先順位により、このプ
ロセッサに対するインページ完了が処理すべく選択され
る。Ｌ２制御装置は、インページ・バッファ書込みコマ
ンドとキャッシュ合同式をＬ２キャッシュ制御装置に送
り、インページ完了状況の回答をメモリ制御装置に送る
。Ｌ２キャッシュ・ディレクトリの探索から、次の３つ
の条件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・インページ・バッファへのインページ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インページ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ・ディレクト
リの更新を阻止する。
このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、そのインページを要求したプロセ
ッサに対する当該のＬ１キャッシュ標識がセットされる
。アドレス／キーに情報は転送されない。通常ならＬ２
キャッシュ制御装置及びメモリ制御装置に転送されるＬ
２キャッシュ行状況が、強制的にロック及び未変更にな
る。選択されたＬ２キャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送される。Ｌ１状況アレイは変更され
ない。Ｌ２キャッシュ制御装置がインページ・バッファ
書込みコマンドを受は取り、Ｌ２制御装置からの状況を
待ってＬ２キャッシュ・インページを完了すべく、Ｌ２
キャッシュ行の書込みの準備をする。Ｌ２キャッシュ制
御装置は、Ｌ２キャッシュ・セットと、ロック及び未変
更というキャッシュ行状況を受は取り、このインページ
・バッファ書込みコマンドに関連するＬ２キャッシュ・
インページ・バッファに関連する制御をリセットする。
Ｌ２キャッシュの更新が取り消され、ＢＳＵ制御装置が
メモリ制御装置に動作終了を転送する。メモリ制御装置
はロック及び未変更というＬ２キャッシュ行状況を受は
取り、プロセッサ・インページ要求で保持されていた資
源を解放する。
Ｌ２ミニ・ディレクトリは更新されない。
ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていず、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。選択されたＬ２キャッシュ・セッ
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのし１キヤソンユに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうか検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換されたＬ２キャッ
シュ行に対するＬ１コピー状況が、Ｌ１キャッシュ状況
からクリアされる。要求側プロセッサのＬ１キャッシュ
のＬ１状況アレイが、そのＬ１キャッシュにＬ１キャッ
シュ行が存在することを反映するように更新される。Ｌ
１キャッシュ合同式を用いてＬ１状況アレイがアドレス
され、Ｌ２キャッシュ・セットと高位合同式が、プロセ
ッサ取出し要求と一緒に転送された識別とＬ１キャッシ
ュ・セットとによって選択された項目に入れるデータと
して使われる。Ｌ２キャッシュ制御装置はインページ・
バッファ書込みコマンドを受は取り、Ｌ２キャッシュ制
御装置からの状況を待ってＬ２キャッシュ・インページ
を完了すべく、Ｌ２キャッシュ行の書込みの準備をする
。Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ・セット
と置換された行の状況を受は取る。置換された行は変更
されていないので、Ｌ２キャッシュ制御装置はＬ２キャ
ッシュに、インページ・バッファがＬ２キャッシュに書
き込まれると通知する。これは丸１行の書込みであり、
キャッシュ・セットがインターリーブされているので、
Ｌ２キャッシュ・セットを使って、Ｌ２キャッシュ行の
書込みが可能なようにアドレス・ビット２５と２６を操
作しなければならない。ＢＳＵ制御装置がメモリ制御装
置に動作終了を転送する。アドレス／キーがＬ２制御装
置からＬ２キャッシュ・セットを受は取る。Ｌ２ミニ・
ディレクトリ更新アドレス・レジスタがインページ・ア
ドレス・バッファからセットされ、Ｌ２キャッシュ・セ
ットをＬ２制御装置から受は取る。メモリ制御装置が置
換された行の状況を受は取る。廃棄する必要がないので
、メモリ制御装置はインページ要求で保持されていた資
源を解放する。メモリ制御装置は、このプロセッサに関
連するＬ２ミニ・ディレクトリ更新アドレス・レジスタ
を用いてＬ２ミニ・ディレクトリを更新するコマンドを
、アドレス／キーに転送する。次いで、メモリ制御装置
が現動作を完了済みとマークし、要求側プロセッサが再
度メモリ資源優先順位に入ることを許す。
ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送される。置
換されたＬ２キャッシュ行の状況がＬ２キャッシュ制御
装置とメモリ制御装置に転送され、キャッシュ・セント
修飾子がＬ２キャッシュに転送される。構成内のすべて
のＬ１キャッシュに対するＬ１状況アレイが、置換され
たＬ２キャッシュ行のコピーがあるかどうか検査される
。
コピーが見つかった場合、当該の無効化要求がＬ１キャ
ッシュに転送される。置換されたＬ２キャッシュ行に対
するＬ１コピー状況が、Ｌ１キャッシュ状況からクリア
される。要求側プロセッサのし１キヤツシユのＬ１状況
アレイが、Ｌ１キャッシュにＬ１キャッシュ行が存在す
ることを反映するように更新される。Ｌ１キャッシュ合
同式を用いてＬ１状況アレイがアドレスされ、Ｌ２キャ
ッシュ・セットと高位合同式が、プロセッサ取出し要求
と一緒に転送された識別とＬ１キャッシュ・セットとに
よって選択される項目に入れるデータとして使われる。
Ｌ２キャッシュ制御装置はインページ・バッファ書込み
コマンドを受は取り、Ｌ２制御装置からの状況を待って
Ｌ２キャッシュ・インページを完了すべく、Ｌ２キャッ
シュ行の書込みの準備をする。Ｌ２キャッンユ制御装置
はＬ２キャッンユ・セットと置換された行の状況を受は
取る。
置換された行は変更されているので、Ｌ２キャッシュ制
御装置はＬ２キャッシュに、インページ・バッファのデ
ータをＬ２キャッシュに書き込む前に、そのインページ
・バッファと対になったアウトページ・バッファに対す
る丸１行の読取りが必要なことを通知する。これは丸１
行のアクセスであり、キャッシュ・セットはインターリ
ーブされているので、Ｌ２キャッシュ・セットを使って
、Ｌ２キャッシュ行のアクセスが可能なようにアドレス
・ビット２５と２６を操作しなければならない。アドレ
ス／キーがＬ２制御装置からアウトページ・アドレスを
受は取り、それを物理アドレスに変換し、Ｌ２キャッシ
ュ・セットと一緒にアウトページ・アドレス・バッファ
に保持する。Ｌ２ミニ・ディレクトリ更新アドレス・レ
ジスタがインページ・アドレス・バッファからセットさ
れ、Ｌ２キャッシュ・セットをＬ２制御装置から受は取
る。アドレス／キーは、Ｌ３メモリ行の書込みの準備と
して、ＢＳＵ制御装置にアウトページ物理アドレスを転
送する。メモリ制御装置が、置換された行の状況を受は
取る。廃棄する必要があるので、メモリの更新が完了す
るまで、メモリ記憶装置はＬ３資源を解放することがで
きない。インページに使われたのと同じメモリ・ボート
に対して廃棄が行なわれることが保証される。メモリ制
御装置は、このプロセッサに関連するＬ２ミニ・ディレ
クトリ更新アドレス・レジスタを用いてＬ２ミニ・ディ
レクトリを更新するコマンドを、アドレス／キーに転送
する。次いで、メモリ制御装置は現動作を完了済みとマ
ークし、要求側プロセッサが再度メモリ資源優先順位に
入ることを許す。ＢＳＵ制御装置は、置換されたＬ２キ
ャッシュ行が変更されていることを知って、アドレス／
キーかラアウトページ・アドレスを受は取った後、廃棄
手順を開始して、選択されたメモリ・ボートにＬ２キャ
ッシュ・データ・フローを介して丸１行書込みコマンド
とアドレスを転送する。データは、アウトページ・バッ
ファからメモリに一時に１６バイトずつ転送される。最
後のカッドワードがメモリに転送された後、ＢＳＵ制御
装置はメモリ制御装置に動作終了を転送する。メモリ制
御装置は、ＢＳＵ制御装置から動作終了を受は取ると、
Ｌ３ボートを解放して、メモリ・ボートへのオーバーラ
ツプしたアクセスを可能にする。
２．１．６　　記憶装置取出し及びロック、ＴＬＢヒツ
ト、アクセス例外なし、Ｌｌ キャッシュ・ヒツトまたはミス、Ｌ ２キャッシュ・ヒツト 実行ユニットが、Ｌ１オペランド・キャッシュに主記憶
装置取出し及びロック要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。インターロックされた更新は、Ｌ２制御装置によって
処理される。
Ｌ２キャッシュ・レベルにダブルワード・ロック・レジ
スタがあるが、Ｌ１キャッシュが要求されたデータを実
行ユニットに戻す前にセットされなければならない。し
たがって、Ｌ１制御装置は取出し及びロック要求を必ず
Ｌ１キャッシュ・ミスとして扱い、その要求をＬ２制御
装置に転送し、Ｌ２キャッシュからのデータを期待する
。そのデータが戻ると、ロックが許可されたことをＬ１
制御装置に通知することになる。Ｌ１キャッシュ・ディ
レクトリの探索でキャッシュ中にデータが見つかり、Ｌ
１ヒツトとなった場合、それはプロセッサに対するＬＬ
ミスとして扱われるが、そのＬ１キャッシュ・セットは
Ｌ１キャッシュ・インページ要求の一部としてＬ２制御
装置に転送される。
ディレクトリ探索の結果、Ｌ１キャッシュ・ミスになっ
た場合、Ｌ１キャッシュ行置換アルゴリズムがインペー
ジ・データを受は取るためにそのＬ１キャッシュ・セッ
トを選択し、このキャッシュ・セットがＬ２制御装置に
転送される。同時に、Ｌ１キャッシュに対するセット連
想式読取りが行なわれる。この記憶装置要求が出される
前に記憶待ち行列がフラッシュされたので、保留中の記
憶の衝突は存在し得ない。実行ユニットはデータが利用
可能になるのを待ってから続行する。ロック・レジスタ
をセットしなければならず、Ｌ１キャッシュへのインペ
ージが必要なので、Ｌ１キャッシュは主記憶装置取出し
及びロック要求と絶対アドレスのビット４：２８をＬ２
キャッシュに転送する。
次のサイクルで、置換すべきＬ１キャッシュ行のし１キ
ヤツシユ・セットが、Ｌ１オペランド・キャッシュ識別
子と一緒にＬ２キャッシュに転送される。選択された置
換項目がＬ１オペランド・キャッシュ・ディレクトリ中
で無効にされる。Ｌ２キャッシュの優先順位により、こ
のプロセッサ取出し及びロック要求が処理すべく選択さ
れる。
Ｌ２制御装置は、プロセッサＬ２キャッシュ取出しコマ
ンドとＬ２キャッシュ合同式をＬ２キャッシュ制御装置
に転送し、プロセッサＬ２キャッシュ取出し及びロック
・コマンドをメモリ記憶装置に転送する。要求側プロセ
ッサのし１キヤツシユへのインページが必要となる。Ｌ
２キャッシュ・ヒツトをもたらしたＬ２キャッシュ・デ
ィレクトリの探索から、次の３つの条件のいずれかが生
じる。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトとなるが、代替プロセッサの、訂正不能記憶
装置エラー標識が活動状態の凍結レジスタ、または訂正
不能記憶装置エラー標識が活動状態の回線保留レジスタ
が、要求されたＬ２キャッシュ行に対してセットされる
。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う凍
結または回線保留が解除されるまで、この取出し及びロ
ック要求を保留にする。記憶待ち行列が空であり、取出
し及びロック要求がコマンド・バッファ中で保留になっ
ているので、このプロセッサに対する次の要求がＬ２制
御装置の処理を受けることはできない。アドレス／キー
に情報は転送されない。
Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。
訂正不能記憶装置エラーの衝突を伴う代替プロセッサの
凍結または回線保留のため、強制的にロック状況になる
。訂正不能記憶装置エラーの衝突を伴う凍結または回線
保留のために、５１行アレイの更新が阻止される。Ｌ２
キャッシュ制御装置が、プロセッサＬ２キャッシュ取出
しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ２キ
ャッシュに対するアクセスを開始する。Ｌ２キャッシュ
制御装置がそのコマンドをＬ２データ・フローに転送し
て、指定された合同式の所で６つのＬ２キャッシュ・セ
ットが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るには、２つの読取りサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及びロックというＬ２キャッンユ
行状況を受は取ると、要求側Ｌ１キャッシュへのデータ
転送を阻止し、・コマンドをドロップする。メモリ制御
装置がＬ２コマンドとＬ３ポート識別を受１す取る。Ｌ
２ヒツト及びロックというＬ２キャッシュ行状況を受は
取ると、その要求はドロップされる。
ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサのロック・レジ
スタが、要求されたダブルワードに対してセットされる
。Ｌ２制御装置は、ロックが解除されるまで、この取出
し及びロック要求を保留にする。記憶待ち行列が空であ
り、かつ取出し及びロック要求がコマンド・バッファ中
で保留になっているので、このプロセッサに対する次の
要求がＬ２制御装置の処理を受けることはできない。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況及びキャッシュ・セ・ットがＬ２キャッシュ制御装
置に転送され、キャッシュ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。代替フロセッサのロック衝突のため、
強制的にロック状況になる。ロック衝突のため、Ｌ１状
況アレイの更新が阻止される。Ｌ２キャッシュ制御装置
が、プロセッサＬ２キャッシュ取出しコマンドとＬ２キ
ャッシュ合同式を受は取り、Ｌ２キャッシュに対するア
クセスを開始する。Ｌ２キャッシュ制御装置がそのコマ
ンドをＬ２データ・フローに転送して、指定された合同
式の所で６つのＬ２キャッシュ・セットが読み取られる
。所期の６４バイトのＬ１キャッシュ行を得るには、２
つの読取りサイクルを要する。第１の読取りサイクルで
、プロセッサが要求するダブルワードを含む３２バイト
がもたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ヒツ
ト及びロックというＬ２キャッシュ行状況を受は取ると
、要求側Ｌ１キャッシュへのデータ転送を阻止し、コマ
ンドをドロップする。メモリ制御装置がＬ２コマンドと
Ｌ３ポート識別を受は取る。Ｌ２ヒツト及びロックとい
うＬ２キャッシュ行状況を受は取ると、その要求はドロ
ップされる。。
ケース３ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セット・コマンドによ
り、絶対アドレスが、アドレス／キーに転送される。Ｌ
２キャッシュ行状況とキャッシュ・セットがＬ２キャッ
シュ制御装置に転送され、キャッシュ・セット修飾子が
Ｌ２キャッシュに転送され、Ｌ２キャッシュ行状況がメ
モリ制御装置に転送される。この要求に対して、絶対ア
ドレスのビット４：２８とＬ２キャッシュ・セットとか
らなるプロセッサのロック・レジスタが設定される。要
求側プロセッサのＬ１オペランド・キャッシュのＬ１状
況アレイが、Ｌ１オペランド・キャッシュ内にＬ１キャ
ッシュ行が存在することを反映するように更新される。
Ｌ１キャッシュ合同式を使ってＬ１オペランド状況アレ
イがアドレスされ、Ｌ２キャッシュ・セットと高位合同
式が、プロセッサ取出し及びロック要求と共に転送され
たＬ１オペランド・キャッシュ・セットによって選択さ
れた項目に入れるデータとして使われる。
Ｌ２キャッシュ制御装置がプロセッサＬ２キャッシュ取
出しコマンドとＬ２キャッシュ合同式を受は取って、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２データ・フローに転
送して、指定された合同式の所で６つのＬ２キャッシュ
・セットが読み取られる。所期の６４バイトのＬ１キャ
ッシュ行を得るために２つの読取りサイクルを要する。
第１の読取りサイクルで、プロセッサが要求するダブル
ワードを含む３２バイトがもたらされる。Ｌ２キャッシ
ュ制御装置は、Ｌ２ヒツト及び非ロックというＬ２キャ
ッシュ行状況を受は取ると、そのＬ２キャッシュ・セッ
トを使って、各読取りサイクルで適切な３２バイトを選
択し、最初に要求されたダブルワードから順に１転送サ
イクルごとに８バイトずつ要求側Ｌ１キャッシュにゲー
トする。処理が再開される間に、キャッシュがロードさ
れ、続いてＬ１キャッシュ・ディレクトリが更新されて
、Ｌ１キャッシュのインページ動作が完了する。メモリ
制御装置がＬ２コマンドとＬ３ポート識別を受は取る。
Ｌ２ヒツト及び非ロックというＬ２キャッシュ行状況を
受は取ると、その要求はドロップされる。アドレス／キ
ーが、参照ビットを更新するために絶対アドレスを受は
取る。プロセッサ取出し及びロック要求が要求するＬ１
キャッシュ行を含む４にバイトのページに対する参照ビ
ットが“１°°にセットされる。
２．１．７　　記憶装置取出し及びロック、ＴＬＢヒツ
ト、アクセス例外なし、Ｌｌ キャッシュ・ミス、Ｌ２キャッシュ・ ミス 実行ユニットが、Ｌ１オペランド・キャッシュに主記憶
装置取出し及びロック要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。インターロックされた更新は、Ｌ２制御装置によって
処理される。
Ｌ２キャッシュ・レベルにダブルワード・ロック・レジ
スタがあるが、Ｌ１キャッシュが要求されたデータを実
行ユニットに戻す前にセットされなければならない。し
たがって、Ｌ１制御装置は取出し及びロック要求を必ず
Ｌ１キャッシュ・ミスとして扱い、その要求をＬ２制御
装置に転送し、Ｌ２キャッシュからデータを期待する。
データが戻ると、ロックが許可されたことをＬ１制御装
置に通知することになる。ディレクトリの探索で、Ｌ１
キャッシュ・ミスとなり、Ｌ１キャッシュ行置換アルゴ
リズムがインページ・データを受は取るべくそのＬ１キ
ャッシュ・セットを選択し、そのキャッシュ・セットが
Ｌ２制御装置に転送される。
Ｌ１キャッシュに対するセット連想式読取りが同時に実
施される。この記憶装置要求を出す前に記憶待ち行列が
フラッシュされたので、保留中の記憶衝突は存在し得な
い。実行ユニットは、データが利用可能になるのを待っ
てから続行する。ロック・レジスタがセットされなけれ
ばならず、かつＬ１キャッシュへのインページが必要な
ので、Ｌ１キャッシュはＬ２キャッシュに主記憶装置取
出し及びロック要求と絶対アドレスのビット４：２８を
転送する。次のサイクルで、Ｌ１キャッシュ行の置換す
べきＬ１キャッシュ・セットが、Ｌ１オペランド・キャ
ッシュ識別子と一緒にＬ２キャッシュに転送される。選
択された置換項目がＬ１オペランド・キャッシュ・ディ
レクトリで無効にされる。Ｌ２キャッシュの優先順位に
より、このプロセッサ取出し及びロック要求が処理すべ
く選択される。Ｌ２制御装置は、プロセッサ上２キャッ
シュ取出しコマンドとＬ２キャッシュ合同式をＬ２キャ
ッシュ制御装置に転送し、プロセッサ上２キャッシュ取
出し及びロック・コマンドをメモリ制御装置に転送する
。要求側プロセッサのし１キヤツシユへのインページが
必要とされる。Ｌ２キャッシュ・ミスをもたらしたＬ２
キャッシュ・ディレクトリの探索から、次の２つの条件
のどちらかが生じる。Ｌ２キャッシュ・ミスの結果、取
出し及びロック要求は保留にされ、要求されたＬ３メモ
ワ行に対するインページが行なわれる間、他の要求がＬ
２キャッシュで処理される。
ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサに対する同じＬ２
キャッシュ行への以前のＬ２キャッシュ・インページが
保留になっている。Ｌ２制御装置は、以前のインページ
要求が完了するまで、この取出し及びロック要求を保留
にする。記憶待ち行列が空であり、かつ取出し及びロッ
ク要求がコマンド・バッファ中で保留になっているので
、このプロセッサに対する次の要求が、Ｌ２制御装置の
処理を受けることはできない。アドレス／キーに情報は
転送されない。Ｌ２キャッシュ行状況及びキャッシュ・
セットがＬ２キャッシュ制御装置に転送され、キャッシ
ュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２キ
ャッシュ行状況がメモリ制御装置に転送される。以前の
インページ凍結の衝突のため、強制的にロック状況にな
る。
Ｌ２キャッシュ・ミスのため、Ｌ１キャ・ノシュ状況ア
レイの更新が阻止される。Ｌ２キャッシュ制御装置が、
プロセッサ上２キャッシュ取出しコマンドとＬ２キャッ
シュ合同式を受は取り、Ｌ２キャッシュに対するアクセ
スを開始する。Ｌ２キャッシュ制御装置がそのコマンド
をＬ２データ・フローに転送して、指定された合同式の
所で６つのＬ２キャッシュ・セットが読み取られる。所
期の６４バイトのＬ１キャッシュ行を得るには、２つの
読取りサイクルを要する。第１の読取りサイクルで、プ
ロセッサが要求するダブルワードを含む３２バイトがも
たらされる。Ｌ２キャッシュ制御装置は、Ｌ２ミス及び
ロックというＬ２キャッシュ行状況を受は取ると、要求
側Ｌ１キャッシュへのデータ転送を阻止し、コマンドを
ドロップする。メモリ制御装置がＬ２コマンドとＬ３ポ
ート識別を受は取る。Ｌ２ミス及びロックというＬ２キ
ャッシュ行状況を受は取ると、その要求はドロップされ
る。
ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し及びロッ
ク要求を保留にし、プロセッサ・・インページ凍結レジ
スタをセットする。記憶待ち行列が空であり、かつ取出
し及びロック要求はＬ２キャッシュ・ミスのため保留に
なっているので、このプロセッサに対する次の要求が、
Ｌ２制御装置の処理を受けることはできない。アドレス
／キーに絶対アドレスが転送される。Ｌ２キャッシュ行
状況及びキャッシュ・セットがＬ２キャッシュ制御装置
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送され、Ｌ２キャッシュ行状況がメモリ制御装置
に転送される。この要求に対して、絶対アドレスのビッ
ト４：２８とＬ２キャッシュ・セットからなるプロセッ
サのロック・レジスタが設定される。Ｌ２キャッシュ・
ミスのため、Ｌ１状況プレイの更新が阻止される。Ｌ２
キャッシュ制御装置が、プロセッサＬ２キャッシュ取出
しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ２キ
ャッシュに対するアクセスを開始する。Ｌ２キャッシュ
制御装置がそのコマンドをＬ２データ・フローに転送し
て、指定された合同式の所で６つのＬ２キャッシュ・セ
ットが読み取られる。
所期の６４バイトのＬ１キャッシュ行を読み取るには、
２つの読取りサイクルを要する。第１の読取りサイクル
で、プロセッサが要求するダブルワードを含む３２バイ
トがもたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ミ
ス及び非ロックというＬ２キャッシュ行状況を受は取る
と、要求側Ｌ１キャッシュへのデータ転送を阻止し、コ
マンドをドロップする。メモリ制御装置がＬ２コマンド
とＬ３ポート識別を受は取る。Ｌ２ミス及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、その要求は必
要なＬ３メモリ・ボートに対する優先順位に入る。イン
ページ・バッファ／アウトページ・バッファの対を含め
てすべての資源が使用可能なとき、そのプロセッサに対
するＬ３取出しアクセスを開始するコマンドがＢＳＵ制
御装置に転送される。メモリ制御装置は、Ｌ２制御装置
に、保留中のインページの場合に通常行なわれるように
Ｌ２ディレクトリ状況をセットするよう指示する。アド
レス／キーが絶対アドレスを受は取る。
要求されたＬ２キャッシュ行を含む４にバイトのページ
に対する参照ビットが１”にセットされる。絶対アドレ
スがＬ３物理アドレスに変換される。Ｌ２キャッシュ・
ミスの結果、インターフェースが使用可能になるとすぐ
、物理アドレスがＢＳＵ制御装置に転送される。ＢＳＵ
制御装置は、メモリ制御コマンドとアドレス／キーのＬ
３物理アドレスを受は取ると、そのコマンドとアドレス
を主記憶装置に送り、所期のポートのメモリ・カードを
選択して、Ｌ３メモリ・ボートの１２８バイトの取出し
を開始する。データが、そのＬ３メモリ・ポートから多
重コマンド／アドレス及びデータ・インターフェースを
介して、−時に１６バイトずつ転送される。１２８バイ
トのＬ２キャッシュ行を得るには、Ｌ３メモリから８回
の転送が必要である。カッドワード転送の順序は、その
取出しアクセスで要求されたダブルワードを含むカッド
ワードから始まる。次の３回の転送にＬ１キャッシュ行
の残りの部分が含まれる。最後の４回の転送には、Ｌ２
キャッシュ行の残り部分が含まれる。
プロセッサが希望するデータは、Ｌ２キャッシュで受は
取ってＬ２キャッシュ・インページ・バッファにロード
されたとき、Ｌ１キャッシュに転送される。処理が再開
する間に、キャッシュがロードされ、それに続いてＬ１
キャッシュ・ディレクトリが更新されて、Ｌ１キャッシ
ュ・インページ動作が完了する。Ｌ２キャッシュ・イン
ページ・バッファへの最後のデータ転送が完了する間に
、Ｂ　Ｓ　Ｕ　制御装置は当該のプロセッサ・インペー
ジ完了をＬ２制御装置に報告する。Ｌ２キャッシュへの
データ転送の間、アドレス／キーがＬ３メモリの訂正不
能エラー行を監視する。インページ処理中に訂正不能な
エラーが検出された場合、いくつかの機能が実行される
。Ｌ１キャッシュへのダブルワードの転送ごとに、同時
にデータの状況を識別するＬ３訂正不能エラー信号が転
送される。
Ｌ２キャッシュ行に含まれる残りのカッドワードの状況
も要求側プロセッサに報告される。プロセッサは、ある
インページ要求について、せいぜい１個の記憶装置訂正
不能エラー表示、すなわちアドレス／キーで検出された
最初のエラー表示を受は取る。アドレス／キーで検出さ
れた最初の記憶装置訂正不能エラーのダブルワード・ア
ドレスが、要求側プロセッサに対して記録される。その
プロセッサが要求したＬ１キャッシュ行中のいずれかの
データに対して記憶装置訂正不能エラーが生じた場合、
記憶装置訂正不能エラーを処理するための標識がセット
される。最後に、Ｌ２キャッシュ・インページ・バッフ
ァに転送されたいずれかのデータに対して訂正不能エラ
ーが生じた場合は、アドレス／キーはＬ２制御装置に、
Ｌ２キャッシュへのインページの完了を妨げる信号を送
る。Ｌ２キャッシュの優先順位により、このプロセッサ
に対するインページ完了が処理すべく選択される。
Ｌ２制御装置は、インページ・バッファ書込みコマンド
とＬ２キャッシュ合同式をＬ２キャッシュ制御装置に送
り、インページ完了状況の回答をメモリ制御装置に送る
。Ｌ２キャッシュ・ディレクトリの探索から、次の３つ
の条件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・インページ・バッファへのインページ
の際に、Ｌ３記憶装置訂正不能エラーが検、出された。
Ｌ２制御装置は、インページ・バッファ中に不良データ
が入っていることを知って、Ｌ２キャッシュ・ディレク
トリの更新を阻止する。
このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタと、要求されたダブルワードに関連す
るロック・レジスタ、がクリアされる。
記憶装置訂正不能エラーを報告するため、そのインペー
ジを要求したプロセッサに対するＬ１オペランド・キャ
ッシュ標識がセットされる。アドレス／キーに情報は転
送されない。通常ならＬ２キャッシュ制御装置及びメモ
リ制御装置に転送されるＬ２キャッシュ行状況が、強制
的にロック及び未変更になる。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送され、キャ
ッシュ・セット修飾子がＬ２キャッシュに転送される。
Ｌ１状況アレイは変更されない。Ｌ２キャッシュ制御装
置がインページ・バッファ書込みコマンドを受は取り、
Ｌ２制御装置からの状況を待ってＬ２キャッシュ・イン
ページを完了すべり、Ｌ２キャッシュ行の書込みの準備
をする。Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ・
セットと、ロック及び未変更という行状況を受は取り、
このインページ・バッファ書込みコマンドに関連するＬ
２キャッシュ・インページ・バッファに関連する制御を
リセットする。Ｌ２キャッシュの更新が取り消され、Ｂ
ＳＵ制御装置がメモリ制御装置に動作終了を転送する。
メモリ制御装置はロック及び未変更というＬ２キャッシ
ュ行状況を受は取り、プロセッサ・インページ要求で保
持されていた資源を解放する。Ｌ２ミニ・ディレクトリ
は更新されない。
ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていず、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。選択されたＬ２キャッシュ・セッ
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのし１キヤツシユに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうか検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換されたＬ２キャッ
シュ行に対するＬ１コピー状況が、Ｌ１キャッシュ状況
からクリアされる。要求側プロセッサのＬ１オペランド
・キャッシュのＬ１状況アレイが、そのＬ１オペランド
・キャッシュにＬ１キャッシュ行が存在することを反映
するように更新される。Ｌ１キャッシュ合同式を用いて
Ｌ１オペランド状況アレイがアドレスされ、Ｌ２キャッ
シュ・セットと高位合同式が、プロセッサ取出し及びロ
ック要求と一緒に転送されたＬ１オペランド・キャッシ
ュ・セットによって選択された項目に入れるデータとし
て使われる。Ｌ２キャッシュ制御装置はインページ・バ
ッファ書込みコマンドを受は取り、Ｌ２キャッシュ制御
装置からの状況を待ってＬ２キャッシュ・インページを
完了すべく、Ｌ２キャッシュ行の書込みの準備をする。
Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ・セットと
置換された行の状況を受は取る。置換された行は変更さ
れていないので、Ｌ２キャッシュ制御装置はＬ２キャッ
シュに、インページ・バッファがＬ２キャッシュに書き
込まれると通知する。これは丸１行の書込みであり、キ
ャッシュ・セットがインターリーブされているので、Ｌ
２キャッシュ・セットを使って、Ｌ２キャッシュ行の書
込みが可能なようにアドレス・ビット２５と２６を操作
しなければならない。
ＢＳＵ制御装置がメモリ制御装置に動作終了を転送する
。アドレス／キーがＬ２制御装置からＬ２キャッシュ・
セントを受は取る。Ｌ２ミニ・ディレクトリ更新アドレ
ス・レジスタがインページ・アドレス・バッファからセ
ットされ、Ｌ２キャッシュ・セットをＬ２制御装置から
受は取る。メモリ制御装置が置換された行の状況を受は
取る。廃棄する必要がないので、メモリ制御装置はイン
ページ要求で保持されていた資源を解放する。メモリ制
御装置は、このプロセッサに関連するＬ２ミニ・ディレ
クトリ更新アドレス・レジスタを用いてＬ２ミニ・ディ
レクトリを更新するコマン、ドを、アドレス／キーに転
送する。次いで、メモリ制御装置が現動作を完了済みと
マークし、要求側プロセッサが再度メモリ資源優先順位
に入ることを許す。
ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２制御装置に転送される。置換されたＬ
２キャッシュ行の状況がＬ２制御装置とメモリ制御装置
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送される。構成内ノスべてのＬ１キャッシュに対
するＬ１状況アレイが、置換されたＬ２キャッシュ行の
コピーがあるかどうか検査される。コピーが見つかった
場合、当該の無効化要求がＬ１キャッシュに転送される
。置換されたＬ２キャッシュ行に対するし１コピー状況
が、Ｌ１キャッシュ状況からクリアされる。要求側プロ
セッサのＬ１オペランド・キャッシュのＬｌｌ犬況アレ
イが、Ｌ１オペランド・キャッシュにＬ１キャッシュ行
が存在することを反映するように更新される。Ｌ１キャ
ッシュ合同式を用いてＬ１オペランド状況アレイがアド
レスされ、Ｌ２キャッシュ・セットと高位合同式が、プ
ロセッサ取出し及びロック要求と一緒に転送されたＬ１
オペランド・キャッシュ・セットによって選択される項
目に入れるデータとして使われる。
Ｌ２制御装置はインページ・バッファ書込みコマンドを
受は取り、Ｌ２制御装置からの状況を待つてＬ２キャッ
シュ・インページを完了すべく、Ｌ２キャッシュ行の書
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セットと置換された行の状況を受は取る。置換
された行は変更されているので、Ｌ２キャッシュ制御装
置はＬ２キャッシュに、インページ・バッファのデータ
をＬ２キャッシュに書き込む前に、そのインページ・バ
ッファと対になったアウトページ・バッファに対する丸
１行の読取りが必要なことを通知する。
これは丸１行のアクセスであり、キャッシュ・セットは
インターリーブされているので、Ｌ２キャッシュ・セッ
トを使って、Ｌ２キャッシュ行のアクセスが可能なよう
にアドレス・ビット２５と２６を操作しなければならな
い。アドレス／キーがＬ２制御装置からアウトページ・
アドレスを受は取り、それを物理アドレスに変換し、Ｌ
２キャッシュ・セットと一緒にアウトページ・アドレス
・バッファに保持する。Ｌ２ミニ・ディレクトリ更新ア
ドレス・レジスタがインページΦアドレス嗜バッファか
らセットされ、Ｌ２キャッシュ・セットをＬ２制御装置
から受は取る。アドレス／キーは、Ｌ３メモリ行の書込
みの準備として、ＢＳＵ制御装置にアウトページ物理ア
ドレスを転送する。
メモリ制御装置が、置換された行の状況を受は取る。廃
棄する必要があるので、メモリの更新が完了するまで、
メモリ記憶装置はＬ３資源を解放することができない。
インページに使われたのと同じメモリ・ボートに対して
廃棄が行なわれることが保証される。メモリ制御装置は
、このプロセッサに関連するＬ２ミニ・ディレクトリ更
新アドレス・レジスタを用いてＬ２ミニ・ディレクトリ
を更ｉするコマンドを、アドレス／キーに転送する。
次いで、メモリ制御装置は現動作を完了済みとマークし
、要求側プロセッサが再度メモリ資源優先順位に入るこ
とを許す。ＢＳＵ制御装置は、置換されたＬ２キャッシ
ュ行が変更されていることを知って、アドレス／キーか
らアウトページ・アドレスを受は取った後、廃棄手順を
開始して、選択されたメモリ・ボートにＬ２キャッシュ
・データ・フローラ介して丸１行書込みコマンドとアド
レスを転送する。データは、アウトページ・バッファか
らメモリに一時に１６バイトずつ転送される。最後のカ
ッドワードがメモリに転送された後、ＢＳＵ制御装置は
メモリ制御装置に動作終了を転送する。メモリ制御装置
は、ＢＳＵ制御装置から動作終了を受は取ると、Ｌ３メ
モリ・ポートを解放シて、メモリ・ポートへのオーバー
ラツプしたアクセスを可能にする。
２．２ＭＰ／３主記憶装置記憶ルーチン２．２．１　　
記憶装置記憶、ＴＬＢミス実行ユニットが、Ｌ１オペラ
ンド・キャッシュに記憶装置記憶要求を出す。セット連
想式ＴＬＢ探索で、その要求によって提示された論理ア
ドレスに対する絶対アドレスがもたらされない。実行ユ
ニットに動的アドレス変換要求が提示され、現記憶装置
動作は無効になる。ＴＬＢミスにより、ＴＬＢからの比
較すべき有効な絶対アドレスがないために、Ｌ１キャッ
シュ・ディレクトリ探索の結果がオーバーライドされる
。Ｌ１キャッシュに対する書込みが取り消される。ＴＬ
Ｂミスのため、Ｌ１記憶待ち行列はその要求を待ち行列
に入れない。現命令に続く事前に取り出された命令があ
る場合、論理アドレスの比較により、その命令が記憶要
求によって変更されているかどうか検査される。Ｌ１オ
ペランド・キャッシュに対してＴＬＢミスが発生したの
で、その記憶要求を完了するための有効な絶対アドレス
は存在しない。プログラム記憶の比較検査は阻止される
。ＴＬＢミスのため、記憶要求はＬ２キャッシュに転送
されない。
ハードウェアで実行される命令では、アドレス変換に成
功した場合、この命令アドレスからプログラムの実行が
再開される。マイクロ命令の記憶要求では、アドレス変
換に成功した場合、そのマイクロ命令が再実行される。
どちらの場合でも、Ｌ１制御装置は、重複する記憶要求
がＬ２記憶待ち行列に転送されるのを避けるために繰り
返された記憶要求を待ち行列に入れず、最初の新しい命
令要求でＬ１記憶待ち行列の待ち行列化を開始する。
２．２．２　　記憶装置記憶、ＴＬＢヒツト、アクセス
例外 実行ユニットが、Ｌ１オペランド・キャッシュに主記憶
装置記憶要求を出す。セット連想式ＴＬＢ探索で、その
要求によって提示された論理アドレスに対する絶対アド
レスがもたらされる。しかし、ＴＬＢアクセスの結果、
アクセス例外、すなわち保護またはアドレッシングが検
出される。実行ユニットにアクセス例外が通知され、現
記憶装置動作は無効になる。このアクセス例外により、
Ｌ１キャッシュ・ディレクトリ探索の結果がオーバーラ
イドされる。Ｌ１キャッシュに対する書込みが取り消さ
れる。アクセス例外のため、Ｌ１記憶待ち行列はその要
求を待ち行列に入れない。現命令に続く事前に取り出さ
れた命令がある場合、論理アドレスの比較により、その
命令が記憶要求によって変更されているかどうか検査さ
れる。アクセス例外が発生したので、その記憶要求を完
了するための有効な絶対アドレスは存在しない。プログ
ラム記憶の比較検査は阻止される。現プログラムが異常
終了するので、記憶要求はＬ２記憶待ち行列に転送され
ない。最終的に、この命令に関連する待機中の記憶をパ
ージするプロセッサ回復ルーチンの一環として、プロセ
ッサＬ２インターフェースがマイクロコードによってリ
セットされる。
２．２．３　　記憶装置記憶、非順次、ＴＬＢヒツト、
アクセス例外なし、遅延記憶待 ち行列転送、Ｌ２キャッシュ使用中 実行ユニットが、Ｌ１オペランド・キャッシュに非順次
主記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で
、その要求によって提示された論理アドレスに対する、
アドレス例外なしの絶対アドレスがもたらされる。Ｌ１
キャッシュ・ディレクトリの探索で、ＴＬＢからの絶対
アドレスと−致したために、キャッシュ中にデータが見
つかり、Ｌ１ヒツトとなった場合、選択されたＬ１キャ
ッシュ・セットに対する書込みが可能になる。ダブルワ
ード内の所期のバイトだけを書き込むため、記憶バイト
制御フラグを用いて、記憶要求データが、Ｌ１キャッシ
ュ合同式及び選択されたキャッシュ・セットに書き込ま
れる。ディレクトリ探索で、ＴＬＢからの絶対アドレス
と一致しなかったタメにＬ１キャッシュ・ミスとなった
場合、Ｌ１キャッシュの書込みは取り消される。どちら
の場合でも、記憶要求はＬ１記憶待ち行列に入れられる
。待ち行列項目の情報は、絶対アドレス、データ、記憶
バイト・フラグ、及び記憶要求のタイプ（非順次記憶、
順次記憶、動作終了）からなる。
Ｌ２キャッシュ記憶待ち行列へのプロセッサ記憶要求の
転送は遅延される。次の４つの状況のどんな組合せによ
っても転送が遅延され得る。第１に、記憶要求はそれが
記憶待ち行列に入ったのと同じ順序で処理されなければ
ならない。以前の何らかのＬＬ／Ｌ２インターフェース
の使用中状態のためにＬ１記憶待ち行列待機ポインタが
Ｌ１転送ポインタよりも大きい場合、その要求は、先行
する全項目がまず転送されてからでないとＬ２キャッシ
ュに転送できない。第２に、Ｌ１キャッシュ記憶待ち行
列待機ポインタはＬ１転送ポインタと等しいが、他のし
１キヤツシユへのデータ転送、またはＬ２キャッシュか
らのＬ１キャッシュ行無効化要求のためにＬＬ／Ｌ２イ
ンターフェースが使用中である。第３に、Ｌ２記憶待ち
行列が現在満杯で、Ｌ１記憶待ち行列から別の記憶要求
を受は入れることができない。第４に、おそらく浮動小
数点ユニット中で、非同期の実行ユニットの動作が進行
中であり、そのためにチエツクポイントの処理が影響を
受ける。記憶要求は、この動作の実行中に、ただし別の
チエツクポイント期間に発生する。チエツクポイント期
間は順に完了するので、記憶要求は、前のチエツクポイ
ントが終了してからでないと、Ｌ２キャッシュに転送さ
れない。現命令に続く事前に取り出された命令がある場
合、論理アドレスの比較により、その命令が記憶要求に
よって変更されているかどうか検査される。等しい場合
、命令バッファが無効になる。最終的に、プロセッサ記
憶要求はＬ２キャッシュに転送される。要求を受は取り
、記憶要求で動作終了が指示された時点で、このプロセ
ッサに関連するし２記憶待ち行列が空の場合、この要求
は、Ｌ２キャッシュの優先順位によって選択されると直
ちに処理を受けることができる。いずれの場合にも、Ｌ
２記憶待ち行列に要求側プロセッサに対する項目が作成
される。Ｌ２キャッシュ記憶待ち行列は、物理的に制御
部分とデータ部分の２つの部分に分かれている。絶対ア
ドレスと記憶要求のタイプはＬ２制御機能中に維持され
る。関連データと記憶バイト・フラグは、Ｌ２キャッシ
ュ・データ・フロー機能に待ち行列として入れられる。
Ｌ２キャッシュの優先順位によって、このプロセッサ記
憶要求は処理すべく選択されない。
２．２．４　　記憶装置記憶、非順次、ＴＬＢヒツト、
アクセス例外なし、Ｌ２キャッ シュ・ヒツト 実行ユニットが、Ｌ１オペランド・キャッシュに非順次
主記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で
、その要求によって提示された論理アドレスに対する、
アドレス例外なしの絶対アドレスがもたらされる。Ｌ１
キャッシュ・ディレクトリの探索で、ＴＬＢからの絶対
アドレスと−致したために、キャッシュ中にデータが見
つかり、Ｌ１ヒツトとなった場合、選択されたＬ１キャ
ッシュ・セットに対する書込みが可能になる。ダブルワ
ード内の所期のバイトだけを書き込むため、記憶バイト
制御フラグを用いて、記憶要求データが、Ｌ１キャッシ
ュ合同式及び選択されたキャッシュ・セットに書き込ま
れる。ディレクトリ探索で、ＴＬＢからの絶対アドレス
と一致しなかったためにＬ１キャッシュ・ミスとなった
場合、Ｌ１キャッシュの書込みは取り消される。どちら
の場合でも、記憶要求はＬ１記憶待ち行列に入れられる
。待ち行列項目の情報は、絶対アドレス、データ、記憶
バイト・フラグ、及び記憶要求のタイプ（非順次記憶、
順次記憶、動作終了）からなる。
この要求の前に記憶待ち行列が空であるか、またはＬ１
記憶待ち行列待機ポインタが転送ポインタと等しく、か
つＬＬ／Ｌ２インターフェースが使用可能な場合、記憶
要求は直ちにＬ２に転送される。そうでない場合は、Ｌ
ｌ／Ｌ２インターフェースが使用可能な間、Ｌ１記憶待
ち行列転送ポインタがこの項目を選択するまで、転送は
遅延される。
現命令に続き事前に取り出された命令がある場合、論理
アドレスの比較により、その命令が記憶要求によって変
更されているかどうか検査される。等しい場合、命令バ
ッファが無効になる。Ｌ２制御装置が記憶要求を受は取
る。Ｌ２記憶待ち行列が空であり、かつ記憶要求で動作
終了が指示された場合、この要求は、Ｌ２キャッシュの
優先順位によって選択されると直ちに処理を受けること
ができる。記憶待ち行列が空であるが、記憶要求に動作
終了が関連付けられていない場合、Ｌ２キャッシュ優先
順位に入る前に、動作終了を受は取るまで記憶待ち行列
で待機しなければならない。このプロセッサに対するＬ
２記憶待ち行列が空でない場合は、この要求は、このプ
ロセッサに対するＬ２キャッシュへの先行するすべての
記憶が完了するまで、記憶待ち行列で待機しなければな
らない。
いずれの場合にも、Ｌ２記憶待ち行列に要求側プロセッ
サに対する項目が作成される。Ｌ２キャッシュ記憶待ち
行列は、物理的に制御部分とデータ部分の２つの部分に
分かれている。絶対アドレスと記憶要求のタイプはＬ２
制御機能中に維持される。関連データと記憶バイト・フ
ラグは、Ｌ２キャッシュ・データ・フロー機能に待ち行
列として入れられる。Ｌ２キャッシュの優先順位により
このプロセッサ記憶要求は処理すべく選択される。
Ｌ２制御装置は、プロセッサ上２キャッシュ記憶コマン
ドとＬ２キャッシュ合同式をＬ２キャッシュ制御装置に
転送し、プロセッサ上２キャッシュ記憶コマンドをメモ
リ制御装置に転送する。Ｌ１オペランド・キャッシュは
ストアスルー型キャッシュなので、元の記憶要求のＬ１
キャッシュ状況がヒツトであろうとミスであろうと、Ｌ
１キャッシュへのインページは不要である。Ｌ２制御装
置は、このプロセッサに対するＬ２キャッシュ記憶待ち
行列の制御部分から、この記憶要求をはずす。Ｌ２キャ
ッシュ・ヒツトをもたらしたＬ２キャッシュ・ディレク
トリの探索から、次の４つの条件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの訂正不能記憶
装置エラー標識が活動状態の凍結レジスタ、または訂正
不能記憶装置エラー標識が活動状態の回線保留レジスタ
が、要求されたＬ２キャッシュ行に対してセットされる
。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う凍
結または回線保留が解除されるまで、この記憶要求を保
留にする。記憶要求は、このプロセッサに対するＬ２キ
ャッシュ記憶待ち行列の制御部分に復元される。このプ
ロセッサに対するコマンド・バッファ要求は、依然とし
てＬ２制御装置の処理を受けることができる。アドレス
／キーに情報は転送されない。Ｌ２キャッシュ行状況及
びキャッシュ・セットがＬ２キャッシュ制御装置に転送
され、キャッシュ・セット修飾子がＬ２キャッシュに転
送され、Ｌ２キャッシュ行状況がメモリ制御装置に転送
される。訂正不能記憶装置エラー衝突を伴う代替プロセ
ッサの凍結または回線保留のため、強制的にロック状況
になる。訂正不能記憶装置エラー衝突を伴う凍結または
回線保留のため、Ｌ１状況アレイの比較が阻止される。
訂正不能記憶装置エラー衝突を伴う凍結または回線保留
のため、Ｌ２制御装置は要求側プロセッサのし１キヤツ
シユへの命令完了の転送を阻止する。Ｌ２キャッシュ制
御装置が、プロセッサ上２キャッシュ記憶コマンドとＬ
２キャッシュ合同式を受は取り、Ｌ２キャッシュに対す
るアクセスを開始する。Ｌ２キャッシュ制御装置がその
コマンドをＬ２データ・フローに転送して、Ｌ２記憶待
ち行列から最も古い項目をはずし、Ｌ２書込みバッファ
を介してＬ２キャッシュに書き込む。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及びロックというＬ２キャッシュ
行状況を受は取ると、データ記憶待ち行列項目の待機解
除とＬ２キャッシュの書込みを取り消す。メモリ制御装
置がＬ２コマンドとＬ３ポート識別を受は取る。
Ｌ２ヒツト及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。
ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサのロック・レジ
スタが、要求されたダブルワードに対してセットされる
。Ｌ２制御装置は、ロックが解除されるまでこの記憶要
求を保留にする。記憶要求は、このプロセッサに対する
Ｌ２キャッシュ記憶待ち行列の制御部分に復元される。
このプロセッサに対するコマンド・バッファ要求は、依
然としてＬ２制御装置の処理を受けることができる。
アドレス／キーに情報は転送されない。Ｌ２キャッシュ
行状況及びキャッシュ・セットがＬ２キャッシュ制御装
置に転送され、キャッシュ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。代替プロセッサのロック衝突のため、
強制的にロック状況になる。ロック衝突のため、Ｌ１状
況アレイの比較が阻止される。ロック衝突のため、Ｌ２
制御装置は要求側プロセッサのし１キヤツシユへの命令
完了の転送を阻止する。Ｌ２キャッシュ制御装置は、プ
ロセッサ上２キャッシュ記憶コマンドトＬ２キャッシュ
合同式を受は取り、Ｌ２キャッシュに対するアクセスを
開始する。Ｌ２キャッシュ制御装置がそのコマンドをＬ
２データ・フローに転送して、Ｌ２記憶待ち行列から最
も古い項目をはずし、Ｌ２書込みバッファを介してＬ２
キャッシュに書き込む。Ｌ２キャッシュ制御装置は、Ｌ
２ヒツト及びロックというＬ２キャッシュ行状況を受は
取ると、データ記憶待ち行列項目の待機解除とＬ２キャ
ッシュの書込みを取り消す。メモリ制御装置がＬ２コマ
ンドとＬ３ポート識別を受は取る。
Ｌ２ヒツト及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。
ケース３ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトになったが、このプロセッサの訂正不能記憶装
置エラー標識を伴うインページ凍結レジスタが活動状態
である。この状況は、ある記憶要求のためにＬ２キャッ
シュ・インベーンに対して訂正不能記憶装置エラーが報
告された後にプロセッサで発生する。Ｌ２キャッシュ行
が無効とマークされる。参照ビ・ント及び変更ビット・
セット−コマンドにより、絶対アドレスがアドレス／キ
ーに転送される。Ｌ２キャッシュ行状況とキャッシュ・
セットがＬ２キャッシュ制御装置に転送され、キャッシ
ュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２キ
ャッシュ行状況がメモリ制御装置に転送される。Ｌ２制
御装置は、その記憶要求の結果、コマンド・バッファ要
求阻止ラッチ、凍結レジスタ、及び凍結レジスタと関連
する訂正不能記憶装置エラー標識をクリアする。要求側
プロセッサのＬ１オペランド・キャッシュ状況を除くす
べてのＬ１状況アレイが、変更されたＬ１キャッシュ行
のコピーがあるかどうか探索される。低位Ｌ２キャッシ
ュ合同式を使ってＬ１状況アレイがアドレスされ、Ｌ２
キャッシュ・セットと高位合同式が、Ｌ１状況アレイ出
力との比較対象として使われる。要求側プロセッサのＬ
１命令キャッシュ状況アレイ中で一致が見つかった場合
、。
その項目はクリアされ、アドレス・バスに対する要求が
Ｌ１キャッシュによって許可された後、Ｌ１キャッシュ
・コピーをローカル無効化するために、Ｌ１１キヤツシ
ユ同式とＬ１キャッシュ・セットが要求側プロセッサに
転送される。代替プロセッサのいずれかのＬ１伏況アレ
イが一致した場合、Ｌ１状況中の必要な項目がクリアさ
れ、アドレス・バスに対する要求がそのＬ１キャッシュ
によって許可された後、Ｌ１キャッシュ・コピーを相互
無効化するために、Ｌ１１キヤツシユ同式とＬ１キャッ
シュ・セットが、Ｌ１オペランド・キャッシュ及びＬ１
命令キャッシュに対して１つずつ必要な代替プロセッサ
に同時に転送される。Ｌ１キャッシュは、必要なアドレ
ス・インターフェースが一定数のサイクルの間に許可さ
れることを保証するので、Ｌ２記憶アクセスは、ローカ
ル無効化または相互無効化要求の影響を受けない。この
場合、記憶要求に対するＬ２キャッシュ・ミス・インペ
ージが処理され、Ｌ３メモリ行中に訂正不能記憶装置エ
ラーが検出された後に記憶が行なわれるので、Ｌ１コピ
ーは見つからないことに留意されたい。動作終了がこの
記憶要求と関連付けられている場合、Ｌ２制御装置は、
要求側プロセッサのし１キヤツシユに命令完了信号を転
送して、この命令に関連するすべてのＬ１記憶待ち行列
項目を除去させる。すなわち、Ｌ２キャッシュへの記憶
が完了した。Ｌ１記憶待ち行列からの待機解除は、Ｌ２
キャッシュに対する最後のまたは唯一の更新と同時に行
なわれる。Ｌ２記憶待ち行列からの待機解除は、Ｌ２キ
ャッシュへの非順次記憶が完了するたびに行なわれる。
Ｌ２キャッシュ制御装置がプロセッサＬ２キャッシュ記
憶コマンドとＬ２キャッシュ合同式を受は取って、Ｌ２
キャッシュに対するアクセスを開始する。Ｌ２キャッシ
ュ制御装置がそのコマンドをＬ２データ・フローに転送
して、Ｌ２記憶待ち行列から最も古い項目をはずし、Ｌ
２書込みバッファを介してＬ２キャッシュに書き込む。
Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、Ｌ２キャッシ
ュ・セットを使ってＬ２キャッシュへの記憶を制御し、
書込みは記憶バイト・フラグの制御下でプロセッサＬ２
キャッシュ読取りシーケンスの第２サイクルで行なわれ
る。メモリ記憶装置がＬ２コマンドとＬ３ボート識別を
受は取る。Ｌ２ヒツト及び非ロックというＬ２キャッシ
ュ行状況を受は取ると、その要求はドロップされる。ア
ドレス／キーが、参照ビット及び変更ビットを更新する
ために絶対アドレスを受は取る。この記憶要求によって
更新されたＬ２キャッシュ行を含む４にバイトのページ
に対する参照ビット及び変更ビットが、”１°°にセッ
トされる。
ケース４ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトになる。Ｌ２キャッシュ行が変更済みとマーク
される。参照ビット及び変更ビット・セット・コマンド
により、絶対アドレスがアドレス／キーに転送される。
Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。要求側プロセッサがロッ
クを保留する場合、ロック・アドレスが記憶要求アドレ
スと比較される。比較の結果が一致した場合、ロックは
クリアされる。一致しなかった場合は、マシン・チエツ
クがセットされる。要求側プロセッサのＬ１オペランド
・キャッシュ状況を除くすべてのＬ１状況アレイが、変
更されたＬ１キャッシュ行コピーがあるかどうか探索さ
れる。低位Ｌ２キャッシュ合同式を使ってＬ１状況アレ
イがアドレスされ、Ｌ２キャッシュ・セットと高位合同
式が、Ｌ１状況アレイ出力との比較対象として使われる
。要求側プロセッサのＬ１命令キャッシュ状況アレイ中
で一致が見つかった場合、その項目はクリアされ、アド
レス・バスに対する要求がＬ１キャッシュによって許可
された後、Ｌ１キャッシュ・コピーをローカル無効化す
るために、Ｌ１キャッシュ合同式とＬ１キャッシュ・セ
ットがプロセッサに転送される。代替プロセッサのいず
れかのＬ１状況アレイが一致した場合、Ｌ１状況中の必
要な項目がクリアされ、アドレス・バスに対する要求が
そのＬ１キャッシュによって許可された後、Ｌｌキャッ
シュ・コピーを相互無効化するために、Ｌ１キャッシュ
合同式とＬ１キャッシュ・セットが、Ｌ１オペランド・
キャッシュ及びＬ１命令キャッシュに対して１つずつ必
要な代替プロセッサに同時に転送される。Ｌ１キャッシ
ュは、必要なアドレス・インターフェースが一定数のサ
イクルの間に許可されることを保証するので、Ｌ２記憶
アクセスは、ローカル無効化または相互無効化要求の影
響を受けない。動作終了がこの記憶要求と関連付けられ
ている場合、Ｌ２制御装置は、要求側プロセッサのＬ１
キャッシュに命令完了信号を転送して、この命令に関連
するすべてのＬ１記憶待ち行列項目を除去させる。すな
わち、Ｌ２キャッシュへの記憶が完了した。Ｌ１記憶待
ち行列からの待機解除は、Ｌ２キャッシュに対する最後
のまたは唯一の更新と同時に行なわれる。
Ｌ２記憶待ち行列からの待機解除は、Ｌ２キャッシュへ
の非順次記憶が完了するごとに行なわれる。
Ｌ２キャッシュ制御装置がプロセッサ上２キャッシュ記
ｔｔコマンドとＬ２キャッシュ合同式を受は取って、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２７’−タ・フローに
転送して、Ｌ２記憶待ち行列から最も古い項目をはずし
、Ｌ２書込みバッファを介してＬ２キャッシュに書き込
む。Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及び非ロッ
クというＬ２キャッシュ行状況を受は取ると、Ｌ２キャ
ッシュ・セットを使ってＬ２キャッシュへの記憶を制御
し、書込みは記憶バイト・フラグの制御下でプロセッサ
Ｌ２キャッシュ読取りシーケンスの第２サイクルで行な
われる。メモリ記憶装置がＬ２コマンドとＬ３ポート識
別を受は取る。Ｌ２ヒツト及び非ロックというＬ２キャ
ッシュ行状況を受は取ると、その要求はドロップされる
。アドレス／キーが、参照ビット及び変更ビットを更新
するために絶対アドレスを受は取る。この記憶要求によ
って更新されたＬ２キャッシュ行を含む４にバイトのペ
ージに対する参照ビット及び変更ビットが、”１″にセ
ットされる。
２．２．５　　記憶装置記憶、非順次、ＴＬＢヒツト、
アクセス例外なし、Ｌ２キャッ シュΦミス 実行ユニットが、Ｌ１オペランド・キャッシュに非順次
主記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で
、その要求によって提示された論理アドレスに対する、
アドレス例外なしの絶対アドレスがもたらされる。Ｌ１
キャッシュ・ディレクトリの探索で、ＴＬＢからの絶対
アドレスと−致したために、キャッシュ中にデータが見
つかり、Ｌ１ヒツトとなった場合、選択されたＬ１キャ
ッシュ・セットに対する書込みが可能になる。ダブルワ
ード内の所期のバイトだけを書き込むため、記憶バイト
制御フラグを用いて、記憶要求データが、Ｌ１キャッシ
ュ合同式及び選択されたキャッシュ・セットに書き込ま
れる。ディレクトリ探索で、ＴＬＢからの絶対アドレス
と一致しなかったためにＬ１キャッシュ・ミスとなった
場合、Ｌ１キャッシュの書込みは取り消される。どちら
の場合でも、記憶要求はＬ１記憶待ち行列に入れられる
。待ち行列項目の情報は、絶対アドレス、データ、記憶
バイト・フラグ、及び記憶要求のタイプ（非順次記憶、
順次記憶、動作終了）からなる。
この要求の前に記憶待ち行列が空であるか、またはＬ１
記憶待ち行列待機ポインタが転送ポインタと等しく、か
つＬｌ／Ｌ２インターフェースが使用可能な場合、記憶
要求は直ちにＬ２キャッシュに転送される。そうでない
場合は、ＬＬ／Ｌ２インターフェースが使用可能な間、
Ｌ１記憶待ち行列転送ポインタがこの項目を選択するま
で、転送は遅延される。現命令に続く事前に取り出され
た命令がある場合、論理アドレスの比較により、その命
令が記憶要求によって変更されているかどうか検査され
る。等しい場合、命令バッファが無効になる。Ｌ２制御
装置が記憶要求を受は取る。Ｌ２記憶待ち行列が空であ
り、かつ記憶要求で動作終了が提示された場合、この要
求は、Ｌ２キャッシュの優先順位によって選択されると
直ちに処理を受けることができる。記憶待ち行列が空で
あるが、記憶要求に動作終了が関連付けられていない場
合、Ｌ２キャッシュ優先順位に入る前に、動作終了を受
は取るまで記憶待ち行列で待機しなければならない。こ
のプロセッサに対するＬ２記憶待ち行列が空でない場合
は、この要求は、このプロセッサに対するＬ２キャッシ
ュへの先行するすべての記憶が完了するまで、記憶待ち
行列で待機しなければならない。いずれの場合にも、Ｌ
２記憶待ち行列に要求側プロセッサに対する項目が作成
される。Ｌ２キャッシニ記憶待ち行列は、物理的に制御
部分とデータ部分の２つの部分に分かれている。絶対ア
ドレスと記憶要求のタイプはＬ２制御機能中に維持され
る。関連データと記憶バイト・フラグはＬ２キャッシュ
・データ・フロー機能に待ち行列として入れられる。Ｌ
２キャッシュの優先順位によりこのプロセッサ記憶要求
が処理すべく選択される。Ｌ２制御装置は、プロセッサ
上２キャッシュ記憶コマンドとＬ２キャッシュ合同式を
Ｌ２キャッシュ制御装置に転送し、プロセッサ上２キャ
ッシュ記憶コマンドをメモリ制御装置に転送する。Ｌ１
オペランド・キャッシュはストアスルー型キャッシュな
ので、元の記憶要求のＬ１キャッシュ状況がヒツトであ
ろうとミスであろうと、Ｌ１キャッシュへのインページ
は不要である。
Ｌ２制御装置は、このプロセッサに対スルＬ２キャッシ
ュ記憶待ち行列の制御部分から、この記憶要求をはずす
。Ｌ２キャッシュ・ミスをもたらしたＬ２キャッシュ・
ディレクトリの探索から、次の３つの条件のいずれかが
生じる。Ｌ２キャッシュはストアイソ型キャッシュなの
で、記憶要求の完了前にＬ３主記憶装置からＬ２キャッ
シュ行をインページしなければならない。Ｌ２キャッシ
ュ・ミスの結果、記憶要求は保留になり、要求されたＬ
３メモリ行のインページが行なわれる間、Ｌ２キャッシ
ュで他の要求が処理できるようになる。
ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、このプロセッサに対する以前のＬ
２キャッシュ・インページが保留になっている。Ｌ２制
御装置は、以前のインページ要求が完了するまで、この
記憶要求を保留にする。記憶要求は、このプロセッサに
対するＬ２キャッシュ記憶待ち行列の制御部分に復元さ
れる。
コマンド・バッファも記憶待ち行列もＬ２キャッシュの
インページが完了するまで保留になっているので、Ｌ２
キャッシュ中のこのプロセッサに対する次の要求が処理
を受けることはできない。アドレス／キーに情報は転送
されない。Ｌ２キャッシュ行状況及びキャッシュ・セッ
トがＬ２−１−ヤッシュ制御装置に転送され、キャッシ
ュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２キ
ャッシュ行状況がメモリ制御装置に転送される。前のイ
ンページ要求のため、強制的にロック状況になる。
Ｌ２キャッシュ・ミスのため、Ｌ１状況アレイの比較が
阻止される。Ｌ２キャッシュ・ミスのため、Ｌ２制御装
置は要求側プロセッサのし１キヤツシユへの命令完了の
転送を阻止する。Ｌ２キャッシュ制御装置が、プロセッ
サ上２キャッシュ記憶コマンドとＬ２キャッシュ合同式
を受は取り、Ｌ２キャッシュに対するアクセスを開始ス
ル。Ｌ２キャッシュ制御装置がそのコマンドをＬ２デー
タ・フローに転送して、Ｌ２記憶待ち行列から最も古い
項目をはずし、Ｌ２書込みバッファを介してＬ２キャッ
シュに書き込む。Ｌ２キャッシュ制御装置は、Ｌ２ミス
及びロックというＬ２キャッシュ行状況を受は取ると、
記憶待ち行列項目の待機解除とＬ２キャッシュの書込み
を取り消す。メモリ制御装置がＬ２コマンドとＬ３ポー
ト識別を受は取る。Ｌ２ミス及びロックというＬ２キャ
ッシュ行状況を受は取ると、その要求はドロップされる
。
ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサの同じＬ２キャッ
シュ行に対する以前のＬ２キャッシュ・インページが保
留中である。Ｌ２制御装置は、以前のインページ要求が
完了するまで、この記憶要求を保留にする。記憶要求は
、このプロセッサに対するＬ２キャッシュ記憶待ち行列
の制御部分に復元される。このプロセッサに対するコマ
ンド・バッファ要求は、依然としてＬ２制御装置の処理
を受けることができる。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況及びキャッシュ・セット
がＬ２キャッシュ制御装置に転送され、キャッシュ・セ
ット修飾子がＬ２キャッシュに転送され、Ｌ２キャッシ
ュ行状況がメモリ制御装置に転送される。以前のインペ
ージ凍結衝突のため、強制的にロック状況になる。Ｌ２
キャッシュ・ミスのため、Ｌ１状況アレイの比較が阻止
される。Ｌ２キャッシュ・ミスのため、Ｌ２制御装置は
要求側プロセッサのし１キヤツシユへの命令完了の転送
を阻止する。Ｌ２キャッシュ制御装置が、プロセッサＬ
２キャッシュ記憶コマンドとＬ２キャッシュ合同式を受
は取り、Ｌ２キャッシュに対するアクセスを開始する。
Ｌ２キャッシュ制御装置がそのコマンドをＬ２データ・
フローに転送して、Ｌ２記憶待ち行列から最も古い項目
をはずし、Ｌ２書込みバッファを介してＬ２キャッシュ
に書き込む。Ｌ２キャッシュ制御装置は、Ｌ２ミス及び
ロックというＬ２キャッシュ行状況を受は取ると、記憶
待ち行列項目の待機解除とＬ２キャッシュの書込みを取
り消す。メモリ制御装置がＬ２コマンドとＬ３ポート識
別を受は取る。Ｌ２ミス及びロックというＬ２キャッシ
ュ状況行を受は取ると、その要求はドロップされる。
ケースＣ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この記憶要求を保留
にし、プロセッサ・インページ凍結レジスタをセットす
る。記憶要求は、このプロセッサに対するＬ２キャッシ
ュ記憶待ち行列の制御部分に復元される。このプロセッ
サに対するコマンド・バッファ要求は、依然としてＬ２
制御装置の処理を受けることができる。アドレス／キー
に絶対アドレスが転送される。Ｌ２キャッシュ行状況及
びキャッシュ・セットがＬ２キャッシュ制御装置に転送
され、キャッシュ・セット修飾子がＬ２キャッシュに転
送され、Ｌ２キャッシュ行状況がメモリ制御装置に転送
される。Ｌ２キャッシュ・ミスのため、Ｌ１状況アレイ
の比較が阻止される。Ｌ２キャッシュ・ミスのため、Ｌ
２制御装置は要求側プロセッサのＬ１キャッシュへノ命
令完了の転送を阻止する。Ｌ２キャッシュ制御装置が、
プロセッサＬ２キヤノンユ記憶コマンドとＬ２キャッシ
ュ合同式を受は取り、Ｌ２キャッシュに対するアクセス
を開始する。Ｌ２キャッシュ制御装置がそのコマンドを
Ｌ２データ・フローに転送して、Ｌ２記憶待ち行列から
最も古い項目をはずし、Ｌ２書込みバッファを介してＬ
２キャッシュに書き込む。Ｌ２キャッシュ制御装置は、
Ｌ２ミス及び非ロックというＬ２キャッシュ行状況を受
は取ると、記憶待ち行列項目の待機解除とＬ２キャッシ
ュの書込みを取り消す。メモリ制御装置がＬ２コマンド
とＬ３ポート識別を受は取る。Ｌ２ミス及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、その要求は必
要なＬ３メモリ・ポートに対する優先順位に入る。イン
ページ・バッファ／アウトページ・バッファの対を含め
てすべての資源が使用可能なとき、そのプロセッサに対
するＬ３取出しアクセスを開始するコマンドがＢＳＵ制
御装置に転送される。メモリ制御装置は、Ｌ２制御装置
に、保留中のインページの場合に通常行なわれるように
Ｌ２ディレクトリ状況をセットするよう指示する。アド
レス／キーが絶対アドレスを受は取る。要求されたＬ２
キャッシュ行を含む４にバイトのページに対する参照ビ
ットが“１°。
にセットされる。Ｌ２キャッシュ・インページのみが進
行中なので、関連する変更ビットは変更されない。イン
ページが完了した後に記憶アクセスが再実行される。絶
対アドレスがＬ３物理アドレスに変換される。Ｌ２キャ
ッンユ・ミスの結果、インターフェースが使用可能にな
るとすぐ、物理アドレスがＢＳＵ制御装置に転送される
。ＢＳＵ制御装置は、メモリ制御コマンドとアドレス／
キーのＬ３物理アドレスを受は取ると、そのコマンドと
アドレスを主記憶装置に送り、所期のボートのメモリ・
カードを選択して、Ｌ３メモリ・ボートの１２８バイト
の取出しを開始する。データが、そのＬ３メモリ・ボー
トから多重コマンド／アドレス及びデータ・インターフ
ェースを介して、７時に１６バイトずつ転送される。１
２８バイトのＬ２キャッシュ行を得るには、Ｌ３メモリ
から８回の転送が必要である。カッドワード転送の順序
は、その記憶アクセスで要求されたダブルワードを含む
カッドワードから始まる。次の３回の転送にＬ１キャッ
シュ行の残りの部分が含まれる。最後の４回の転送には
、Ｌ２キャッシュ行の残り部分が含まれる。Ｌ２キャッ
シュ・インページ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了をＬ２制御装置に報告する。Ｌ２キャッシュ
へのデータ転送の間、アドレス／キーがＬ３メモリの訂
正不能エラー行を監視する。インページ処理中に訂正不
能なエラーが検出された場合、いくつかの機能が実行さ
れる。Ｌ２キャッシュへのカッドワードの転送ごとに、
記憶アクセスを最初に要求したプロセッサにＬ３訂正不
能エラー信号が転送される。プロセッサは、あるＬ２キ
ャッシュ・、インページ要求について、せいぜい１個の
記憶装置訂正不能エラー指示、すなわちアドレス／キー
で検出された最初のそれを受は取る。アドレス／キーで
検出された最初の記憶装置訂正不能エラーのダブルワー
ド・アドレスが、要求側プロセッサに対して記録される
。そのプロセッサがアクセスするＬ１キャッシュ行中の
いずれかのデータに対して記憶装置訂正不能エラーが生
じた場合、記憶装置訂正不能エラーを処理するための標
識がセットされる。最後に゛、Ｌ２キャッシュ・インペ
ージ・バッファに転送されたいずれかのデータに対して
訂正不能エラーが生じた場合は、アドレス／キーはＬ２
制御装置に、Ｌ２キャッシュ・インページ及び後続の記
憶要求の処理を変更する信号を送る。Ｌ２キャッシュの
優先順位により、このプロセッサのインページ完了が処
理すべく選択される。Ｌ２制御装置は、インページ・バ
ッファ書込みコマンドとＬ２キャッシュ合同式をＬ２キ
ャッシュ制御装置に送り、インページ完了状況の回答を
メモリ制御装置に送る。Ｌ２キャッシュ・ディレクトリ
の探索から、次の２つの条件のいずれかが生じる。
ケースＩ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていす、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。Ｌ２キャヅシ
ュ・インページ・バッファへのインページの際にＬ３記
憶装置訂正不能エラーが検出されなかった場合、このＬ
２キャッシュ・ミス・インページに対して設定された凍
結レジスタがクリアされる。Ｌ２キャッシュ・インペー
ジ・バッファへのインページの際にＬ３記憶装置訂正不
能エラーが検出された場合は、このＬ２キャッシュ・ミ
ス・インページに対して設定された凍結レジスタは活動
状態のままとなり、凍結レジスタに関連する記憶装置訂
正不能エラー指示がセットされる。すなわち、そのイン
ページを要求したプロセッサに対するコマンド・バッフ
ァがＬ２キャッシュ優先順位に入ることが阻止される。
記憶装置訂正不能エラーを報告するため、こノプロセッ
サに対するすべてのＬ１キャッシュ標識がセットされる
。選択されたＬ２キャッシュ・セットがアドレス／キー
とＬ２キャッシュ制御装置に転送される。置換されたＬ
２キャッシュ行の状況がＬ２キャッシュ制御装置七メモ
リ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送される。構成内のすべてのし１キヤ
ツシユに対するＬ１キャッシュ状況アレイが、置換され
たＬ２キャッシュ行のコピーがあるがどうか検査される
。コピーが見つかった場合、当該の無効化要求がＬ１キ
ャッシュに転送される。置換されたＬ２キャッシュ行に
対するＬ１コピー状況が、Ｌ１キャッシュ状況からクリ
アされる。Ｌ２キャッシュ制御装置はインページ・バッ
ファ書込みコマンドを受は取り、Ｌ２制御装置からの状
況を待ってＬ２キャッシュ・インページを完了すべく、
Ｌ２キャッシュ行の書込みの準備をする。
Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ・セットと
置換された行の状況を受は取る。置換された行は変更さ
れていないので、Ｌ２キャッシュ制御装置はＬ２キャッ
シュに、インページ・バッファがＬ２キャッシュに書き
込まれると通知する。これは丸１行の書込みであり、キ
ャッシュ・セットはインターリーブされているので、Ｌ
２キャッシュ・セットを使って、Ｌ２キャッシュ行の書
込みが可能なようにアドレス・ピット２５と２６を操作
しなければならない。ＢＳＵ制御装置がメモリ制御装置
に動作終了を転送する。アドレス／キーがＬ２制御装置
からＬ２キャッシュ・セットを受は取る。Ｌ２ミニ・デ
ィレクトリ更新アドレス・レジスタがインページ・アド
レス・バッファからセットされ、Ｌ２キャッシュ・セッ
トをＬ２制御装置から受は取る。メモリ制御装置が置換
された行の状況を受は取る。廃棄する必要がないので、
メモリ制御装置はインページ要求で保持されていた資源
を解放する。メモリ制御装置は、このプロセッサに関連
するＬ２ミニ・ディレクトリ更新アドレス・レジスタを
用いてＬ２ミニ・ディレクトリを更新するコマンドを、
アドレス／キーに転送する。次いで、メモリ制御装置は
現動作を完了済みとマークし、要求側プロセッサが再度
メモリ資源優先順位に入ることを許す。ここで、元のし
２記憶待ち行列要求が、再びＬ２キャッシュ・サービス
優先順位回路に入る。Ｌ２キャッシュ・サービスに対し
て一度選択された記憶アクセスが再度試みられ、Ｌ２制
御装置内でその要求を処理する最初の試みの場合と同様
に実行される。
ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。Ｌ２キャッシ
ュ・インページ・バッファに対するインページの際にＬ
３記憶装置訂正不能エラーが検出されなかった場合、こ
のＬ２キャッシュ・ミス・インページに対して設定され
た凍結レジスタがクリアされる。Ｌ２キャッシュ・イン
ページ令バッファに対するインページの際にＬ３記憶装
置訂正不能エラーが検出された場合は、このＬ２キャッ
シュ・ミス・インベーンに対して設定された凍結レジス
タは活動状態のままとなり、凍結レジスタに関連する記
憶装置訂正不能エラー指示がセットされる。すなわち、
そのインページを要求したプロセッサに対するコマンド
・バッファがＬ２キャッシュ優先順位に入ることが阻止
される。記憶装置訂正不能エラーを報告するため、この
プロセッサに対するすべてのＬ１キャッシュ標識がセッ
トされる。ディレクトリから読み取られたアドレスが、
選択されたＬ２キャッシュ・セットと一緒にアドレス／
キーに転送される。選択されたＬ２キャッシュ・セント
がＬ２キャッシュ制御装置に転送される。置換されたＬ
２キャッシュ行の状況がＬ２キャッシュ制御装置とメモ
リ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送される。構成内のすさてのＬ１キャ
ッシュに対するＬ１状況アレイが、置換されたＬ２キャ
ッシュ行のコピーがあるかどうか検査される。コピーが
見つかった場合、当該の無効化要求がＬ１キャッシュに
転送される。
置換されたＬ２キャッシュ行に対するＬ１コピー状況が
、Ｌ１キャッシュ状況からクリアされる。
Ｌ２キャッシュ制御装置はインページ・バッファ書込み
コマンドを受は取り、Ｌ２制御装置からの状況を待って
Ｌ２キャッシュ・インページを完了すべく、Ｌ２行の書
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セットと置換された行の状況を受は取る。置換
された行は変更されているので、Ｌ２キャッシュ制御装
置はＬ２キャッシュに、インページ・バッファのデータ
をＬ２キャッシュに書き込む前に、そのインページ・バ
ッファと対になったアウト・ページ・バッファに対する
丸１行の読取りが必要なことを通知する。
これは丸１行のアクセスであり、キャッシュ・セットは
インターリーブされているので、Ｌ２キャッシュ・セッ
トを使って、Ｌ２キャッシュ行のアクセスが可能なよう
にアドレス・ビット２５と２６を操作しなければならな
い。アドレス／キーがＬ２制御装置からアウトページ・
アドレスを受ケ取り、それを物理アドレスに変換し、Ｌ
２キャッシュ・セットと一緒にアウトページ・アドレス
二バッファに保持する。Ｌ２ミニ・ディレクトリ更新ア
ドレス・レジスタがインページ・アドレス・バッファか
らセットされ、Ｌ２キャッシュ・セットをＬ２制御装置
から受は取る。アドレス／キーは、Ｌ３メモリ行の書込
みの準備として、ＢＳＵ制御装置にアウトページ物理ア
ドレスを転送する。
メモリ制御装置が置換された行の状況を受は取る。
廃棄する必要があるので、メモリの更新が完了するまで
、メモリ記憶装置はＬ３資源を解放することができない
。インページに使われたのと同じメモリ・ポートに対し
て廃棄が行なわれることが保証される。メモリ制御装置
は、このプロセッサに関連するＬ２ミニ・ディレクトリ
更新アドレス・レジスタを用いてＬ２ミニ・ディレクト
リを更新するコマンドを、アドレス／キーに転送する。
次いで、メモリ制御装置は現動作を完了済みとマークし
、要求側プロセッサが再度メモリ資源優先順位に入るこ
とを許す。ここで、元のＬ２記憶待ち行列が再びＬ２キ
ャッシュ・サービス優先順位回路に入る。Ｌ２キャッシ
ュ・サービスに対してτ度選択された記憶アクセスが再
度状みられ、Ｌ２制御装置内でその要求を処理する最初
の試みの場合と同様に実行される。ＢＳＵ制御装置は、
置換されたＬ２キャッシュ行が変更されていることを知
って、アドレス／キーからアウトページ・アドレスを受
は取った後、廃棄手順を開始して、選択されたメモリ・
ポートにＬ２キャッシュ・データ・フローを介して丸１
行書込みコマンドとアドレスを転送する。データは、ア
ウトページ・バッファからメモリに一時に１６バイトず
つ転送される。
最後のカッドワードがメモリに転送された後、ＢＳＵ制
御装置はメモリ制御装置に動作終了を転送する。メモリ
制御装置は、ＢＳＵ制御装置から動作終了を受は取ると
、Ｌ３ポートを解放して、メモリ・ポートへのオーバー
ラツプしたアクセスを可能にする。
２．２．６　　記憶装置記憶、順次、初期Ｌ２行アクセ
ス、ＴＬＢヒツト、アクセス例 外なし、Ｌ２キャッシュ・ヒツト 実行ユニットが、Ｌ１オペランド・キャッシュに順次主
記憶装置記憶要求を出す。セント連想式ＴＬＢ探索で、
その要求によって提示された論理アドレスに対する、ア
ドレス例外なしの絶対アドレスがもたらされる。Ｌ１キ
ャッシュ・ディレクトリの探索で、ＴＬＢからの絶対ア
ドレスと一致したために、キャッシュ中にデータが見つ
かり、Ｌ１ヒツトとなった場合、選択されたＬ１キャッ
シュ・セットに対する書込みが可能になる。ダブルワー
ド内の所期のバイトだけを書き込むため、記憶バイト制
御フラグを用いて、記憶要求データがＬ１キャッシュ合
同式及び選択されたキャッシュ・セットに書き込まれる
。ディレクトリの探索で、ＴＬＢからの絶対アドレスと
一致しなかったためにＬ１キャッシュ・ミスとなった場
合、Ｌ１キャッシュの書込みは取り消される。どちらの
場合でも、記憶要求はＬ１記憶待ち行列に入れられる。
待ち行列項目の情報は、絶対アドレス、データ、記憶バ
イト・フラグ、及び記憶要求のタイプ（非順次記憶、順
次記憶、動作終了）からなる。
この要求の前に記憶待ち行列が空であるか、またはＬ１
記憶待ち行列待機ポインタが転送ポインタと等しく、か
つＬｌ／Ｌ２インターフェースが使用可能な場合、記憶
要求は直ちにＬ２キャッシュに転送される。そうでない
場合は、ＬＬ／Ｌ２インターフェースが使用可能な間、
Ｌ１記憶待ち行列転送ポインタがこの項目を選択するま
で、転送は遅延される。現命令に続く事前に取り出され
た命令がある場合、論理アドレスの比較により、その命
令が記憶要求によって変更されているかどうか検査され
る。等しい場合、命令バッファが無効になる。Ｌ２制御
装置が記憶要求を受は取る。順次記憶ルーチンが開始し
ていない場合、この要求は最初の順次記憶アクセスであ
り、かつＬ２キャッシュ行への最初の記憶アクセスであ
る。初期順次記憶要求が処理されて順次動作が進行中の
場合、それが順次記憶ルーチンにおける新しいＬ２キャ
ッシュ行への最初の記憶アクセスとなる。Ｌ２記憶待ち
行列が空の場合、この要求は、Ｌ２キャッシュの優先順
位によって選択されると直ちに処理を受けることができ
る。このプロセッサに対するＬ２記憶待ち行列が空でな
い場合は、この要求は、このプロセッサに対するＬ２キ
ャッシュまたはＬ２キャッシュ書込みバッファへの先行
するすべての記憶が完了するまで、記憶待ち行列で待機
しなければならない。いずれの場合にも、Ｌ２記憶待ち
行列に要求側プロセッサに対する項目が作成される。Ｌ
２キャッシュ記憶待ち行列は、物理的に制御部分とデー
タ部分の２つの部分に分かれている。
絶対アドレスと記憶要求のタイプはＬ２２制御能中に維
持される。関連データと記憶バイト・フラグはＬ２キャ
ッシュ・データ・フロー機能に待ち行列として入れられ
る。この記憶要求が順次記憶動作の開始である場合、Ｌ
２制御装置は、Ｌ２キャッシュにその行が存在するかど
うかＬ２キャッシュ・ディレクトリを検査しなければな
らない。
このプロセッサに対して順次動作が進行中の場合、アド
レス・ビット２４．２５．２７．２８をこのプロセッサ
に対する以前の順次記憶要求のそれと比較して、この記
憶要求の絶対アドレス・ビット２４が前の記憶要求のそ
れと異なることが検出される。この記憶要求は、異なる
Ｌ２キャッシュ行に対するものである。したがって、Ｌ
２制御装置は、Ｌ２キャッシュにこの行が存在するかど
うかＬ２キャッシュ・ディレクトリを検査しなければな
らない。Ｌ２キャッシュ制御装置に反復コマンドは転送
されず、またアドレス／キー及びメモリ記憶装置に情報
が直ちに転送されることはない。
これは順次記憶動作でアクセスされる最初の行ではない
ので、Ｌ２制御装置は、以前に順次アクセスされたＬ２
キャッシュ行の状況を検査する。以前の行がＬ２キャッ
シュ中にない場合、Ｌ２制御・装置は、インページが完
了するまで現行に対する順次処理を保留する。そうでな
い場合は、Ｌ２制御装置は現し２キャッシュ行への順次
記憶を続行することができる。Ｌ２キャッシュの優先順
位により、このプロセッサ記憶要求が処理すべく選択さ
れる。Ｌ２制御装置は、Ｌ２キャッシュ書込みバッファ
記憶コマンドとＬ２キャッシュ合同式をＬ２キャッシュ
制御装置に転送し、プロセッサ上２キャッシュ記憶コマ
ンドをメモリ制御装置に転送する。Ｌ１オペランド・キ
ャッシュはストアスルー型キャッシュなので、元の記憶
要求のＬ１キャッシュ状況がヒツトであろうとミスであ
ろうと、Ｌ１キャッシュへのインページは不要である。
Ｌ２制御装置は、Ｌ２記憶待ち行列の制御部分からその
記憶要求をはずして、同じＬ２キャッシュ行に対する後
続の順次記憶要求がオーバーラツプして処理できるよう
にする。Ｌ２制御装置は、この記憶要求が順次記憶動作
内の新しいＬ２キャッシュ行の開始であることを知る。
この記憶要求が順次記憶動作の開始である場合、Ｌ２制
御装置は、このプロセッサに対する順次動作進行中標識
をセットする。順次記憶ルーチンで将来参照できるよう
に、記憶待ち行列要求の絶対アドレスのビット２４．２
５．２７．２８がセーブされる。代替プロセッサのロッ
ク衝突が検出された場合、そのデータはＬ２キャッシュ
ではなく要求側プロセッサのＬ２キャッシュ書込みバッ
ファを宛先とするので、それは無視される。要求側プロ
セッサがロックを保持する場合、マシン・チエツクがセ
ットされる。。
Ｌ２キャッシュ・ヒツトをもたらしたＬ２キャッシュ・
ディレクトリの探索から、次の２つの条件のどちらかが
生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの訂正不能記憶
装置エラー標識が活動状態の凍結レジスタ、または訂正
不能記憶装置エラー標識が活動状態の回線保留レジスタ
が、要求されたＬ２キャッシュ行に対してセットされる
。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う凍
結または回線保留が解除されるまで、この記憶要求と後
続の順次記憶要求を保留にする。記憶胃求は、このプロ
セッサに対するＬ２キャッシュ記憶待ち行列の制御部分
に復元される。このプロセッサに対するコマンド・バッ
ファ要求は、依然としてＬ２制御装置の処理を受けるこ
とができる。アドレス／キーに情報は転送されない。Ｌ
２キャッシュ行状況及びキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。訂正不能記憶装置エラー
衝突を伴う代替プロセッサの凍結または回線保留のため
、強制的にロック状況になる。
順次記憶動作が進行中のため、Ｌ１状況アレイの比較が
阻止される。順次記憶動作が進行中のため、Ｌ２制御装
置は要求側プロセッサのＬ１キャッシュに命令完了を転
送しない。Ｌ２キャッシニ制御装置が、Ｌ２キャッシュ
書込みバッファへの記憶コマンドとＬ２キャッシュ合同
式を受は取り、Ｌ２キャッシュに対するアクセスを開始
する。Ｌ２キャッシュ制御装置がそのコマンドをＬ２デ
ータ・フローに転送して、Ｌ２記憶待ち行列から最も古
い項目をはずし、次のＬ２書込みバッファに書き込む。
Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及びロックとい
うＬ２キャッシュ行状況を受は取ると、データ記憶待ち
行列項目の待機解除とＬ２キャッシュ書込みバッファへ
の書込みを取り消す。
メモリ制御装置がＬ２コマンドとＬ３ポート識別を受は
取る。Ｌ２ヒツト及びロックというＬ２キャッシュ行状
況を受は取ると、その要求はドロップされる。
ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。Ｌ２キャッシュ行は変更済みとマー
クされない。アドレス／キーに情報は転送されない。Ｌ
２キャッシュ行状況及びキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２−１−ヤッシュに転送され、Ｌ２キャッシュ行状
況がメモリ制御装置に転送される。この記憶要求によっ
て変更されるＬ２キャッシュ行に対して絶対アドレス・
ビット４：２４とＬ２キャッシュ・セットからなる回線
保留が設定される。絶対アドレスのビット２５は、この
記憶要求でＬ２キャッシュ行の上半行と下半行のどちら
が修正されるのかを記録するのに使われる。ビット２５
がｔ＋　Ｏ″の場合は現回線保留レジスタの上半行修飾
子がセットされ、ビット２５が１″の場合は下半行修飾
子がセットされる。順次記憶動作が進行中のため、Ｌ１
状況アレイの比較が阻止される。順次記憶動作が進行中
のため、Ｌ２制御装置は、要求側プロセッサのＬ１キャ
ッシュに命令完了を転送しない。Ｌ２キャッシュ制御装
置が、Ｌ２キャッシュ」込みバッファヘノ記憶コマンド
とＬ２キャッシュ合同式を受は取り、Ｌ２キャッシュに
対するアクセスを開始する。Ｌ２キャッシュ制御装置が
そのコマンドをＬ２データ・フローに転送して、Ｌ２記
憶待ち行列から最も古い項目をはずし、次のＬ２キャッ
シュ書込みバッファに書き込む。Ｌ２キャッシュ制御装
置は、Ｌ２ヒツト及び非ロックというＬ２キャッシュ行
状況を受は取ると、データ及び記憶バイト・フラグを、
アドレスの境界合せをして、要求側プロセッサに対する
書込みバッファにロードして、Ｌ２キャッシュ書込みバ
ッファへの記憶を完了する。この動作及びＬ２データ・
フロー中のＬ２キャッシュ書込みバッファに関連する後
続の順次記憶要求のために、Ｌ２キャッシュ合同式をセ
ーブする。順次記憶動作のこの部分ではキャッシュ・セ
ットは必要ないが、パイプライン・レベルが非順次記憶
要求と整合する形で記憶待ち行列データを強制的にＬ２
キャッシュ書込みバッファに入れる。データがＬ２キャ
ッシュ書込みバッファに書き込まれた時点で、データ記
憶待ち行列項目が、Ｌ１記憶待ち行列ではなくＬ２記憶
待ち行列からはずされる。メモリ記憶装置がＬ２コマン
ドとＬ３ボート識別を受は取る。Ｌ２ヒツト及び非ロッ
クというＬ２キャッシュ行状況を受は取ると、その要求
はドロップされる。
２．３ＭＰ／３主記憶装置の要求の組合せ２．３．１　
　保留中の要求の衝突 非順次主記憶装置記憶は、主記憶装置のある記憶位置に
行なわれる。Ｌ１キャッシュ中の行の状況がどうであれ
、Ｌ１記憶待ち行列に項目が加えられる。記憶要求は、
できるだけ速やかにＬ２記憶待ち行列に転送される。後
続命令の実行シーケンスの一環として、プロセッサはＬ
１データ・キャッシュの”同じ記憶位置”からデータを
取り出してオペランド記憶の比較を行なおうと試みる。
プロセッサが°同じ記憶位置°°からの１順次命令事前
取出しまたは分岐目標取出しを実行して、その結果、プ
ログラム記憶が比較される（記憶後取出しタイプ）とき
、Ｌ１命令キャッシュについて保留中の記憶の衝突が発
生することがある。四同じ記憶位置”の定義は、取出し
アクセス時のし１キヤツシユ中の行の状況によって変わ
る。後続の取出し要求があるかどうか調べるためのし１
キヤツシユ・ディレクトリの探索から、次の２つの条件
のどちらかが生じる。
ケースＩ Ｌ１キャッシュ・ディレクトリ探索の結果、Ｌ１ヒツト
となり、゛同じ記憶位置”が記憶装置中の８バイト境界
として定義される。保留中の記憶アドレスの一致を調べ
るため、Ｌ１記憶待ち行列項目のアドレスが、８バイト
境界までの取出しアドレスと比較される。Ｌ１記憶待ち
行列中で取出し要求アドレスとの一致が検出され、すな
わち保留中の記憶の衝突が検出される。ＭＰ／１では、
この一致状態は無視され、Ｌ１データ・キャッシュのみ
について取出しの続行が許可される。Ｌ１デτり・キャ
ッシュでは多重プロセッサ構成で、またＬ１命令キャッ
シュではすべての構成で、衝突中の記憶がＬ２キャッシ
ュ中で完了するまで、取出し要求は保留になる。取出し
て実際に１つまたは複数の保留中の記憶の衝突が検出さ
れることがあるので、すべての衝突が除去されるまで、
それは保留になる。Ｌ１ヒツトの結果、取出し要求はＬ
２制御装置に転送されない。最近の保留中の記憶衝突に
対して命令完了が戻されると、記憶待ち行列項目は待機
解除され、取出し要求は再度Ｌ１キャッシュへのアクセ
スを許される。取出し要求の反復で依然としてＬ１キャ
ッシュにデータが見つかった場合、そのデータが要求側
に戻され、Ｌ２制御装置には情報は転送されない。取出
し要求の反復でＬ１キャッシュ・ミスが検出された場合
は、Ｌｌキャッシュのインページが必要なので、その要
求がＬ２制御装置に転送される。
ケース２ Ｌ１キャッシュ・ディレクトリ探索の結果、Ｌ１ミスと
なり、”同じ記憶位置”が記憶装置中の６４バイト境界
（Ｌｌｌキャンュ行のサイズ）として定義される。保留
中の記憶アドレスの一致を調べるため、Ｌ１記憶待ち行
列項目のアドレスが、６４バイト境界までの取出しアド
レスと比較される。Ｌ１記憶待ち行列中で取出し要求ア
ドレスとの一致が検出され、すなわち保留中の記憶の衝
突が検出される。Ｌ１データ・キャッシュでもＬ１命令
キャッシュでもすべての構成で、衝突中の記憶がＬ２キ
ャッシュ中で完了するまで、取出し要求は保留になる。
取出しで実際に１つまたは複数の保留中の記憶の衝突が
検出されることがあるので、すべての衝突が除去される
まで、それは保留になる。保留中の記憶衝突の結果、取
出し要求はＬ２制御装置に転送されない。最近の保留中
の記憶衝突に対して命令完了が戻されると、記憶待ち行
列項目は待機解除され、取出し要求は再度Ｌ１キャッシ
ュへのアクセスを許される。取出し要求の反復でＬ１キ
ャッシュ・ミスが検出され、Ｌ１キャッシュのインペー
ジが必要なので、その要求がＬ２制御装置に転送される
。このインプリメンテーションを使用するＬ１命令キャ
ッシュの設計では、Ｌ１命令キャッシュ制御装置で無効
化要求を受は取ったサイクルから、ローカル無効化要求
または相互無効化要求のためにＬ１命令キャッシュ・デ
ィレクトリが実際に更新されるまで、Ｌ１命令キャッシ
ュ・ディレクトリに対するプロセッサのアクセスが禁止
される。その結果、無効化されるＬ１命令キャッシュ行
の数がゼロないし２なのに応じて、Ｌ１命令キャッシュ
がそれぞれ４ないし６サイクルの間、使用不能となる。
Ｌ１データ・キャッシュでは、Ｌ１データ・キャッシュ
制御装置で無効化要求を受は取ったサイクルがら、ロー
カル無効化要求または相互無効化要求のためにＬ１デー
タ・キャッシュ・ディレクトリが実際に更新されるまで
、Ｌ１データ・キャッシュ・ディレクトリに対するプロ
セッサのアクセスが禁止される。その結果、無効化され
るＬ１データ・キャッシュ行の数がゼロないし２なのに
応じて、Ｌ１データ・キャッシュがそれぞれ３ないし５
サイクルの間、使用不能となる。
２．３．２　　記憶装置の整合性の例１この記憶装置の
整合性の例では、２個のプロセッサが関係する。プロセ
ッサＣＰＯとＣＰＩは、下記の初期条件で下記の命令ス
）　ＩＪ−ムを実行する。
ＣＰＯ命令ストリーム　ＣＰＩ命令ストリームＳＴ　　
１．　　　Ａ　　　　　　ＳＴ　　１．　　　ＢＬ　　
２．　　　Ａ　　　　　　　Ｌ　　２．　　　ＢＬ　　
３．　　　Ｂ　　　　　　　Ｌ　　３．　　　Ａ初期条
件： 記憶装置：　　Ａ＝Ｘ“ｏｏｏｏｏｏｏｏ　”Ｂ＝Ｘ　
’　０ＯＯＯＯＯ’ＯＯ″ ＣＰＯ：　　ＧＲ１＝Ｘ’０ＯＯＯ０００１“ＣＰＩ　
　：　　ＧＲ１＝Ｘ’０００００００１’各プロセッサ
は、保留中の記憶衝突を含む命令シーケンスを実行する
。次いで、各プロセッサは他方のプロセッサの保留中の
記憶衝突を含む記憶位置の取出しを試みる。両方のシー
ケンスの実行の結果生じるエラー状態は、両方のプロセ
ッサでＧＲ３＝Ｘ　’　００００００００“のときであ
る。。
他のどんな結果の組合せも有効である。どちらのプロセ
ッサが最初に記憶するかは、このアーキテクチャ例では
重要でないことに留意されたい。重要なのは、あるプロ
セッサに記憶装置のある位置に対する変更が見えるとき
、構成内のすべてのプロセッサにその変更が見えること
だけである。時間的には、ＣＰＯがまずＬ２キャッシュ
に記憶し、次いでＣＰＩが記憶する。その結果、ｃＰｏ
がまずその保留中の記憶衝突から解放され、ＧＲ３にｘ
’ｏｏｏｏｏｏｏｏ’をロートする。ＣＰ　１　ハ、Ｃ
ＰＯがＡを含むＬ１キャッシュ行を相互無効化するので
、Ｌ２キャッシュがらインページして、ＧＲ３にＸ′０
０ｏｏｏｏｏ１°をロートしなければならない。
２．３．３　　記憶装置の整合性の例２この記憶装置の
整合性の例では、２個のプロセッサが関係する。プロセ
ッサｃＰｏとｃＰｌは、下記の初期条件で下記の命令ス
トリームを実行する。
ＣＰＯ命令ストリーム　　　ＣＰＩ命令ストリームＭＶ
Ｉ　　Ａ、Ｘ’ＦＦ’　　　ＭＶＩ　　Ａ＋１．Ｘ’Ｆ
Ｆ’Ｌ１．Ａ　　　　　　　　　　ＬＬ、ＡＮ　　１．
ＭＡＳＫＯＮ　　Ａ、ＭＡＳＫＩＢＮＺ　　ＴＩＥ　　
　　　　　ＢＮＺ　　ＴＩＥ初期条件： 記憶装置：　　Ａ＝Ｘ’０ＯＯＯＯＯ００゜ＭＡＳＫＯ
＝Ｘ　’　０ＯＦＦＦＦＦＦ　’ＭＡＳＫ１＝Ｘ’ＦＦ
０ＯＦＦＦＦ’ 各プロセッサは、共通８バイト記憶フイールドまでの保
留中の記憶衝突を含む命令シーケンスを実行する。次い
で、各プロセッサは共用記憶位置と論理積すべき一義的
な記憶位置の取出しを試みる。両方のシーケンスの実行
の結果生じるエラー状態は、両方のプロセッサでの論理
的ＡＮＤ操作でｘ’ｏｏｏｏｏｏｏｏ“がもたらされる
ときである。他のどんな結果の組合せも有効である。ど
ちらのプロセッサが最初に記憶するかは、このアーキテ
クチャ例では重要でないことに留意されたい。。
重要なのは、あるプロセッサに記憶装置のある位置に対
する変更が見えるときに、構成内のすべてのプロセッサ
にその変更が見えることだけである。
時間的には、ＣＰＯがまずＬ２キャッシュに記憶し、次
いでＣＰＩが記憶する。その結果、ＣＰＯがまずその保
留中の記憶衝突から解放され、ＧＲｌにＸ　’　ＦＦ０
ＯＯＯＯＯ’をロードする。ＭＡＳＫＯとのＡＮＤの結
果は、Ｘ“００００００００°である。ＣＰｌは、ＣＰ
ＯがＡを含むＬ１キャッシュ行を相互無効化するので、
Ｌ２キャッシュからその内容を取り出さなければならな
い。
ＣＰｌはＧＲｌにＸ　’　ＦＦＦＦ０ＯＯＯ“をロード
する。ＭＡＳＫｌとのＡＮＤの結果は、Ｘ′ＦＦ０ＯＯ
ＯＯＯ’である。
２．４　主記憶装置コマンド ２．４．ＩＬ２キャッシュ要求優先順位修正用途：　　
パフォーマンスの調整。現在の記憶待ち行列設計の能力
を上回る非順次記憶位置の修正を必要とする命令に使用
できる（Ｌ２キャッシュをあるプロセッサ専用に保持で
きる）。別の記憶５ｉｆｔコマンドまたは記憶キー・コ
マンドを出す前にこの記憶装置コマンドが完了するよう
に、このコマンドはプロセッサ内で同期される。この記
憶装置コマンドの実行により、主記憶装置取出し要求と
記憶要求をオーバーラツプさせることができる。マイク
ロコードは、構成内の特定プロセッサが静止している場
合、それが訂正不能記憶装置エラー指示を伴うロック、
回線保留、またはインページ凍結をもたない状態に留ま
るようにしなければならない。そうならないと、代替プ
ロセッサが静止していて訂正不能記憶装置エラー指示を
伴うロック、回線保留またはインページ凍結をもつ場合
に、代替プロセッサからの要求を阻止しようと試みると
、Ｌ２キャッシュ要求優先順位変更記憶装置コマンドが
完了できないので、ロックアウト状態になることがある
。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット１８：２２だけが意味がある。
アドレス・ビット１８と１９は代替プロセッサ記憶装置
要求に適用され、アドレス・ビット２０　：　２２は要
求化プロセッサに対する優先順位制御に適用される。ア
ドレス・ビット１８が１０゛のとき、代替プロセッサの
優先順位の変更は要求されていす、アドレス・ビット１
９は無視される。アドレス・ビット１８が１′１″の場
合は、アドレス・ビット１９が°゛Ｏ°°であれば代替
プロセッサに対する要求は使用不能になり、アドレス・
ビット１９が°“１″であれば代替プロセッサに対する
要求は使用可能になる。代替プロセッサに対するインペ
ージ完了要求は阻止できないことに留意されたい。ロー
カル・プロセッサ優先順位制御に対する有効ビット・パ
ターンは、使用可能パターンの一部分である。その規則
は比較的簡単である。要求源としては、コマンド・バッ
ファ（記憶装置コマンド、記憶キー・コマンド、主記憶
装置取出し要求、ベクトル記憶装置行取出し要求）、Ｌ
２記憶待ち行列（主記憶装置記憶要求、ベクトル記憶装
置記憶要求、ベクトル記憶装置要素取出し要求）、及び
インページ完了要求の３種がある。優先順位回路は可能
なすべての摂動をサポートする。この機構によりどの要
求源も優先順位の考慮なしですませないことに留意され
たい。
アドレス・ビットを使って、下図に示すようにローカル
・プロセッサ優先順位制御をロードする。
優先順位　　絶対アドレス２０：２２の復号レベル　　
０００００１０１００１１１００１０１１１０１１１１
　　　　　ｎｃ　　ｓｑ　　ｃｂ　　ｉｃ　　ｎｃ　　
ｓｑ　　ｃｂ　　ｉｃ２　　　　　ｎｃ　　ｃｂ　　ｉ
ｃ　　ｓｑ　　ｎｃ　　ｉｃ　　ｓｑ　　ｃｂ３　　　
　　ｎｃ　　ｉｃ　　ｓｑ　　ｃｂ　　ｎｃ　　ｃｂ　
　ｉｃ　　５ｑｃｂ　　−コマンド・バッファ要求源 ｉｃ　　−インページ完了要求源 ｎｃ　　−現要求優先順位の変更なし ｓｑ　　−記憶待ち行列要求源 記憶装置コマンドの　行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドヲＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。
データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御！置から絶対アドレスを受は取り、それを物理アドレ
スニ変換シ、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサＬ
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。コマンドはＬ２制御装置に転送され
、アドレス／キーは絶対アドレスをＬ２制御装置に転送
する上うに指示される。Ｌ２制御装置はメモリ制御コマ
ンドを受は取り、Ｌ２キャッシュ・サービス優先順位に
よって選択された後、アドレス／キーからの絶対アドレ
スを使用する。Ｌ２制御装置はＬ２キャッシュ制御装置
に情報を転送せず、メモリ制御装置に動作終了を転送す
る。要求側プロセッサに対する優先順位制御は、影響を
受ける要求源の現在の状態がどうであれ、直ちに更新さ
れる。アドレス・ビット１８と１９の復号から、次の３
つのケースのいずれかが生じる。
ケース１ アドレス・ビット１８がＯ”の場合、代替プロセッサか
らの要求は影響を受けない。アドレス／キーに情報は転
送されない。このコマンド復号の結果、必ず完了状況が
メモリ制御装置に報告される。
ケース２ アドレス・ビット１８．１９が１０″の場合、コマンド
・バッファ及び待ち行列からの後続の代替プロセッサ要
求は、Ｌ２キャッシュ・サービス優先順位に入ることを
妨げられるが、インページ完了要求はそれを妨げられな
い。プロセッサが訂正不能記憶装置エラー標識を伴うロ
ック、回線保留またはインページ凍結をもち、ロック衝
突をもたらさない限り、代替プロセッサの要求源、記憶
待ち行列及びコマンドがそれぞれ使用不能になる。
訂正不能記憶装置エラー標識を伴うロック、回線保留ま
たはインページ凍結をもっていても、保持プロセッサの
要求源が使用不能になることが妨げられるだけである。
アドレス／キーに情報は転送されない。どちらかの代替
プロセッサでロック衝突が発生した場合、Ｌ２制御装置
はコマンドを完了することができず、記憶装置コマンド
を一部完了して、メモリ制御装置にロック状況を戻す。
代替プロセッサのロック衝突がない場合、Ｌ２制御装置
はコマンドを完了し、メモリ制御装置に完了状況で応答
する。
ケース３ アドレス・ビット１８．１９が°“１１”の場合、代替
プロセッサのコマンド・バッファ及び記憶待ち行列から
の後続の要求が使用可能になる。アドレス／キーに情報
は転送されない。このコマンド復号の結果、必ず完了状
況がメモリ制御装置に報告される。
全ケース メモリ制御装置は、Ｌ２制御装置からコマンド状況を受
は取った後、Ｌ２制御装置が完了状況を報告した場合、
要求側プロセッサに動作終了で応答する。そうでない場
合は、その記憶装置コマンドが一時的に保留されて、ロ
ック衝突をクリアする時間を与え、次いでコマンド全体
の実行を試みるためメモリ制御装置優先順位に再度入る
。
２．４．２　　メモリ制御装置要求優先順位変更用途ニ
アトレス・マツチ機能及び記憶システムのデバッグ。こ
のコマンドは、別の記憶装置コマンドまたは記憶キー・
コマンドを出す前に記憶装置コマンドが完了するように
、プロセッサ内部で同期される。主記憶装置取出し要求
及び記憶要求は、この記憶装置コマンドの実行とオーバ
ーラツプすることができる。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット１９と２４だけが意味がある。
アドレス・ビット１９は代替プロセッサ記憶装置要求に
適用され、アドレス・ビット２４はすべてのチャネル記
憶装置要求に適用される。ビットの値が０“°であれば
当該の要求源からの要求が使用不能になり、ビットの値
が１°°であれば当該の要求源からの要求が使用可能と
なる。記憶装置コマンドが実行されるとき、記憶システ
ム中の現在活動状態の要求に対する影響はなく、要求は
正常に完了する。特定の要求源が使用不能なとき、この
コマンドは、主記憶装置（Ｌ３）及び拡張記憶機構（Ｌ
４）に対する他の記憶装置要求の活動化を禁止するよう
に意図されている。メモリ要求待ち行列は、その要求源
からの他の要求の活動化が禁止される程度まで影響を受
けるが、メモリ制御装置はその待ち行列が一杯になるま
でその要求源からの要求を受は入れることができる。特
定の要求源が使用可能なとき、このコマンドは、Ｌ３メ
モリ・ポート及びＬ４メモリ・ポートに対する要求源か
らのアクセスを再度許可するように意図されている。要
求側プロセッサがメモリ制御装置中でのそれ自体の要求
優先順位を変更できないことに留意されたい。Ｌ２キャ
ッシュ定期フラッシュという記憶システム内部機能は、
それが活動化されて構成中で使用できるようになった場
合、代替プロセッサとチャネルのどちらかの要求源がメ
モリ制御装置内で使用不能になると使用不能になり、両
方の要求源が使用可能な場合だけ使用可能になる。この
記憶装置コマンドを出す前に、代替プロセッサ要求が使
用不能になる場合、マイクロコードは、構成内の代替プ
ロセッサが、訂正不能記憶装置エラー標識を伴うメモリ
・バッファ、ロック、回線保留、保留中のインページ要
求、またはインページ凍結を有さない状態であることを
保証しなければならない。そうしないと、構成内の活動
状態のままのプロセッサによる後続の記憶装置参照のた
めに、ロックアウト条件が生じることがある。可能なチ
ャネル・オーバーランに備える場合以外は、チャネル記
憶装置要求に対して特別の処置は必要でない。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドをＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。
データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。Ｌ２制御
装置は、絶対アドレスのビット１９と２４をメモリ・ポ
ート識別の一部としてメモリ制御装置に渡す。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというＬ２制御装置からの信号を待って、
コマンドを実行する。アドレス／キーはＬ２制御装置か
ら絶対アドレスを受は取り、それを物理アＦＬ／スに変
換し、記憶コマンド・アドレス・バッファに保持する。
Ｌ２キャッシュ制御装置は、それがプロセッサ上２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御装置からコ
マンドを受は取らない。メモリ制御装置は、アドレスが
アドレス／キーに送られたことを示すコマンドとメモリ
・ポート識別をＬ２制御装置から受は取る。メモリ・ポ
ート識別は、動作を完了するのに必要な２つのアドレス
・ビットを含んでいる。動作を完了するのに資源が不要
なので、メモリ制御装置は直ちにコマンドを実行する。
メモリ制御装置は、アドレス・ビット１９と２４を使っ
て、その優先順位制御ラッチを適宜セットする。コマン
ドが要求源を使用不能にすることを必要とする場合は、
その要求源に対する現在活動状態のコマンドが正常に完
了でき、その要求源からのその後の要求は優先順位選択
から排除される。コマンドが要求源を使用可能にした場
合は、待機中の要求が再度優先順位の選択に入ることが
できる。メモリ制御装置は、記憶装置要求源の有効性を
変更しながら、要求側プロセッサに動作終了を送って応
答する。通常の資源優先順位により必要な資源に対する
アクセスが直列化されるので、現在活動状態の記憶装置
動作の完了を待つ必要はない。
２．４．３　　メモリ・エラー訂正バイパス使用可能 用途：　主記憶装置及び拡張記憶機構の診断テスト。こ
のコマンドは、指定されたメモリ・ポートでのエラー訂
正の通常の使用を迂回できるので、診断テストの継続中
、メモリ・ボートに対する通常システム動作を保留にし
なければならない。このコマンドは、要求側プロセッサ
内で記憶装置活動を開始する前に記憶装置コマンドが完
了するように、プロセッサ内で同期される。
記憶装置コマンドの説明 このコマンドを実行すると、記憶装置コマンドと共に供
給されるアドレスによって選択されたメモリ、ポート内
で使用されるエラー訂正回路を迂回することができる。
供給されるアドレスのうち絶対アドレス・ビット２４だ
けが意味がある。このモードは、通常の単一ビット・エ
ラー訂正を迂回して、メモリ内容に対する直接アクセス
を可能にする。取出しコマンドがメモリ・ボートにアク
セスするとき、メモリからデータが読み取られ、関連す
る検査ビットが通常通り検査ビット・レジスタにロード
される。取出しアクセスに伴う単一ビット・エラー訂正
は迂回される。データは訂正なしでメモリ・バス上を転
送されるが、パリティは正しい。記憶コマンドがメモリ
・ポートにアクセスするときは、供給されるデータから
生成された検査ビットではなく、前のメモリ・アクセス
でロードされた検査ビット・レジスタから・の検査ビッ
トを使って、メモリにデータが書き込まれる。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドヲＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。
データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御ｇ置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサＬ
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ・ボート識別は、絶対アドレ
スのビット２４を含んでいる。
メモリ制御装置は、優先順位によって選択されたとき、
必要な資源を割り振り、記憶装置コマンドを活動化する
。コマンドはＢＳＵ制御装置に転送され、アドレス／キ
ーは物理アドレスをＢ　Ｓ　Ｕ　制御装置に転送するよ
うに指示される。ＢＳＵ制御装置は、コマンドと物理ア
ドレスを指定されたメモリ・ポートに転送するためＬ２
データ・フローに転送し、次いでメモリ制御装置に動作
終了を転送する。選択されたメモリ・ボート中のメモリ
制御装置モジュールが、その当該のエラー訂正バイパス
制御をセットして、エラー訂正を回避しながらメモリ内
容に直接アクセスできるようにする。
メモリ制御装置は、ＢＳＵ制御装置から動作完了を受は
取ると、メモリ・ボートを解除し、要求側プロセッサに
動作終了を転送する。
２．４．４　　記憶待ち行列フラッシュ用途：　現命令
の実行開始前に直列化が必要なＳ／３７０命令中で使用
される。非命令処理で、取出し後ロック記憶装置要求を
出す前にインターロックされた更新の一部として使用さ
れる。この記憶装置コマンドは、要求側プロセッサのＬ
２キャッシュ内で記憶要求を処理するための優先順位を
変更しない。
記憶装置コマンドの説明 マイクロコードは、このコマンドだけを供給する。Ｌ１
キャッシュは、Ｌ２キャッシュがら命令完了信号を受は
取り、Ｌ１記憶待ち行列から完了した記憶要求を除去す
ることにより、記憶待ち行列自体をフラッシュするため
の要件を処理する。
Ｌ１記憶待ち行列が空になるまで、Ｌ１キャッシュはど
の要求にとっても使用中に見える。記憶待ち行列が空に
なると、Ｌ１キャッシュは通常活動を開始させる。この
コマンドはＬ２キャッシュ制御ｇ置には転送されない。
記憶コマンドの一行 マイクロコードがＬ１キャッシュにコマンドを出ス。Ｌ
１キャッシュは、コマンドを完全に処理するので、Ｌ２
制御装置に情報を転送しない。Ｌ１キャッシュは、以前
の記憶要求がＬ２キャッシュ中ですべて完了したことが
Ｌ１記憶待ち行列の空状態によって示されるまで、プロ
セッサ・パイプライン中での記憶装置要求の実行を保留
にする。
２．４．５Ｌ２キャッシュ行置換アルゴリズム強制 用途：　記憶システムの診断テスト。このコマンドは、
要求側プロセッサ内部で記憶装置活動を開始する前に記
憶装置コマンドが完了するように、プロセッサ内で同期
される。マイクロコードは、指定されたＬ２キャッシュ
項目中で有効なデータが望まれる場合に、固定キャッシ
ュ置換セットを使用するとき、Ｌ２インページ要求が強
制的に不良Ｌ２キャッシュ項目に入れられないようにし
なければならない。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット２５：２８だけが意味がある。
このコマンドは、別の記憶装置コマンドによって変更さ
れるまで、Ｌ２キャッシュ行置換アルゴリズムに単一キ
ャッシュ・セットを選択させ、あるいは通常のＬ２キャ
ッシュ行置換アルゴリズムの使用を再開するのに使用さ
れる。
置換キャッシュ・セットを強制するための有効ビット・
パターンは、使用可能なパターンのサブセットである。
絶対アドレスのピット２５：２８がすべてゼロのパター
ン、すなわち°“ｏ　ｏ　ｏ　ｏ　”のときは、通常の
キャッシュ置換アルゴリズムの使用を再開するコマンド
であると解釈される。ｏ１００°°　００１０”　　”
０００１”は、それぞれ置換キャッシュ・セットを０，
１及び２にセットさせるものと解釈され、”　１１００
　”　　“１０１０″　１００１″は、それぞれ置換キ
ャッシュ・セットを３．４及び５にさせるものと解釈さ
れる。他のパターンはすべて無効であり、使用した場合
、予期しない結果が生じる。
記憶装置コマンドの・行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドをＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。
データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというＬ２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御！置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサ上
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。
コマンドはＬ２制御装置に転送され、アドレス／キーは
絶対アドレスをＬ２制御装置に転送するように指示され
る。Ｌ２制御装置はメモリ制御コマンドを受は取り、Ｌ
２キャッシュ・サービス優先順位によって選択された後
、アドレス／キーからの絶対アドレスを使用する。アド
レス・ビット２５：２８が非ゼロ・パターンの場合、そ
れを使って通常のＬ２キャッシュ行置換アルゴリズムが
オーバーライドされ、強制的に特定のキャッシュ・セッ
トが選択される。アドレス・ビット２５：２８が°“０
０００″の場合は、通常のＬ２キャッシュ行置換アルゴ
リズムが再度選択される。Ｌ２制御装置は、動作を開始
した後、動作終了でメモリ制御装置に応答する。メモリ
制御装置は、Ｌ２制御装置カらコマンド状況を受は取っ
た後、動作終了で要求側プロセッサに応答する。
２．４．６ＬＬキャッシュ行または合同式無効化 用途二　ページ不在処理ルーチン中にＬ１キャッシュか
らの部分結果のクリア。「プロセッサ停止」状態を引き
起こすエラーからの回復。ページ不在処理では、マイク
ロコードは、ＴＬＢミス及びそれに続くページ不在時に
、実行中の命令に対するＬ１記憶待ち行列から絶対アド
レスを獲得する。
これらの各Ｌ１キャッシュ行は、システム内のデータの
保全性を維持するため、プロセッサの再起動前に無効に
しなければならない。Ｌ２制御機構内の関連するＬ１状
況項目もクリアしなければならない。エラー回復では、
プロセッサがクロック停止しており、プロセッサのＬ１
キャッシュ・アレイ及び関連するＬ１状況アレイが記憶
装置内容の現レベルを反映していないことを暗示する。
Ｌ１キャッシュ・アレイは、Ｒマツプに対するアクセス
によってクリアされる。Ｌ１状況アレイはＬ１キャッシ
ュ合同式無効化コマンドによってクリアされる。このコ
マンドは、別の記憶装置コマンドまたは記憶キー・コマ
ンドを出す前に記憶装置コマンドが完了するように、プ
ロセッサ内で同期される。主記憶装置取出し要求及び記
憶要求は、この記憶装置コマンドの実行とオーバーラツ
プすることができる。
記憶装置コマンドの説明 絶対アドレス・ビット２６は、ビット２６がＮＯ”の場
合はＬ１キャッシュ行の無効化、ビット２６が“１゛°
の場合はＬ１キャッシュ合同式の無効化を選択するのに
使用される。絶対アドレスのビット４：２５はＬ１キャ
ッシュ行を無効化するのに意味があり、絶対アドレスの
ビット２０：２５はＬ１キャッシュ合同式を無効化する
のに意味がある。Ｌ１キャッシュ行の無効化では、適切
なＬ１キャッシュ行が要求側プロセッサ中に依然として
存在する場合、Ｌ１キャッシュは、指定された絶対アド
レスを使ってＬ１ディレクトリの探索を実行して、その
キャッシュ行を無効にする。
Ｌ１命令キャッシュもＬ１オペランド・キャッシュも、
Ｌ１キャッシュ行無効化コマンドで要求される動作を実
行する。要求側プロセッサ内にＬ１命令キャッシュ及び
Ｌ１オペランド・キャッシュに対するＬ１状況項目が依
然として存在する場合、Ｌ２制御装置はそれらの項目を
クリアする。このコマンドは、Ｌ２制御装置に転送され
たときＬ１キャッシュ項目を無効にするので、Ｌ２制御
装置からＬ１キャッシュに無効化要求は転送されない。
Ｌ１キャッシュ合同式の無効化では、適切なし１キャッ
シュ行が要求側プロセッサ中に依然として存在する場合
、Ｌ１キャッシュは、指定された絶対アドレスを使って
Ｌ１ディレクトリの探索を実行して、そのキャッシュ行
を無効にする。Ｌ１命令キャッシュもＬ１オペランド・
キャッシュも、Ｌ１キャッシュ行無効化コマンドで要求
される動作を実行する。再試行でＬ１キャッシュの内容
がすでにクリアされているので、これは冗長活動である
。Ｌ２制御装置は、指定されたＬ１重量式について、要
求側プロセッサ内のＬ１命令キャッシュ及びＬ１オペラ
ンド・キャッシュに対するＬ１状況項目をクリアする。
各状況アレイ中の６つの項目すべてが無効状態にされる
。Ｌ１キャッシュ項目は前の再試行活動でクリアされて
いるので、Ｌ２制御装置からＬ１キャッシュに無効化要
求は転送されない。
記憶コマンドの一行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスと記憶
コマンドをＬ２制御装置に転送する。データ・バス上に
はデータは転送されない。
Ｌ１キャッシュはその情報を使って、オペランド・キャ
ッシュ及び命令キャッシュ中の当該のＬ１キャッシュ項
目を無効にする。記憶要求によって代替プロセッサが同
じＬ１キャッシュ行の相互無効化を要求した場合、それ
を含むＬ２キャッシュ行がＬ２キャッシュ内で置換され
たとき、あるいＬｔＬ１キャッシュ合同式無効化コマン
ドとして使用することを意図したときは、Ｌ１キャッシ
ュ・ミスとなる可能性があることに留意されたい。Ｌ２
制御装置は、主コマンド、記憶装置コマンド、絶対アド
レス、続いて実際の記憶装置コマンドを受は取る。Ｌ２
キャッシュ・サービス優先順位によって選択された後、
絶対アドレスを使って、Ｌ２ディレクトリが探索される
。アドレスされたＬ２キャッシュ行に対する訂正不能記
憶装置エラー標識を伴う活動状態のロック、回線保留ま
たはインベージ凍結があっても、この記憶装置コマンド
の結果Ｌ１状況アレイだけが変更できるので、それらは
無視される。Ｌ２キャッシュ制御装置に情報は転送され
ず、メモリ制御装置に動作終了が転送される。アドレス
の高位ビットは、Ｌ２キャッシュ・ディレクトリ出力と
の比較対象として使用される。Ｌ２キャッシュ・ディレ
クトリ探索の結果、次の２つの条件のどちらかが生じる
。Ｌ２キャッシュ・ディレクトリ探索の結果は、Ｌ１キ
ャッシュ行無効化コマンドのみに適用され、Ｌ１キャッ
シュ合同式無効化コマンドには適用されない。
・Ｌ１キャッシュ行無効化（ＡＡ２Ｂ＝″０゛）ケース
Ｉ Ｌ２キャッシュ・ミスとなり、当該のＬ１状況項目がす
でにクリアされていることを示す。アドレス／キーにも
Ｌ２キャッシュ制御装置にも情報は転送されない。Ｌ２
制御装置は、メモリ制御装置にコマンド完了状況で応答
する。メモリ制御装置は、Ｌ２制御装置からコマンド状
況を受は取ると、要求側プロセッサに動作終了で応答す
る。
ケース２ Ｌ２キャッシュ・ヒツトとなり、Ｌ２キャッシュ・セッ
トが識別される。アドレス／キーにもＬ２キャッシュ制
御装置にも情報は転送されない。
Ｌ２制御装置は、コマンド完了状況でメモリ制御装置に
応答する。要求側プロセッサの両方のＬ１状況アレイが
、Ｌ１キャッシュ行のコピーがあるかどうか探索される
。代替プロセッサのＬ１状況アレイは、この要求の影響
を受けない。低位Ｌ２２キヤツシユ同式を使ってＬ１状
況アレイがアドレスされ、Ｌ２キャッシュ・セットと高
位合同式は、Ｌ１状況アレイ出力との比較対象として使
用される。結果が等しい場合、当該の項目がクリアされ
る。Ｌ１キャッシュ無効化に対するアドレス・バス要求
は必要でない。メモリ制御装置は、Ｌ２制御装置からコ
マンド状況を受は取ると、要求側プロセッサに動作終了
で応答する。
・Ｌ１キャッシュ合同式無効化（ＡＡ２６：１°”） Ｌ２キャッシュ・ヒツトまたはミスになる。アドレス／
キーにもＬ２キャッシュ制御装置にも情報は転送されな
い。Ｌ２制御装置はメモリ制御装置にコマンド完了状況
で応答する。要求側プロセッサの両方のＬ１状況アレイ
は、指定されたＬ１キャッシュ合同式内のすべての項目
が無効状態にリセットされる。代替プロセッサのＬ１状
況アレイは、この要求の影響を受けない。Ｌ１キャッシ
ュ無効化に対するアドレス・バス要求は必要でない。
メモリ制御装置は、Ｌ２制御装置からコマンド状況を受
は取ると、要求側プロセッサに動作終了で応答する。
２．４．７Ｌ２キャッシュ項目無効化 用途：　　記憶システムの診断テスト。記憶階層内のデ
ータ保全性は、この記憶装置コマンドを使用する環境に
とって重要ではない。このコマンドは、別の記憶装置コ
マンドまたは記憶キー・コマンドを出す前に記憶装置コ
マンドが活動化されるように、プロセッサ内で同期され
る。主記憶装置取出し及び記憶要求は、この記憶装置コ
マンドの実行とオーバーラツプすることができる。マイ
クロコードは、構成内の特定のプロセッサが静止してい
る場合、それが訂正不能記憶装置エラー標識を伴うロッ
ク、回線保留またはインページ凍結をもたない状態のま
まになるようにしなければならない。そうしないと、静
止中のプロセッサが要求されたＬ２キャッシュ項目内の
Ｌ２キャッシュ行に、訂正不能記憶装置エラー標識を伴
うロック、回線保留またはインページ凍結を有するとき
、無効化記憶装置コマンドが完了できないので、ロック
アウト条件が生じる恐れがある。
記憶装置コマンドの説明 マイクロコードが、対応する記憶装置アドレス・バスの
ビット位置に、Ｌ２キャッシュ合同式、すなわち絶対ア
ドレスのビット１６　：　２４を供給する。Ｌ２キャッ
シュ・セットがアドレス・ビット２５　：　２７に挿入
されており、次のように解釈される。
”　ｏ　ｏ　ｏ　”は０にセットされる。
”　ｏ　ｏ　ｔ“°は１にセットされる。
°“０１０　”は２にセットされる。
”　１００°“は３にセットされる。
°“１０１”は４にセットされる。
“°１１０″は５にセットされる。
残りのビット・パターンは無効である。このアドレスを
、Ｌ１キャッシュは絶対アドレスと見なす。マイクロコ
ードから供給されるＬ２キャッシュ合同式とキャッシュ
・セットで指定されるＬ２キャッシュ項目が、対応する
Ｌ２ミニ・ディレクトリ項目と共に無効にされる。要求
された項目内のＬ２キャッシュ行状況がどうであろうと
、その行は決してＬ３メモリにフラッシュされない。ま
たＬ１状況アレイが探索され、Ｌ１キャッシュ。
レベルにＬ２キャッシュ行のコピーが存在する場合はそ
れがパージされ、当該のＬ１状況項目がクリアされる。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス（Ｌ２キ
ャッシュ合同式とキャッシュ・セット）をＬ１キャッシ
ュに出す。Ｌ１キャッシュは絶対アドレスとアドレス・
バス記憶装置コマンドをＬ２制御装置に転送し、実際の
記憶装置コマンドをメモリ制御装置に転送する。データ
・バス上にはデータは転送されない。Ｌ２制御装置は、
主コマンド、記憶装置コマンド、絶対アドレス、続いて
アドレス・バス・コマンドを受は取る。Ｌ２制御装置は
コマンド有効をメモリ制御装置及びアドレス／キーに転
送する。Ｌ２キャッシュ・サービス優先順位によって選
択された後、コマンドはメモリ制御装置に転送され、ア
ドレスはアドレス／キーに転送される。メモリ制御装置
は実際の記憶装置コマンドを受は取り、アドレスが処理
されたというＬ２制御装置からの信号を待って、コマン
ドを優先順位に入れる。アドレス／キーはＬ２？ｌｉ（
［装置から絶対アドレスを受は取り、それを物理アドレ
スニ変換シ、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサ上
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。
Ｌ２キャッシュ項目無効化コマンドはＬ２制御装置に転
送され、アドレス／キーは絶対アドレスをＬ２制御装置
に転送するように指示される。Ｌ２制御装置はＬ２キャ
ッシュ項目を無効化するためのメモリ制御コマンドを受
は取り、Ｌ２キャッシュ・サービス優先順位によって選
択された後、アドレス／キーからの絶対アドレスを使っ
てＬ２キャッシュ・ディレクトリをアドレスする。Ｌ２
キャッシュは、アドレス／キーがらのアドレスがＬ２キ
ャッシュ合同式とキャッシュ・セットを含むことを知っ
て、そのアドレスを使用する。Ｌ２制御装置はＬ２キャ
ッシュ制御装置に情報を転送せず、メモリ制御装置にコ
マンド回答を転送する。
Ｌ２ディレクトリの探索から、次の３つの条件のいずれ
かが生じる。
ケース１ 指定されたＬ２キャッシュ項目がすでに無効または不良
とマークされている。アドレス／キーに情報は転送され
ない。後で、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。メモリ制御装置は、Ｌ２キャッシュ・ミス
というＬ２キャッシュ行状況を受は取り、要求側プロセ
ッサに動作終了で応答する。Ｌ２ミニ・ディレクトリ項
目の無効化は必要でない。
ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー標識を伴うロック、回線保留またはインページ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。後でＬ２キャッシュ行状況がメモリ制御装置に
転送される。メモリ制御装置は、ロックというＬ２キャ
ッシュ行状況を受は取り、コマンドの現在の実行を打ち
切る。記憶装置コマンドが一時的に保留にされて、ロッ
ク衝突をクリアするための時間を与え、次いでコマンド
全体の実行を試みて再度メモリ制御装置優先順位に入る
。
ケース３ Ｌ２キャッシュ行が有効で、変更済みまたは未変更であ
る。Ｌ２キャッシュ項目は無効とマークされている。Ｌ
２制御装置は、組み合わせたアドレス、Ｌ２キャッシュ
合同式、及びＬ２キャッシュ・ディレクトリから読み取
った絶対アドレス・ビットを、Ｌ２キャッシュ・セット
と共にアドレス／キーに転送する。後でＬ２キャッシュ
行状況がメモリ制御装置に転送される。無効になったＬ
２キャッシュ項目に対するミニ・ディレクトリの更新を
保証するために、強制的にメモリ制御装置をＬ２ディレ
クトリ・ヒツト状況にしなければならない。無効とマー
クされたＬ２キャッシュ行内に２つのＬ１キャッシュ行
のコピーがあるかどうかすべてのＬ１キャッシュ行が探
索される。低位Ｌ２キャッシュ合同式を使ってＬ１状況
アレイがアドレスされ、Ｌ１状況アレイとＬ２キャッシ
ュ・セットと高位合同式が、Ｌ１状況アレイ出力との比
較対象として使用される。Ｌ１キャッシュのコピーが見
つかった場合は、当該のＬＬ／Ｌ２アドレス・バスの無
効化が要求される。アドレス・バスに対する要求がその
Ｌ１キャッシュによって許可された後、Ｌ１キャッシュ
のコピーを無効にすルタめに、Ｌ１キャッシュ合同式及
びＬ１キャッシュ・セットが、Ｌｌオペランド・キャッ
シュ用とＬ１命令キャッシュ用に２つずつ、当該のプロ
セッサに同時に転送される。Ｌ１キャッシュは、一定数
のサイクルの間に必要なアドレス・インターフェースが
許可されることを保証するので、Ｌ２キャッシュ項目無
効化コマンドは、ローカル無効化または相互無効化の要
求の影響を受けない。アドレス／キーは、Ｌ２制御装置
から絶対アドレスを受は取り、それを物理アドレスに変
換し、Ｌ２キャッシュ・セットと共に記憶装置コマンド
・アドレス・バッファに保持する。メモリ制御装置は、
Ｌ２ヒツトというＬ２キャッシュ行状況を受は取り、ア
ドレス／キー中のこのプロセッサに関連する記憶装置コ
マンド・アドレス・バッフアラ使って、Ｌ２ミニ・ディ
レクトリ中の当該項目の無効化を要求する。次いで、メ
モリ制御装置は要求側プロセッサに動作終了で応答する
。
２．４．８　　メモリ内部レジスタ読取り用途：　主記
憶装置と拡張機構の診断テスト。
このコマンドは、要求側プロセッサへの選択されたメモ
リ内部レジスタの取出しを完了するために、主記憶装置
取出し要求と一緒に使用される。このコマンドは、要求
側プロセッサ内で記憶装置活動が開始する前に記憶装置
コマンドが完了するように、プロセッサ内で同期される
。
記憶コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット２４だけが、メモリ・ポートを
選択する際にメモリ内部レジスタ読取りコマンドにとっ
て意味がある。この記憶コマンドは、操作用コマンド対
の前半部である。このコマンドは、１旨定されたメモリ
・ポートから１２８バイト・メモリ・バッファに選択さ
れたメモリ内部レジスタを読み込むように設計されてい
る。
選択されたポートのメモリ・カード内の４個の制御チッ
プがすべて読取り動作に関与し、その特殊機能レジスタ
、検査ビット・レジスタ、冗長ビット・レジスタ及びシ
ンドローム・レジスタのコピーを、記憶装置データ・バ
スを介して記憶システムのプリセット位置に転送する。
この記憶装置コマンドは、このコマンドの実行のために
のみ、メモリ・バッファを要求側プロセッサと関連付け
る。
この記憶装置コマンドを実行してがら、要求側プロセッ
サからの第２のコマンドであるＬ２キャッシュ・ミスを
伴うプロセッサ取出しを受は取り、続いてそれを完了す
るまでの間に、メモリ・バッファ資源ロックは維持され
ない。この操作用コマンド対の第２のコマンドは、同じ
プロセッサから出される、Ｌ２キャッシュ・ミスをもた
らす次の主記憶装置取出し要求である。記憶システムは
、データの供給源及びＬ２キャッシュ更新以外の点では
、Ｌ２キャッシュ・ミスを通常通り処理する。
指定されたアドレスからキャッシュ記憶機構にインペー
ジされるデータは、選択されたメモリ・ポートではなく
てメモリ・バッファがらくる。以前にメモリ内部レジス
タ読取りコマンドによってメモリ・バッファにロードさ
れたデータのうち３２バイトが、Ｌ１キャッシュ内の通
常の６４バイト・インページ・シーケンスを提供するた
め、Ｌ１キャッシュに２回転送される。このデータは、
プロセッサ取出し要求に割り振られたＬ２キャッシュ・
インページ・バッファにはロードされず、その代りに前
のインページ・バッファの内容が選択されたＬ２キャッ
シュ項目にロードされ、所与のＬ２キャッシュ行につい
てＬ１キャッシュとＬ２キャッシュの間でデータが一致
しなくなる。マイクロコードは、メモリ・バッファの内
容をＬ１キャッシュにインページさせるため、次の主記
憶装置取出し要求に対するＬ２キャッシュ・ミスを保証
しなければならない。指定された記憶装置アドレスは１
２８バイトの境界上になければならないが、どちらのＬ
３ポートが選択されてもよい。
記憶装置コマンドの一行 マイクロコードが、コマンド及び絶対アＦｌｚスをＬ１
キャッシュに出す。Ｌ１キャッシュは絶対アドレスとア
ドレス・パス記憶装置コマンドヲＬ２制御装置に転送し
、実際の記憶装置コマンドをメモリ制御装置に転送する
。データ・バス上にはデータは転送されない。Ｌ２制御
装置は、主コマンド、記憶装置コマンド、絶対アドレス
、続いてアドレス・パス・コマンドを受は取る。Ｌ２制
御装置はコマンド宵効をメモリ制御装置及びアドレス／
キーに転送する。Ｌ２キャッシュ・サービス優先順位に
よって選択された後、コマンドはメモリ制御装置に転送
され、アドレスはアドレス／キーに転送される。メモリ
制御装置は実際の記憶装置コマンドを受は取り、アドレ
スが処理されたというＬ２制御装置からの信号を待って
、コマンドを優先順位に入れる。アドレス／キーはＬ２
制御Ｈ置から絶対アドレスを受は取り、それを物理アド
レスに変換シ、記憶コマンド・アドレス・バッファに保
持する。Ｌ２キャッシュ制御装置は、それがプロセッサ
上２キャッシュ記憶機構要求ではないので、Ｌ２制御装
置からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。
コマンドはＢＳＵ制御装置に転送され、アドレス／キー
は絶対アドレスをＢＳＵ制御装置に転送するように指示
される。ＢＳＵ制御装置は、コマンドと物理アドレスを
Ｌ２データ・フローを介して指定されたメモリ・ポート
に転送することにより、診断メモリ取出しを開始する。
ＢＳＵ制御装置は、この記憶装置コマンドに関連するプ
ロセッサ識別を記録して、後でこのプロセッサからの次
の主記憶装置取出し要求があったとき読取り動作が完了
できるようにする。選択されたメモリ・ポートは、要求
された診断読取りを実行して、データを必要なメモリ・
インターフェース・レジスタに渡し、Ｌ２データ・フロ
ーはそれを記憶チャネル・データ・バッファ機能中のメ
モリ・バッファに送る。
選択されたメモリ・ポートからメモリ・バッファへのデ
ータ転送は２回だけ行なわれる。メモリ・バッファへの
最後のデータ転送が完了する間に、ＢＳＵ制御装置はメ
モリ制御装置に動作完了を転送する。メモリ制御装置は
、ＢＳＵ制御装置から動作終了を受は取ると、このプロ
セッサに対するメモリ・ポート及びメモリ・バッファ資
源ロックを解放し、要求側プロセッサに動作終了を転送
する。
２．４．９　　アドレス限界チエツク設定用途：　絶対
記憶域を２つの領域に区分し、サブチャネルによる一方
または両方の区画へのデータ・アクセスを制限するため
に、３７０−ＸＡチャネルが使用する。別の記憶装置コ
マンドまたは記憶キー・コマンドを出す前にこの記憶装
置コマンドが完了するように、このコマンドはプロセッ
サ内で同期される。主記憶装置取出し要求及び記憶要求
は、この記憶装置コマンドの実行とオーバーラツプする
ことができる。
記憶装置コマンドの説ロ マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット１：１５だけが意味があり、６
４にバイトの境界上の絶対アドレスをもたらす。コマン
ドを出す前に、マイクロコードは、絶対アドレスのビッ
ト１：１５を絶対アドレス・ビット位ｉ１５：１９にシ
フトし、空いたビット位置にゼロを挿入しなければなら
ない。
記憶装置コマンドの　行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドをＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。
データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンドを効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというＬ２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御装置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサ上
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。
コマンドはＬ２制御装置に転送されて、アドレス限界レ
ジスタをセットする。要求側プロセッサに動作完了が転
送される。メモリ制御コマンドを受は取ると、アドレス
／キーは直ちに要求側プロセッサに関連する記憶装置コ
マンド絶対アドレス・バッファのビット５：１９からの
アドレス限界レジスタのビット１：１５をセットする。
２．４．１０Ｌ２キャッシュ項目無効化及びフラッシュ 用途：　記憶システムの診断テスト。このコマンドは、
別の記憶装置コマンドまたは記憶キー・コマンドを出す
前に記憶装置コマンドが活動化されるように、プロセッ
サ内で同期される。主記憶装置取出し要求及び記憶要求
は、この記憶装置コマンドの実行とオーバーラツプする
ことができる。
マイクロコードは、構成内の特定のプロセッサが静止し
ている場合、それが訂正不能記憶装置エラー標識を伴う
ロック、回線保留またはインページ凍結をもたない状態
のままとなることを保証しなければならない。そうしな
いと、静止中のブロセッサが要求されたＬ２キャッシュ
項目内のＬ２−１−ヤッシュ行に、訂正不能記憶装置エ
ラー標識を伴うロック、回線保留またはインページ凍結
を何するとき、無効化及びフラッシュ記憶装置コマンド
が完了できないので、ロックアウト条件が生じる恐れが
ある。
記憶装置コマンドの説明 マイクロコードが、対応する記憶装置アドレス・バスの
ビット位置に、Ｌ２キャッシュ合同式、すなわち絶対ア
ドレスのビット１６：２４を供給する。Ｌ２キャッシュ
・セットがアドレス・ビット２５：２７に挿入されてお
り、次のように解釈される。
０００°”は０にセットされる。
°“００１”は１にセットされる。
”　０１０″は２にセットされる。
”　１００　”は３にセットされる。
”　１０１　”は４にセットされる。
”　ｉ　ｔ　ｏｏｏは５にセットされる。
残りのビット・パターンは無効である。このアドレスを
、Ｌ１キャッシュは絶対アドレスと見なす。マイクロコ
ードによって供給されるＬ２キャッシュ合同式とキャッ
シュ・セットで指定されたＬ２キャッシュ項目が、対応
するＬ２ミニ・ディレクトリ項目と共に無効にされる。
指定されたキャッシュ項目内に含まれるＬ２キャッシュ
行が変更される場合、その行はＬ３メモリにフラッシュ
される。またＬ１状況アレイが探索され、Ｌ１キャッシ
ュ・レベルにＬ２キャッシュ行のコピーが存在する場合
はそれがパージされ、当該のＬ１状況項目がクリアされ
る。
記憶装置コマンドの一行 マイクロコードが、コマンド及び絶対アドレス（Ｌ２キ
ャッシュ合同式及びキャッシュ・セット）をＬ１キャッ
シュに出す。Ｌ１キャッシュは絶対アドレスとアト、レ
ス・パス記憶装置コマンドヲＬ２制御装置に転送し、実
際の記憶装置コマンドをメモリ制御装置に転送する。デ
ータ・バス上にはデータは転送されない。Ｌ２制御装置
は、主コマンド、記憶装置コマンド、絶対アドレス、続
いてアドレス・パス・コマンドを受は取る。Ｌ２制御装
置はコマンド有効をメモリ制御装置及びアドレス／キー
に転送する。Ｌ２キャッシュ・サービス優先順位によっ
て選択された後、コマンドはメモリ制御装置に転送され
、アドレスはアドレス／キーに転送される。メモリ制御
装置は実際の記憶装置コマンドを受は取り、アドレスが
処理されたというし２制御装置からの信号を待って、コ
マンドを優先順位に入れる。アドレス／キーはＬ２制ａ
ｌ装置から絶対アドレスを受は取り、それを物理アドレ
スｉ；：変ｍｔ、、記ｔｔコマンド・アドレス・バッフ
ァに保持する。Ｌ２キャッシュ制御装置は、それがプロ
セッサ上２キャッシュ記憶機構要求ではないので、Ｌ２
制御装置からコマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する、Ｌ２２キヤツシユ目無効化及びフ
ラッシュ・コマンドはＬ２制御装置に転送され、アドレ
ス／キーは絶対アドレスをし２制御装置に転送するよう
に指示される。Ｌ２制御装置はＬ２キャッシュ項目を無
効化及びフラッシュするためのメモリ制御コマンドを受
は取り、Ｌ２キャッシュ・サービス優先順位によって選
択された後、アドレス／キーがらの絶対アドレスを使っ
てＬ２キャッシュ・ディレクトリをアドレスする。Ｌ２
キャッシュは、アドレス／キーからのアドレスがＬ２キ
ャッシュ合同式とキャッシュ・セットを含むことを知っ
て、そのアドレスを使用する。「変更済みで非ロックの
場合アウトページ・バッファ・ロード」コマンドがＬ２
キャッシュ制御装置に転送され、コマンド回答がメモリ
制御装置に転送される。Ｌ２ディレクトリの探索から、
次の４つの条件のいずれがか生じる。
ケース１ 指定されたＬ２キャッシュ項目がすでに無効または不良
とマークされている。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
伏況がメモリ制御装置に転送される。Ｌ２キャッシュ項
目が無効または不良状態のため、強制的に未変更状況に
なる。Ｌ２キャッシュ項目が無効または不良状態のため
、Ｌ１状況アレイの比較が阻止される。Ｌ２キャッシュ
制御装置はＬ２制御装置から「変更済みで非ロックの場
合アウトページ・バッファ・ロード」コマンドを受は取
り、Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャ
ッシュ制御装置は、未変更というＬ２キャッシュ行状況
を受は取ると、このコマンドをドロップする。メモリ制
御装置は、Ｌ２キャッシュ・ミスというＬ２キャッシュ
行状況を受は取り、要求側プロセッサに動作終了で応答
する。Ｌ２ミニ・ディレクトリ項目の無効化は必要ない
。
ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー標識を伴うロック、回線保留またはインベージ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴うロック、回線保留またはインページ
凍結のためにＬ１状況アレイ比較が阻止される。Ｌ２キ
ャッシュ制御装置はＬ２制御装置から「変更済みで非ロ
ックの場合アウトページ・バッファ・ロード」コマンド
を受は取り、Ｌ２キャッシュ行の読取りの準備をする。
Ｌ２キャッシュ制御装置は、ロックというＬ２キャッシ
ュ行状況を受は取ると、このコマンドをドロップする。
メモリ制御装置は、ロックというＬ２キャッシュ行状況
を受は取り、コマンドの現在の実行を打ち切る。
記憶装置コマンドが一時的に保留にされて、ロック衝突
をクリアするための時間を与え、次いでコマンド全体の
実行を試みて再度メモリ制御装置優先順位に入る。
ケース３ Ｌ２キャッシュ行がを効で、未変更である。Ｌ２キャッ
シュ項目は無効とマークされている。Ｌ２制御装置は、
組み合わせたアドレス、Ｌ２キャッシュ合同式、及びＬ
２キャッシュ・ディレクトリから読み取った絶対アドレ
ス・ビットを、Ｌ２キャッシュ・セットと共にアドレス
／キーに転送する。Ｌ２キャッシュ行状況とキャッシュ
・セットがＬ２キャッシュ制御装置に転送され、キャッ
シュ・セット修飾子がＬ２キャッンユに転送され、Ｌ２
キャッシュ行状況がメモリ制御装置に転送される。無効
になったＬ２キャッシュ項目に対するミニ・ディレクト
リの更新を保証するために、メモリ制御装置を強制的に
Ｌ２ディレクトリ・ヒツト状況にしなければならない。
無効とマークされたＬ２キャッシュ行内の２つのＬ１キ
ャッシュ行のコピーを求めてすべてのＬ１状況アレイが
探索される。低位Ｌ２キャッシュ合同式を使ってＬ１状
況アレイがアドレスされ、Ｌ２キャッシュ・セットと高
位合同式が、Ｌ１状況アレイ出力との比較対象として使
用される。Ｌ１キャッシュのコピーが見つかった場合は
、当該のＬ１／Ｌ２アドレス・バスの無効化が要求され
る。アドレス・バスに対する要求がそのＬ１キャッシュ
によって許可された後、Ｌ１キャッシュのコピーを無効
にするために、Ｌ１キャッシュ合同式及びＬ１キャッシ
ュ・セットが、Ｌ１オペランド・キャッシュ用とＬ１命
令キャッシュ用に２つずつ、当該のプロセッサに同時に
転送される。Ｌ１キャッシュは、一定数のサイクルの間
に必要なアドレス・インターフェースが許可されること
を保証するので、無効化及びフラッシュ・コマンドは、
ローカル無効化または相互無効化の要求の影響を受けな
い。アドレス／キーは、Ｌ２制御装置から絶対アドレス
を受は取り、それを物理アドレスに変換し、Ｌ２キャッ
シュ・セットと共に記憶装置コマンド・アドレス・バッ
ファに保持する。Ｌ２キャッシュ制御ｉｔは、Ｌ２制御
装置から「変更済みで非ロックの場合アウトページ・バ
ッファ・ロード」コマンドを受は取り、Ｌ２キャッシュ
行の読取りの準備をする。
Ｌ２キャッシュ制御装置は、未変更というＬ２キャッシ
ュ行状況を受は取ると、このコマンドをドロップする。
メモリ制御装置は、Ｌ２ヒツトというＬ２キャッシュ行
状況を受は取り、アドレス／キー中のこのプロセッサに
関連する記憶装置コマンド・アドレス・バッファを使っ
て、Ｌ２ミニ・ディレクトリ中の当該項目の無効化を要
求する。
次いで、メモリ制御装置は要求側プロセッサに動作終了
で応答する。
ケース４ Ｌ２キャッシュ行が有効で、変更済みである。
Ｌ２キャッシュ項目は無効とマークされている。
Ｌ２制御装置は、組み合わせたアドレス、Ｌ２キャッシ
ュ合同式、及びＬ２キャッシュ・ディレクトリから読み
取った絶対アドレス・ビットを、Ｌ２キャッシュ・セッ
トと共にアドレス／キーに転送する。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。無効になったＬ２キャッシュ項目に対する
ミニ・ディレクトリの更新を保証するために、メモリ制
御装置を強制的にＬ２ディレクトリ・ヒツト状況にしな
ければならない。無効とマークされたＬ２キャッシュ行
内の２つのＬ１キャッシュ行のコピーを求めてすべての
Ｌ１状況アレイが探索される。低位Ｌ２キャッシュ合同
式を使ってＬ１状況アレイがアドレスされ、Ｌ２キャッ
シュ・セットと高位合同式が、Ｌ１状況アレイ出力との
比較対象として使用される。Ｌ１キャッシュのコピーが
見つかった場合は、当該のＬＬ／Ｌ２アドレス・バスの
無効化が要求される。アドレス・バスに対する要求がそ
のＬ１キャッシュによって許可された後、Ｌ１キャッシ
ュのコピーを無効にするために、Ｌ１キャッシュ合同式
及びＬ１キャッシュ・セットが、Ｌ１オペランド・キャ
ッシュ用とＬ１命令キャッシュ用に２つずつ、当該のプ
ロセッサに同時に転送される。Ｌ１キャッシュは、一定
数のサイクルの間に必要なアドレス・インターフェース
が許可されることを保証するので、無効化及ヒフラッシ
ュ・コマンドは、ローカル無効化または相互無効化の要
求の影響を受けない。アドレス／キーは、Ｌ２制御装置
から絶対アドレスを受は取り、それを物理アドレスに変
換し、Ｌ２キャッシュ・セットと共に記憶装置コマンド
・アドレス・バッフＴに保持する。Ｌ２キャッシュ制御
装置はＬ２制御装置から「変更済みで非ロックの場合ア
ウトページ・バッファ・ロード」コマンドを受は取り、
Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッシ
ュ制御装置は、Ｌ２制御装置から状況を受は取ると、Ｌ
２キャッシュに、指定されたＬ２キャッシュ合同式及び
キャッシュ・セットからの丸−行をＬ２制御装置によっ
て指定されたアウトページ・バッファに読み出すよう指
示する。メモリ制御装置は、強制Ｌ２ヒツトというＬ２
キャッシュ行状況を受は取り、アドレス／キー中のこの
プロセッサに関連する記憶装置コマンド・アドレス・バ
ッファを使って、Ｌ２ミニ・ディレクトリ中の当該項目
の無効化を要求する。−メモリ制御装置はアドレス／キ
ーに、Ｌ３物理アドレスをＢＳＵ制御装置に送るように
要求し、アウトページ・バッファ・アンロード・コマン
トヲＢＳＵ制御装置に転送してＬ２キャッシュ行を必要
なＬ３メモリ・ボートに記憶させる。次いで、メモリ制
御装置は要求側プロセッサに動作終了で応答する。ＢＳ
Ｕ制御装置は、メモリ制御装置からコマンドを受は取り
、アドレス／キーからアドレスを受は取る。ＢＳＵ制御
装置は、そのコマンドとアドレスをＬ２キャッシュ・デ
ータ・フローを介して選択されたメモリ・ボートに転送
することにより、Ｌ３メモリ行の書込みを開始する。デ
ータはアウトページ・バッファからメモリに一時に１６
バイトずつ転送される。最後のデータの転送後、ＢＳＵ
制御装置はメモリ制御装置に動作終了で応答する。メモ
リ制御装置は、ＢＳＵ制御装置から動作終了を受は取る
と、Ｌ３ポートを解放して、メモリ・ボートへのオーバ
ーラツプしたアクセスを可能にする。
２．４．１１Ｌ３行埋込み 用途：　主記憶装置のＭＶＣＬパターン埋込み。
Ｌ３主記憶装置の診断テスト。マイクロコードは、この
記憶装置コマンドを出す前に、要求側プロセッサに対す
る記憶待ち行列が空であることを確認しなければならな
い。このコマンドは、要求側プロセッサ内で記憶装置活
動が開始する前に記憶装置コマンドが活動化されるよう
に、プロセッサ内で同期される。マイクロコードは、構
成内の特定のプロセッサが静止している場合、それが訂
正不能記憶装置エラー標識を伴うロック、回線保留また
はインページ凍結をもたない状態のままとなることを保
証しなければならない。そうしないと、静止中のプロセ
ッサが要求されたＬ２キャッシュ項目内のＬ２キャッシ
ュ行に、訂正不能記憶装置エラー標識を伴うロック、回
線保留またはインページ凍結を有するとき、Ｌ３行埋込
み記憶装置コマンドが完了できないので（ロックアウト
条件が生じる恐れがある。
記憶装置コマンドの説明 この記憶装置コマンドは、１．２８バイトのＬ３メモリ
行−杯に８バイトのデータ・パターンを複製するために
使用される。マイクロフードが、コマンド中の論理アド
レスを指定する。絶対アドレスは、Ｌ１キャッシュ内で
適当にアドレス変換された後、Ｌ２キャッシュ・ディレ
クトリの探索に使用される。Ｌ２キャッシュ・ヒツトに
なった場合、Ｌ２キャッシュ行は無効にされる。Ｌ２ミ
ニ・ディレクトリ中の対応する項目も無効にされる。
Ｌ１状況アレイも探索され、Ｌ１キャッシュ・レベルに
Ｌ２キャッシュ行のコピーが存在する場合はそのコピー
がパージされ、当該のＬ１状況項目がクリアされる。Ｌ
１キャッシュは、この記憶装置コマンドに関連するＬ１
キャッシュ行を無効にする必要はない。Ｌ２キャッシュ
中にその行が存在する場合、Ｌ２制御装置は、このコマ
ンド実行の一環として、構成内のすべてのＬ１キャッシ
ュ・コピーの無効化を要求する。
記憶装置コマンドの−・行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の論理アドレスを、ローカル記憶装置
から出された８バイトのデータ・パターンと共にＬ１キ
ャッシュに出す。アドレッシング例外または保護例外が
存在する場合、Ｌ２キャッシュ及びメモリ制御装置に記
憶装置コマンドとアドレスとデータは転送されない。Ｌ
１キャッシュは、絶対アドレスとアドレス・パス記憶装
置コマンドをＬ２制御装置に転送し、実際の記憶装置コ
マンドをメモリ制御装置に転送する。８バイトのデータ
・パターンがＬ２キャッシュに転送される。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。この記憶
装置コマントハＬ２キャッシュに直接アクセスしないの
で、パターン・データの８バイトが複製されて、１６バ
イトの代替データ・バッファにロードされる。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サーヒス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ　２
　制御装置から絶対アドレスを受は取り、それを物理ア
ドレスに変換し、記憶装置コマンド・アドレス・バッフ
ァに保持する。Ｌ２キャッシュ制御装置は、それがプロ
セッサＬ２キャッシュ記憶機構要求ではないので、Ｌ２
制御装置からコマンドを受は取らない。メモリ制御装置
は、アドレスがアドレス／キーに送られたことを示すコ
マンドとメモリ・ボート識別をＬ２制御装置から受は取
る。メモリ制御装置は、優先順位によって選択されたと
き必要な資源を割り振り、記憶装置コマンドを活動化す
る。メモリ制御装置は、Ｌ２キャッシュ行を無効化する
コマンドをＬ２制御装置に転送し、アドレス／キーに、
絶対アドレスをＬ２制御装置に転送し、物理アドレスを
ＢＳＵ制御装置に転送し、それを含む４にバイト・ペー
ジの参照ビット及び変更ビットを更新するように要求す
る。メモリ制御装置はＢＳＵ制御装置にコマンドを転送
する。
この５３行埋込みコマンドは、「非ロックの場合メモリ
制御装置アクセス実行」コマンドでＬ２制御装置によっ
て転送されるＬ２キャッシュ行状況に基づいて、条件付
きでＢＳＵ制御装置によって実行される。アドレス／キ
ーは記憶装置コマンド・アドレス・バッファを使って、
記憶キー・アレイの更新を開始する。指定された４にバ
イト・ページの参照ビット及び変更ビットが１°“にセ
ットされる。ＢＳＵ制御装置はメモリ制御装置からコマ
ンドを受は取り、Ｌ２制御装置からの状況を待つ。Ｌ２
制御装置はメモリ制御コマンドを受は取り、Ｌ２キャッ
シュ・サービス優先順位によって選択された後、アドレ
ス／キー・アト、レスを使ってＬ２キャッシュ・ディレ
クトリを探索する。
「非ロックの場合メモリ制御装置アクセス実行」コマン
ドが、ＢＳＵ制御装置に転送すべくＬ２キャッシュ制御
装置に転送され、コマンド回答がメモリ制御装置に転送
される。Ｌ２ディレクトリの探索の結果、次の３つの条
件のいずれかが生じる。
ケース１ ディレクトリ探索の結果、Ｌ２キャッシュ・ミスになっ
た。アドレス／キーに情報は転送されない。Ｌ２キャッ
シュ行状況とキャッシュ・セットがＬ２キャッシュ制御
装置に転送され、キャッシュ・セット修飾子がＬ２キャ
ッシュに転送され、Ｌ２キャッシュ行状況がメモリ制御
装置に転送される。Ｌ２キャッシュ・ミスのため、Ｌ１
状況アレイの比較が阻止される。メモリ制御装置は、Ｌ
２キャッシュ・ミス及び非ロックというＬ２キャッシュ
行状況を受は取る。Ｌ２ミニ・ディレクトリの更新は必
要ない。メモリ制御装置は要求側プロセッサに動作終了
を転送する。ＢＳＵ制御装置は、Ｌ２制御装置から「非
ロックの場合メモリ制御装置アクセス実行」コマンドを
受は取り、アドレス／キーから物理アドレスを受は取り
、５３行埋込みの書込みを準備する。Ｌ２制御装置から
非ロックという状況を受は取ると、ＢＳＵ制御装置は、
そのコマンドとアドレスをＬ２データ・フローを介して
必要なメモリ・ボートに転送することにより、Ｌ３メモ
リ行の書込みを開始する。次いでＢＳＵ制御装置は、代
替データ・バッファの内容をメモリ・ボートに転送する
ように指定する。データ・パターンが１６バイトのＬ３
記憶装置インターフェースを超えて８回送られて、５３
行埋込み動作が完了する。最後のデータ転送の後、ＢＳ
Ｕ制御装置からメモリ制御装置に動作終了が転送される
。メモリ制御装置は、ＢＳＵ制御装置から動作終了を受
は取ると、Ｌ３ポートを解放して、メモリ・ボートに対
するオーバーラツプしたアクセスを可能にする。
ケース２ アドレスされたＬ２キャッシュ行に対して、訂正不能記
憶装置エラー標識を伴うロック、回線保留またはインペ
ージ凍結が活動状態にある。アドレス／キーに情報は転
送されない。Ｌ２キャッシュ行状況とキャッシュ・セッ
トがＬ２キャッシュ制御装置に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。訂正不能記
憶装置エラー衝突を伴うロック、回線保留またはインペ
ージ凍結のため、Ｌ１状況アレイの比較が阻止される。
メモリ制御装置は、ロックというＬ２キャッシュ行状況
を受は取り、コマンドの現在の実行を打ち切る。記憶装
置コマンドが一時的に保留にされて、ロック衝突をクリ
アするための時間を与え、次いでコマンド全体の実行を
試みて再度メモリ制御装置優先順位に入る。ＢＳＵ制御
装置は、Ｌ２制御装置から「非ロックの場合メモリ制御
装置アクセス実行」コマンドを受は取り、アドレス／キ
ーから物理アドレスを受は取り、５３行埋込みの書込み
を準備する。Ｌ２制御装置からロックという状況を受は
取ると、ＢＳＵ制御装置はこのコマンドをドロップする
。
ケース３ ディレクトリ探索の結果、Ｌ２キャッシュ・ヒツトとな
り、キャッシュ行は変更済みまたは未変更である。Ｌ２
キャッシュ項目は無効とマークされている。Ｌ２制御装
置は、絶対アドレスをＬ２キャッシュ・セットと共にア
ドレス／キーに転送する。Ｌ２キャッシュ行状況とキャ
ッシュ・セットがＬ２キャッシュ制御装置に転送され、
キャッシュ・セット修飾子がＬ２キャッシュに転送され
、Ｌ２キャッシュ行杖況がメモリ制御装置に転送される
。無効とマークされたＬ２キャッシュ行内の２つのＬ１
キャッシュ行のコピーを求めてすべてのＬ１状況アレイ
が探索される。低位Ｌ２キャッシュ合同式を使ってＬ１
状況アレイがアドレスされ、Ｌ２キャッシュ・セットと
高位合同式が、Ｌ１状況アレイ出力との比較対象として
使用される。
Ｌ１キャッシュのコピーが見つかった場合は、当該のＬ
ｌ／Ｌ２アドレス・バスの無効化が要求される。アドレ
ス・バスに対する要求がそのＬ１キャッシュによって許
可された後、Ｌ１キャッシュのコピーを無効にするため
に、Ｌ１キャッシュ合同式及びＬ１キャッシュ・セット
が、Ｌ１オペランド・キャッシュ用とＬ１命令キャッシ
ュ用に２つずつ、当該のプロセッサに同時に転送される
。
Ｌ１キャッシュは、一定数のサイクルの間に必要なアド
レス・インターフェースが許可されることを保証するの
で、Ｌ２キャッシュ項目無効化コマンドは、ローカル無
効化または相互無効化の要求の影占を受けない。アドレ
ス／キーは、Ｌ２制御装置から絶対アドレスを受は取り
、それを物理アドレスに変換し、Ｌ２キャッシュ・セッ
トと共に記憶装置コマンド・アドレス・バッファに保持
する。メモリ制御装置は、Ｌ２ヒツト及び非ロックとい
うＬ２キャッシュ行状況を受は取り、アドレス／キー中
のこのプロセッサに関連する記憶装置コマンド・アドレ
ス・バッファを使って、Ｌ２ミニ・ディレクトリ中の当
該項目の無効化を要求する。次いで、メモリ制御装置は
要求側プロセッサに動作終了で応答する。ＢＳＵ制御装
置は、Ｌ２制御装置から「非ロックの場合メモリ制御装
置アクセス実行」コマンドを受は取り、アドレス／キー
から物理アドレスを受は取り、Ｌ３行埋込みの書込みを
準備する。Ｌ２制御装置から非ロックという状況を受は
取ると、ＢＳＵ制御装置は、そのコマンドとアドレスを
Ｌ２データ・フローを介して必要なメモリ・ボートに転
送することにより、Ｌ３メモリ行の書込みを開始する。
次いでＢＳＵ制御装置は、代替データ・バッファの内容
をメモリ・ボートに転送するように指定する。データ・
パターンが１６バイトのＬ３記憶装置インターフェース
を超えて８回送られて、Ｌ３行埋込み動作が完了する。
最後のデータ転送の後、ＢＳＵ制御装置からメモリ制御
装置に動作終了が転送される。メモリ制御装置は、ＢＳ
Ｕ制御装置から動作終了を受は取ると、Ｌ３ポートを解
放して、メモリ・ボートに対するオーバーラツプしたア
クセスを可能にする。
２．４．１２　　主記憶装置インターフェース・リセッ
ト 用途二　ページ不在処理ルーチンで使用される。
インターロックされた更新の記憶後アンロック・アクセ
スを避けるために使用される。マイクロコードは、この
記憶コマンドを出す前に、要求倒プロセッサに対する記
憶待ち行列に概念上完了した記憶が含まれていないこと
を確認しなければならない。このコマンドは、要求側プ
ロセッサ内で記憶装置活動が開始する前に記憶装置コマ
ンドが完了するように、プロセッサ内で同期される。こ
の記憶装置コマンドは、ページ不在処理ルーチンの間に
Ｓ／３７０命令が無効化または抑制される状況で使用さ
れる。このコマンドは、そのページ不在の原因となった
Ｓ／３７０命令に関連する記憶待ち行列またはＬ２キャ
ッシュ書込みバッファ内テ待機する記憶要求を記憶シス
テムからクリアすることを意図したものである。この記
憶装置コマンドを使って、命令中で取られた実行経路で
記憶アクセスが不要と見なされるとき、インターロック
された更新の記憶後アンロツタ記憶装置アクセスを避け
ることができる。これにより、その記憶装置に対する記
憶要求を実行せずに、ロックをリセットすることが可能
である。このコマンドは、どの記憶待ち行列状況も無視
することに留意されたい。。
この主記憶装置インターフェース・リセット・コマント
は、Ｌ１キャッシュからし２制御装置に直接転送される
ので、待機中の記憶要求を除いては、このコマンドが処
理される前にＬ２キャッシュに対する未処理の要求を完
了しなければならない。
記憶装置コマンドの説明 マイクロコードは、コマンドのみを供給する。
この記憶装置コマンドは、記憶階層において下記のステ
ップを取らせる。まず、要求側プロセッサ中のし１キヤ
ツシユ・レベルにある記憶待ち行列が、システム・リセ
ット状態にされる。記憶待ち行列項目の状況標識はすべ
てクリアされる。第２に、要求側プロセッサのＬ２記憶
待ち行列がシステム・リセット状態にされ、記憶待ち行
列項目の状況標識がすべてクリアされる。要求側プロセ
ッサの記憶待ち行列に関連する即時記憶モード状況ラン
チがリセットされる。要求側プロセッサのロック・レジ
スタ及び回線保留レジスタがクリアされる。進行中の順
次記憶動作に対するブリページされたＬ２キャッシュ行
−で訂正不能記憶装置エラーが検出された場合、Ｌ２制
御装置は、この記憶装置コマンド実行の一環として、訂
正不能記憶装置エラーを含む回線保留レジスタによって
識別されるＬ２キャッシュ行を無効にしなければならな
い。
順次丸−行記憶を使用するベクトル命令の場合、Ｌ２制
御装置は、この記憶装置コマンド実行の一環として、不
在標識を含む回線保留レジスタによって識別されるＬ２
キャッシュ行を無効にしなければならない。関連する制
御レジスタ及びアドレス・レジスタをシステム・リセッ
ト状態にすることにより、要求側プロセッサのすべての
Ｌ２キャッシュ書込みバッファから、データ及び記憶バ
イト・フラグがクリアされる。そのプロセッサに対する
保留中のインページがあれば、それは正常に完了できる
。最後に、そのプロセッサに対して保持されている資源
ロックがあれば、解除される。インページ要求は正常に
完了するので、要求側プロセッサに割り振られた場合、
その結果、メモリ・バッファ資源ロックが解除されるこ
とになる。要約すると、記憶階層の全域でプロセッサの
保留中の活動がクリアされ、その記憶システムのプロセ
ッサ特有の部分がシステム・リセット状態にされる。
記憶装置コマンドの　行 マイクロコードが、コマンドをＬｌキャッシュに出す。
Ｌ１キャッシュは、記憶装置コマンドと省略時指定によ
り、絶対アドレスをＬ２制御装置に転送する。データ・
バス上にはデータは転送されない。Ｌ１キャッシュは、
その記憶待ち行列をシステム・リセット状態にリセット
し、待ち行列項目中の状況標識をすべてクリアする。Ｌ
２制御装置は、省略時指定により、主コマンド、記憶装
置コマンド、絶対アドレスを受は取り、続いて上記ｆｐ
Ｊ　装置インターフェース・リセット・コマンドを受は
取る。Ｌ２制御装置は、Ｌ２キャッシュ・サービス優先
順位によって選択された後、Ｌ２記憶待ち行列制御をシ
ステム・リセット状態に設定し、要求側プロセッサに関
連するすべてのロック・レジスタ及び回線保留レジスタ
をクリアする。訂正不能記憶装置エラーまたは不在ピッ
トのために独占的に保持されたし２行があれば、それは
Ｌ２キャッシュ・ディレクトリ中で無効にされる。それ
には、Ｌ２キャッシュ・ディレクトリで数サイクルかか
ることがある。Ｌ２キャッシュ・ミスの記憶に対する保
留中のインページ要求があれば完了され、完了時に凍結
レジスタはリセットされるが、回線保留レジスタはセッ
トされない。記憶要求に対するインページの際に訂正不
能記憶装置エラーが発生した場合、そのキャッシュ行は
Ｌ２キャッシュにロードされず、ディレクトリは更新さ
れない。この状況では、それは取出し要求インページと
して処理される。主記憶装置インターフェース・リセッ
ト・コマンドが、メモリ制御装置及びＬ２キャッシュ制
御装置に転送される。アドレス／キーには情報は転送さ
れない。要求側プロセッサに対するＬ２記憶待ち行列及
びＬ２キャッシニ書込みバッファに関連する制御レジス
タがあれば、Ｌ２キャッシュ制御装置はそれをリセット
する。Ｌ２キャッシュ制御装置は、Ｌ２データ・フロー
に類似の活動を実行するよう指令する。メモリ制御装置
は、Ｌ２制御装置からコマンドを受は取った後、要求側
プロセッサに動作終了で応答する。それに並行して、メ
モリ・バッファ資源ロックがプロセッサに割り振られて
いる場合、メモリ制御装置はそれをクリアする。
２．４．１３　　メモリ・バッファへのＬ３行転送用途
：　　Ｓ／３７０ＰＧＯＵＴ（ページアウト）命令。Ｐ
ＧＯＵＴ命令中で使用する場合、移動すべき４にバイト
・ページに対するすべての記憶が完了することを保証す
るために、このコマンドを出す前に、要求側プロセッサ
に対する記憶待ち行列は空でなければならない。これは
、Ｓ／３７０アーキテクチヤによる命令開始時に必要な
、直列化及びチエツクポイント同期動作の一環である。
このコマンドは、主記憶装置から拡張記憶機構へのデー
タ移動を完了するために、Ｌ４行へのメモリ・バッファ
転送コマンドと一緒に使われる。各コマンド対は１２８
バイトを運ぶので、４にバイト・ページを処理するため
に、マイクロコード中で３２反復のループが確立される
。要求側プロセッサ内で記憶装置活動が開始する前にこ
の記憶装置コマンドが活動化されるように、このコマン
ドはプロセッサ内で同期される。記憶システムは、メモ
リ・バッファを利用して、動作記憶装置コマンド対の適
正なオーバーラツプを保証する。マイクロコードは、構
成内の特定プロセッサが静止する場合、それがメモリ・
バッファ、または訂正不能記憶装置エラー表示を伴うロ
ック、回線保留またはインページ凍結をもたない状態に
留まるようにしなければならない。そうならないと、静
止プロセッサが、要求されたＬ２キャッシュ行に、メモ
リ・バッファ、または訂正不能記憶装置エラー表示を伴
うロック、回線保留またはインページ凍結をもつとき、
メモリ・バッファへのし３行転送記憶装置コマンドが完
了できないので、ロックアウト状態になることがある。
記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の前半部で
ある。このコマンドは、１２８バイ）（７）境界上のＬ
３主記憶装置データの１２８バイトを、指定されたＬ３
アドレスから１２８バイトのメモリ・バッファにコピー
するように設計されている。
この記憶装置コマンドは、メモリ・バッフアラ要求側プ
ロセッサと関連付け、要求側プロセッサから第２のコマ
ンドを受は取って完了するまで、それを独占的に保持す
る。ＰＧＯＵＴでは、Ｌ４行へのメモリ・バッファ転送
コマンドが第２の記憶装置コマンドである。主記憶装置
インターフェース・リセット・コマンドをコマンド対の
第２のコ・マントとして使って、宛先記憶位置を変更せ
ずに、割り振られた資源を解除することができる。ここ
に概略を述べた実施例では、プロセッサがこの記憶装置
コマンドを出してから、メモリ制御装置が第２の記憶装
置コマンドを活動化して、メモリ・バッファの内容をＰ
ＧＯＵＴ命令に対するＬ４に転送させるまでの間に、別
のプロセッサまたはチャネルがその５３行にアクセスし
ないことを保証するものではない。オペレーティング・
システムが、ＰＧＯＵＴ命令のためにこの４にバイトの
ページをページアウトしている最中であり、この４にバ
イトのページに対する同時参照はないはずだとすれば、
これは最小限の露出と考えられる。
記憶装置コマンドの　行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・パス
記憶装置コマンドをＬ２制御装置に転送し、実際の記憶
装置コマンドをメモリ制御装置に転送する。データ・バ
ス上ではデータは転送されない。Ｌ２制御装置は、主コ
マンド、記憶装置コマンド、絶対アドレス、続いてアド
レス・パス・コマンドを受は取る。Ｌ２制御装置はコマ
ンド有効をメモリ制御装置及びアドレス／キーに転送す
る。Ｌ２キャッシュ・サービス優先順位によって選択さ
れた後、コマンドはメモリ制御装置に転送され、アドレ
スはアドレス／キーに転送される。メモリ制御装置は実
際の記憶装置コマンドを受は取り、アドレスが処理され
たというし２制御装置からの信号を待って、コマンドを
優先順位に入れる。アドレス／キーはＬ２制御装置から
絶対アドレスを受は取り、それを物理アドレスに変換し
、記憶装置コマンド・アドレス・バッファに保持する。
Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御装置からコ
マンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。変更済み状況をリセットしＬ２キャ
ッシュ行をフラッシュするコマンドがＬ２制御装置に転
送され、アドレス／キーは、絶対アドレスをＬ２制御装
置に転送し、物理アドレスをＢＳＵ制御装置に転送し、
それを含む４にバイト・ページの参照ビットを更新する
ように指令される。メモリ制御装置はＢＳＵ制御装置に
コマンドを転送する。このコマンド、すなわち「変更済
みで非ロックの場合アウトページ・バッファ・アンロー
ド」または「未変更で非ロックの場合メモリ・バッファ
へ５３行転送」コマンドは、「変更済みで非ロックの場
合アウトページ・バッファ・ロード」コマンドでＬ２制
御装置によって後で転送されるＬ２キャッシュ行伏況に
基づいて、条件付きでＢＳＵ制御装置によって実行され
る。アドレス／キーは記憶装置コマンド・アドレス・バ
ッファを使って、記憶キー・アレイの更新を開始する。
指定された４にバイト・ページの参照ビットが１”にセ
ットされる。ＢＳＵ制御装置はメモリ制御装置からコマ
ンドを受は取り、Ｌ２制御装置からの状況を待つ。Ｌ２
制御装置はメモリ制御コマンドを受は取り、Ｌ２キャッ
シュ・サービス優先順位によって選択された後、アドレ
ス／キーからの絶対アドレスを使ってＬ２キャッシュ・
ディレクトリを探索する。「変更済みで非ロックの場合
アウトページ・バッファ・ロード」コマンドが、Ｌ２キ
ャッシュ制御装置に転送され、コマンド回答がメモリ制
御装置に転送される。Ｌ２キャッシュ・ディレクトリの
探索の結果、次の４つの条件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッ、シュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。Ｌ２キャッシュ
・ミスのため、強制的に未変更状況になる。「変更済み
状況リセット及びＬ２行フラッシュ」コマンドのため、
Ｌ１状況アレイの比較が阻止される。Ｌ２キャッシュ制
御装置はＬ２制御装置から「変更済みで非ロックの場合
アウトページ・バッファ・ロード」コマンドを受は取り
、Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッ
シュ制御装置は、未変更及び非ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロラフスル
。ＢＳＵ制御装置は、未変更及び非ロックというＬ２キ
ャッシュ行状況の結果として、メモリ・バッファへのＬ
３行転送コマンドを開始する。メモリ制御装置は、Ｌ２
キャッシュ・ミス及び非ロックというＬ２キャッシュ行
状況を受は取り、ＢＳＵ制御装置がメモリ・バッファに
転送するために全５３行取出しアクセスを開始している
ことを知る。メモリ制御装置は、要求側プロセッサに動
作終了を転送する。
ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー表示を伴うロック、回線保留またはインページ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。「変更済み状況
リセット及びＬ２行フラッシュ」コマンドのタメ、Ｌ１
状況アレイの比較が阻止される。Ｌ２キャッシュ制御装
置はＬ２制御装置から「変更済みで非ロックの場合アウ
トページ・バッファ・ロード」コマンドを受は取り、Ｌ
２キャッシュ行の読取りの準備をする。Ｌ２キャッシュ
制御装置とＢＳＵ制御装置は、ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。メモリ制御装置は、ロックというＬ２キャッシュ行状
況を受は取り、コマンドの現在の実行を打ち切る。記憶
装置コマンドが一時的に保留にされて、ロック衝突をク
リアするための時間を与え、次いでコマンド全体の実行
を試みて再度メモリ制御装置優先順位に入る。
ケース３ Ｌ２キャッシュ・ディレクトリ探索の結果−Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は未変更である。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。「変更線み状況リセット及び５２行フラッ
シュ」コマンドのため、Ｌ１状況アレイの比較カ阻止さ
れる。Ｌ２キャッシュ制御装置はＬ２制御装置から「変
更済みで非ロックの場合アウトページ・バッファ・ロー
ド」コマンドを受は取り、Ｌ２キャッシュ行の読取りの
準備をする。Ｌ２キャッシュ制御装置は、未変更及び非
ロックというＬ２キャッシュ行状況を受は取ると、この
コマンドをドロップする。ＢＳＵ制御装置は、未変更及
び非処理というＬ２キャッシュ行状況の結果として、メ
モリ・バッファへのし３行転送コマンドを開始する。メ
モリ制御装置は、未変更及び非ロックというＬ２キャッ
シュ行状況を受は取り、ＢＳＵ制御装置がメモリ・バッ
ファに転送するために全５３行取出しアクセスを開始し
ていることを知る。
メモリ制御装置は要求側プロセッサに動作終了を転送す
る。
ケース４ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は変更済みである。
Ｌ２キャッシュ行は、その内容がＬ３主記憶装置に転送
中なので、後で未変更とマークされる。アドレス／キー
に情報は転送されない。
Ｌ２−１−ヤッシュ行状況とキャッシュ・セットカＬ２
キャッシュ制御装置に転送され、キャッシュ１セツト修
飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行伏
況がメモリ制御装置に転送される。
「変更済み状況リセット及び５２行フラッシュ」コマン
ドのため、Ｌ１状況アレイの比較が阻止される。Ｌ２キ
ャッシュ制御装置はＬ２制御装置から「変更済みで非ロ
ックの場合アウトページ・バッファ・ロード」コマンド
を受は取り、Ｌ２キャッシュ行の読取りの準備をする。
Ｌ２キャッシュ制御装置は、Ｌ２制御装置から状況を受
は取ると、Ｌ２キャッシュに、指定されたＬ２キャッシ
ュ合同式及びキャッシュ・セットからの丸−行をＬ２制
御装置によって指定されたアウトページ・バッファに読
み出すよう指令する。メモリ制御装置はＬ２キャッシュ
行状況を受は取り、主記憶装置へのフラッシュが進行中
であることを知る。変更済みで非ロックという状況によ
って、ＢＳＵ制御装置はフラッシュを開始する。そのコ
マンドとアドレスが、Ｌ２データ・フローを介して必要
なメモリ・ボートに転送されて、Ｌ３行書込み動作を開
始する。データは、アウトページ・バッファがらメモリ
に一時に１６バイトずつ転送される。最後のカッドワー
ドがメモリに転送された後、ＢＳＵ制御装置はメモリ制
御装置に動作終了を転送する。
メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、メモリ・バッフ１へのＬ３行無茶件転送コマン
ドをＢＳＵ制御装置に転送し、アドレス／キーに、Ｌ３
物理アドレスをＢＳＵ制御装置に送るよう要求する。メ
モリ制御装置は要求側プロセッサに動作終了を転送する
。ＢＳ−Ｕ制御装置は、メモリ制御装置からコマンドを
受は取り、アドレス／キーから物理アドレスを受は取り
、メモリ・バッファへのし３行転送コマンドを開始する
。
ケース１．３．４ ＢＳＵ制御装置は、コマンドとアドレスを主記憶装置に
転送し、所期のポートにおいてメモリ・カードを選択す
ることにより、Ｌ３メモリ・ボート１２８バイト取出し
を開始する。Ｌ３メモリは、要求された読取りを実行し
て、データをＬ３インターフェース・レジスタに渡し、
Ｌ２データ・フローを介してそれを記憶チャネル・デー
タ・バッノア機能中のメモリ・バッファに送る。メモリ
・バッファに対する最後のデータ転送が完了する間にＢ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。
Ｌ３インターフェース・レジスタへのデータ転送中に、
アドレス／キーはメモリからの訂正不能エラー線を監視
する。Ｌ３行取出し中に訂正不能エラーが検出された場
合、いくつかの機能が実行される。メモリ・バッファへ
の転送ごとに、Ｌ３訂正不能エラー信号が要求側プロセ
ッサに転送される。プロセッサは、所与のメモリ・バッ
ファへのし３行転送コマンドに対してせいぜい１つの訂
正不能記憶装置エラー表示、すなわちアドレス／キーに
よって検出された最初のエラー表示を受は取る。アドレ
ス／キーによって検出された要求側プロセッサに対する
最初の訂正不能記憶装置エラーのダブルワード・アドレ
スが記録され、Ｌ３記憶装置標識ラッチがセットされる
。メモリ制御装置は、ＢＳＵ制御装置から動作終了を受
は取ると、Ｌ３ポートを解放するが、このプロセッサに
対するメモリ・バッファ資源ロックは保持する。
２．４．１４　　メモリ・バッファへのし４行転送用途
：　　Ｓ／３７０ＰＧＩＮ（ページイン）命令。ＰＧＩ
Ｎ命令中で使用する場合、前に実行された命令に対する
すべての記憶が完了することを保証するために、このコ
マンドを出す前に、要求側プロセッサに対する記憶待ち
行列は空でなければならない。これは、５７３７０アー
キテクチヤによる命令開始時に必要な、直列化及びチエ
ツクポイント同期動作の一環である。マイクロコードは
、このコマンドを発行する前に、ＰＧＩＮ命令で指定さ
れるＬ４拡張記憶機構ブロック番号が構成内で利用でき
ることを確認しなければならない。
拡張機構ブロック番号は、マイクロコードによってＬ４
拡張機構絶対アドレスに変換されなければならない。ひ
とたび、このアドレスが生成されると、それが記憶シス
テムに供給され、Ｌ４アドレス・ピッ）４　：　２４が
記憶装置のアドレス・ビット位置４：２４に入れられる
。Ｌ４アドレス・ビット１：３は、記憶装置のアドレス
・ビット位置２６：２８に入れられる。このコマンドは
、拡張記憶機構から主記憶装置へのデータ移動を完了す
るタメに、Ｌ３行へのメモリ・バッファ転送コマンドと
一緒に使われる。各コマンド対は１２８バイトを運ぶの
で、４にバイト・ページを処理するために、マイクロコ
ード中で３２反復のループが確立される。要求側プロセ
ッサ内で記憶装置活動が開始する前にこの記憶装置コマ
ンドが活動化されルヨウに、このコマンドはプロセッサ
内で同期される。記憶システムは、メモリ・バッファを
利用して、動作記憶装置コマンド対の適正なオーバーラ
ツプを保証する。マイクロコードは、構成内の特定プロ
セッサが静止する場合、それがメモリ・バッフ１をもた
ない状態に留まるようにしなければならない。そうなら
ないと、静止プロセッサが、メモリ・バッファをもつと
き、メモリ・バッファへのし４行転送記憶装置コマンド
が完了できないので、ロックアウト状態になることがあ
る。
記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の前半部で
ある。このコマンドは、１２８バイトの境界上のＬ４拡
張記憶機構データの１２８バイトを、指定されたＬ４ア
ドレスから１２８パイトノメモリ・バッファにコピーす
るように設計されている。この記憶装置コマンドは、メ
モリ・バッファを要求側プロセッサと関連付け、要求側
プロセッサから第２のコマンドを受は取って完了するま
で、それを独占的に保持する。ＰＧＩＮでは、Ｌ３行へ
のメモリ・バッファ転送コマンドが第２の記憶装置コマ
ンドである。主記憶装置インターフェース・リセット・
コマンドをコマンド対の第２のコマンドとして使って、
宛先記憶位置を変更せずに、割り振られた資源を解除す
ることができる。ここに概略を述べた実施例では、プロ
セッサがこの記憶装置コマンドを出してから、メモリ制
御装置が第２の記憶装置コマンドを活動化して、割り振
られたメモリ・バッファの内容をＰＧＩＮ命令に対する
Ｌ３メモリに転送させるまでの間に、別のプロセッサま
たはチャネルがそのＬ３メモリ行にアクセスしないこと
を保証するものではない。オペレーティング・システム
が、ＰＧＩＮ命令に対するこの４にバイトのページをペ
ージインしている最中であり、この割り振られた４にバ
イトのページ・フレームに対する同時参照はないはずだ
とすれば、これは最小限の露出と考えられる。マイクロ
コードによって供給されるＬ４拡張記憶機構アドレスに
対して記憶システムによってアドレス検査は実行されな
い。
記憶装置コマンドの　１− マイクロコードが、コマンドとＬ４拡張記憶機構中の１
２８バイトの境界上の絶対アドレスを、Ｌ１キャッシュ
に出す。Ｌ１キャッシュは、絶対アドレスとアドレス・
パス記憶装置コマンドをＬ２制御装置に転送し、実際の
記憶装置コマンドをメモリ制御装置に転送する。データ
・バス上にはデータは転送されない。Ｌ２制御装置は、
主コマンド、記憶装置コマンド、絶対アドレス、続いて
アドレス・パス・コマンドを受は取る。Ｌ−２制御装置
はコマンド有効をメモリ制御装置及びアドレス／キーに
転送する。Ｌ２キャッシュ・サービス優先順位によって
選択された後、コマンドはメモリ制御装置に転送され、
アドレスはアドレス／キーに転送される。メモリ制御装
置は実際の記憶装置コマンドを受は取り、アドレスが処
理されたというし２制御装置からの信号を待って、コマ
ンドを優先順位に入れる。アドレス／キーはＬ２制御装
置から絶対アドレスを受は取り、それを物理アドレスに
変換し、記憶装置コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサＬ
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。メモリ制御装置は、アド
レスがアドレス／キーに送られたことを示すコマンドと
Ｌ４メモリ・ポート識別をＬ２制御装置から受は取る。
メモリ制御装置は、優先順位によって選択されたとき、
必要な資源を割り振り、記憶装置コマンドを活動化する
。メモリ制御装置は、「Ｌ４メモリ・ポートから１２８
バイトを取り出して指定されたメモリ・バッファに入れ
る」コマンドをＢＳＵ制御装置に転送し、アドレス／キ
ーに、Ｌ４絶対アドレスをＢＳＵ制御装置に送るように
要求する。次いで、要求側プロセッサに動作終了が転送
される。
ＢＳＵ制御装置は、メモリ制御装置からコマンドを受は
取り、アドレス／キーからＬ４絶対アドレスを受は取る
。ＢＳＵ制御装置は、そのコマンドとアドレスを拡張記
憶機構に転送し、所期のポート中のメモリ・カードを選
択することにより、Ｌ４メモリ・ボート１２８バイト取
出しを開始する。
Ｌ４メモリは要求された読取りを実行して、データをＬ
３インターフェース・レジスタに渡し、Ｌ２データ・フ
ローがそれを記憶チャネル・データ・バッファ機能中の
メモリ・バッファに転送する。
メモリ・バッファへの最後のデータ転送が完了する間に
、ＢＳＵ制御装置はメモリ制御装置に動作・終了を転送
する。Ｌ３インターフェース・レジスタへのデータ転送
中に、アドレス／キーはメモリからの訂正不能エラー線
を監視する。Ｌ４メモリ行の取出し中に訂正不能エラー
が検出された場合、いくつかの機能が実行される。メモ
リ・バッファへの転送ごとに、Ｌ３訂正不能エラー信号
が要求側プロセッサに転送される。プロセッサは、所与
のメモリ・バッファへのＬ４行転送コマンドに対して、
せいぜい１つの訂正不能記憶装置エラー表示、すなわち
アドレス／キーによって検出された最初のエラー表示を
受は取る。アドレス／キーによって検出された要求側プ
ロセッサに対する最初の記憶装置訂正不能エラーのダブ
ルワード・アドレスが記録され、Ｌ４記憶機構標識ラッ
チがセットされる。マイクロコードは、訂正不能記憶装
置エラー・ルーチンの一環として、Ｓ／３７０命令の完
了前に、条件コードを適切に設定するためのＰＧＩＮ命
令が進行中であることを決定しなければならない。メモ
リ制御装置は、ＢＳＵ制御装置から動作終了を受は取る
と、Ｌ４ボートを解放するが、このプロセッサに対する
メモリ・バッファ資源ロックは保持する。
２．４．１５Ｌ４行へのメモリ・バッファ転送用途：　
　Ｓ／３７０ＰＧＯＵＴ　（ページアウト）命令。ＰＧ
ＯＵＴ命令中で使用する場合、前に実行された命令に対
するすべての記憶が完了することを保証するために、こ
のコマンドを出す前に、要求側プロセッサの記憶待ち行
列は空でなければならない。これは、Ｓ／３７０アーキ
テクチヤによる命令開始時に必要な、直列化及びチエツ
クポイント同期動作の一環である。マイクロコードは、
このコマンドを発行する前に、ＰＧＯＵＴ命令で指定さ
れるＬ４拡張記憶機構ブロック番号が構成内で利ｍでき
ることを確認しなければならない。
拡張機構ブロック番号は、マイクロコードによってＬ４
拡張機構絶対アドレスに変換されなければならない。ひ
とたび、このアドレスが生成されると、それが記憶シス
テムに供給され、Ｌ４アドレス・ビット４：２４が記憶
装置のアドレス・ビット位置４：２４に入れられる。Ｌ
４アドレス・ビット１：３は、記憶装置のアドレス・ビ
ット位置２６：２８に入れられる。このコマンドは、主
記憶装置から拡張記憶機構へのデータ移動を完了するた
めに、メモリ・バッファへのＬ３行転送コマンドと一緒
に使われる。各コマンド対は１２８バイトを運ぶので、
４にバイト・ページを処理するために、マイクロコード
中で３２反復のループが確立される。要求側プロセッサ
内で記憶装置活動が開始する前にこの記憶装置コマンド
が活動化されるように、このコマンドはプロセッサ内で
同期される。記憶システムは、メモリ・バッファを利用
して、動作記憶装置コマンド対の適正なオーバーラツプ
を保証する。
記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の後半部で
ある。このコマンドは、指定されたＬ４拡張記憶機構行
に移動すべき１２８バイトのデータの供給源としてその
プロセッサに対する前に割り振られたメモリ・バッファ
を利用し、この動作の完了時にそれを解除する。ＰＧＯ
ＵＴでは、メモリ・バッファへのし３行転送コマンドが
第１の記憶装置コマンドである。ここに概略を述べた実
施例では、プロセッサが第１の記憶装置コマンドを出し
てから、メモリ制御装置がこの記憶装置コマンドを活動
化して、割り振られたメモリ・バッファの内容をＰＧＯ
ＵＴ命令に対するＬ４に転送させるまでの間に、別のプ
ロセッサまたはチャネルがその５３行にアクセスしない
ことを保証するものではない。オペレーティング・シス
テムが、ＰＧＯＵＴ命令に対するこの４にバイトのペー
ジをページアウトしている最中であり、この４にバイト
のページに対する同時参照はないはずだとすれば、これ
は最小限の露出と考えられる。マイクロコードによって
供給されるＬ４拡張記憶機構アドレスに対して記憶シス
テムによってアドレス検査は実行されない。
記憶装置コマンドの実行 マイクロコードが、コマンドとＬ４拡張記憶機構中の１
２８バイトの境界上の絶対アドレスをＬ１キャッシュに
出す。Ｌ１キャッシュは、絶対アドレスとアドレス・パ
ス記憶装置コマンドをＬ２制御装置に転送し、実際の記
憶装置コマンドをメモリ制御装置に転送する。データ・
バス上にはデータは転送されない。Ｌ２制御装置は、主
コマンド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受は取る。Ｌ２制御装置はコ
マンド有効をメモリ制御装置及びアドレス／キーに転送
する。Ｌ２キャッシュ・サービス優先順位によって選択
された後、コマンドはメモリ制御装置に転送され、アド
レスはアドレス／キーに転送される。メモリ制御装置は
実際の記憶装置コマンドを受は取り、アドレスが処理さ
れたというし２制御装置からの信号を待って、コマンド
を優先順位に入れる。アドレス／キーはＬ２制御装置か
ら絶対アドレスを受は取り、それを物理アドレスに変換
し、記憶装置コマンド・アドレス・バッファに保持する
。Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キ
ャッジ、記憶機構要求ではないので、Ｌ２制御装置から
コマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとＬ４メモリ・ボート識別をＬ２
制御装置から受は取る。メモリ制御装置は必要な資源を
割り振り、優先順位によって選択されたとき、記憶装置
コマンドを活動化する。
メモリ制御装置は、メモリ・バッファの内容をＬ４行に
記憶するコマンドをＢＳＵ制御装置に転送し、アドレス
／キーに、Ｌ４絶対アドレスをＢＳＵ制御装置に送るよ
うに要求する。次いで、要求側プロセッサに動作終了が
転送される。ＢＳＵ制御装置は、メモリ制御装置からコ
マンドを受は取り、アドレス／キーからＬ４絶対アドレ
スを受は取る。ＢＳＵ制御装置は、そのコマンドとアド
レスをＬ２データ・フローを介してＬ４メモリ・ボート
に転送することにより、Ｌ４メモリ行の書込みを開始す
る。次いでＢＳＵ制御装置は、メモリ・バッファの内容
をＬ４メモリに転送すべく、記憶チャネル・データ・バ
ッファ機能から適切なＬ３インターフェース・レジスタ
に転送するよう指定スル。メモリへの最後のデータ転送
の後に、ＢＳＵ制御装置からメモリ制御装置に動作終了
が転送される。メモリ制御装置は、ＢＳＵ制御装置から
動作終了を受は取ると、Ｌ４メモリ・ボートを解放して
、メモリ・ボートへのオーバーラツプしたアクセス及び
メモリ・バッファ資源ロックを可能にする。
２．４．１６　テスト及びセット 用途：　チャネルとプロセッサの両方が受ける、主記憶
装置位置に対するソフトウェアでインターロックされた
更新。マイクロコードは、入出力命令内でこの記憶装置
コマンドが出される前に要求側プロセッサに対する記憶
待ち行列が空であることを確認しなければならない。要
求側プロセッサ内で記憶装置活動が開始する前にこの記
憶装置コマンドが完了するように、このコマンドはプロ
セッサ内で同期される。マイクロコードは、構成内の特
定プロセッサが静止している場合、それが訂正不能記憶
装置エラー表示を伴うロック、回線保留またはインペー
ジ凍結をもたない状態に留まるようにしなければならな
い。そうならないと、静止プロセッサが、要求されたＬ
２キャッシュ行に訂正不能記憶装置エラー表示を伴うロ
ック、回線保留またはインページ凍結をもつとき、テス
ト及びセット記憶装置コマンドが完了できないので、ロ
ックアウト状態になることがある。ある入出力命令内で
複数のテスト及びセット・コマンドが実行され、記憶要
求が実行されるとき、マイクロコードは、その命令内で
記憶装置の整合性に対して責任を負う。記憶システムは
、テスト及びセット記憶装置コマンドに対する保留中の
記憶衝突の検査を行なわない。同じ入出力命令内では、
マイクロコードは、あるし３メモリ行（１２８バイト）
内のあるバイトに対してテスト及びセットを実行する前
に、そのＬ３メモリ行への順次記憶を行なってはならな
い。順次記憶のためにＬ２キャッシュへのハードウェア
・プリページングが行なわれるので、このシーケンスに
よってプロセッサがデッドロックになることがあり得る
。
記憶装置コマンドの説明 マイクロコードが、コマンドと８バイトの境界上の絶対
アドレス、及びロック・バイトと呼ばれる単一データ・
バイトを供給する。最初のビット、すなわちビットＯが
ロック・ビットである。そのバイト内の残りの７ビツト
は、処理識別を含んでいる。記憶装置内で見ると、ロッ
ク・ビットの値が°“０″のときは、関連する記憶フィ
ールドが現在ロックされていず、使用可能なことを意味
する。
値がｎ１″のときは、記憶フィールドがロックされてい
るか、またはすでに別の処理がそれを使用中で、その処
理が現在その記憶フィールドを変更しており、その内容
の独占的使用を必要としていることを意味する。残りの
７ビツトは、関連する記憶フィールドに対するロックの
所有者である現在のまたは最後の処理を識別する。マイ
クロコードがこのコマンドを出すとき、その目的は、ロ
ック・バイトに関連する記憶フィールドに対する独占的
アクセスを獲得することである。マイクロコードは、高
位ビットの１°°と要求側プロセッサの処理識別を供給
する。コマンド、絶対アドレス及びロック・バイトが、
記憶システムに渡される。
ロック・ビットの現状態を知るために、アドレスされた
記憶位置の最近のコピーが照合される。ロック・ビット
の値が°Ｏ°′の場合、その記憶位置に新しいロック・
バイトが挿入され、ロック・ビットの値が１″の場合、
その記憶位置は変更されないままとなり、元の記憶内容
がプロセッサに戻される。絶対アドレスは、Ｌ２キャッ
シュ・ディレクトリの探索に使用される。そのロック・
バイトを含むキャッシュ行が変更されている場合、Ｌ２
キャッシュ行がＬ３主記憶装置にフラッシュされてから
、テスト及びセント動作のためにロック・バイトが取り
出される。メモリ・ボートは共用不能資源なので、これ
によって、データに対する独占的アクセスが保証される
。Ｌ２キャッシュ・ディレクトリの項目、及びＬ２ミニ
・ディレクトリ中の対応する項目が無効にされる。Ｌ１
状況アレイも探索され、Ｌ１キャッシュ・レベルにその
Ｌ２キャッシュ行のコピーがあればパージされ、当該の
Ｌ１状況項目がクリアされる。続いて、そのロック・バ
イトを含むし３メモリ行がＬ２キャッシュにインページ
され、所期の半行が要求側のＬ１オペランド・キャッシ
ュにインページされる。このロック・バイトは、キャッ
シュ記憶機構にデータをロードする前に、その記憶位置
のロック・ビットの現状態に基づいて条件付きで変更さ
れる。アドレスされたバイトは、処理識別のテストのた
め、プロセッサに転送される。比較の結果コマンドと一
緒に供給されるロック・バイトと一致した場合は、要求
側に対してロックが許可されたことを意味し、一致しな
かった場合は、主記憶装置から戻されたバイト中の処理
識別によって識別される別の処理によって、その記憶フ
ィールドが現在ロックされていることを意味する。
記憶装置コマンドの実行 マイクロコードが、コマンドと絶対アドレス及びローカ
ル記憶からのロック・バイトをＬ１キャッシュに出す。
Ｌ１キャッシュは、Ｌ１オペランド・キャッシュ中に関
連するし１キャッシュ行が存在する場合、それを無効に
する。Ｌ１キャッシュは、主コマンド、記憶装置コマン
ド、絶対アドレス、及び８バイトの記憶装置データ・イ
ンターフェースのバイトＯ中のロック・バイトをＬ２キ
ャッシュに転送する。次のサイクルで、Ｌ１キャッシュ
はテスト及びセット・コマンドとＬ１キャッシュ・セッ
トを転送する。そのキャッシュ・セットは、・主記憶装
置からＬ１インベージ・データを受は取ることになって
いる。Ｌ１キャッシュ・ヒツトの場合、現し１キャッシ
ュ項目のキャッシュ・セットが転送される。Ｌ１キャッ
シュ・ミスの場合、置換アルゴリズムにより、そのキャ
ッシュ・セットがロードすべく選択される・。Ｌ２制御
装置は、主コマンド、記憶装置コマンド、絶対アドレス
、続いてテスト及びセット・コマンドとＬＩＤキャッシ
ュ・セットを受は取る。この記憶装置コマンドはＬ２キ
ャッシュに直接アクセスしないので、ロック・バイトを
含むデータが代替データ・バッファにロードされる。Ｌ
２制御装置は、後でＬ１キャッシュ状況を更新するため
、ＬＩＤキャッシュ・セットを保持する。要求側プロセ
ッサの記憶待ち行列に対する保留中のＬ２キャッシュ・
インページがない場合、テスト及びセット・コマンドは
Ｌ２キャッシュ優先順位に入ることができる。Ｌ２キャ
ッシュ・サービス優先順位によって選択された後、コマ
ンドはメモリ制御装置に転送され、アドレスはアドレス
／キーに転送される。Ｌ２制御装置は、テスト及びセン
ト要求に対するコマンド・バッファ・インページ保留中
ラッチをセットする。
アドレス／キーはＬ２制御装置から絶対アドレスを受は
取り、それを物理アドレスに変換し、記憶コマンド・ア
ドレス・バッファに保持する。Ｌ２キャッ・シュ制御装
置は、それがプロセッサＬ２キャッシュ記憶機構要求で
はないので、Ｌ２制御装置からコマンドを受は取らない
。メモリ制御装置は、テスト及びセット・コマンドとメ
モリ・ポート識別をＬ２制御装置から受は取る。優先順
位によって選択されたとき、メモリ制御装置は必要な資
源を割り振り、記憶装置コマンドを活動化する。
「テスト及びセットのために無効化及びフラッシュ」コ
マンドはＬ２制御装置に転送され、アドレス／キーは絶
対アドレスをＬ２制御装置に、また物理アドレスをＢＳ
Ｕ制御装置に転送するように指示される。メモリ制御装
置はコマンドをＢＳＵ制御装置に転送する。この「変更
済みで非ロックの場合アウトページ・バッファ・アンロ
ード、または未変更で非ロックの場合テスト及びセット
ノタメにインページ」コマンドは、「変更済みで非ロッ
クの場合アウトページ・バッファ、ロード」コマンドに
よって後で転送されるＬ２キャッシュ行状況に基づいて
、ＢＳＵ制御装置によって条件付きで実行される。ＢＳ
Ｕ制御装置は、メモリ制御装置からコマンドを受は取り
、アドレス／キーから物理アドレスを受は取り、Ｌ２制
御装置からの状況を待つ。Ｌ２制御装置は、テスト及び
セットのためにＬ２キャッシュ行を無効化しフラッシュ
するメモリ制御装置コマンドを受は取り、Ｌ２キャッシ
ュ・サービス優先順位によって選択されり後、アドレス
／キーのアドレスを使ってＬ２キャッシュ・ディレクト
リを探索する。「変更済みで非ロックの場合アウトペー
ジ・バッファ・ロード」コマンドがＬ２キャッシュ制御
装置に転送され、コマンド回答がメモリ制御装置に転送
される。
Ｌ２ディレクトリの探索から、次の５つの状態のいずれ
かが生じる。
ケースＡ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスになったが、同じＬ２キャッシュ行に対する代替
プロセッサの以前のＬ２キャッシュ・インページが保留
中である。アドレス／キーに情報は転送されない。Ｌ２
キャッシュ行状況とキャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送され、Ｌ２キャッシュ行状況がメモ
リ制御装置に転送される。Ｌ２キャッシュ・ミスのため
、強制的に未変更状況になる。以前のインページ凍結衝
突のため、ロック状況が送られる。Ｌ２キャッシュ・ミ
スのため、Ｌ１状況アレイの比較が阻止される。Ｌ２キ
ャッシュ制御装置はＬ２制御装置から、「変更済みで非
ロックの場合アウトページ・バッファ・ロード」コマン
ドを受は取り、Ｌ２キャッシュ行の読取りの準備をする
。Ｌ２キャッシュ制御装置及びＢＳＵ制御装置は、未変
更及びロックというＬ２キャッシュ行状況を受は取ると
、このコマンドをドロップする。メモリ制御装置はロッ
クというＬ２キャッシュ行状況を受は取り、現在のその
コマンドの実行を打ち切るや記憶装置コマンドは一時保
留になってロック衝突をクリアするための時間を与え、
その後コマンド全体の実行を試みてメモリ制御装置の優
先順位に入る。この比較は、テスト及びセット・コマン
ドがＬ３ポートの所有権を持つとしても、同じＬ３メモ
リ行をＬ２キャッシュに２回ロードする可能性を防止す
るために必要である。テスト及びセット要求と同じ行に
対する代替プロセッサからの以前のインページ要求が保
留中であると仮定する。
テスト及びセット要求は、メモリ制御装置が最初に選択
したＬ２キャッシュへのインベージヲ実行し、次いで以
前に保留中のインページ要求がメモリ制御装置によって
処理される。次に同じＬ３メモリ行が再度Ｌ２キャッシ
ュにインページされ、恐らくはＬ２キャッシュ内に共存
コピーを作成する。
ケースＢ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスとなり、凍結衝突は存在しない。
Ｌ２制御装置はアドレス／キーに絶対アドレスを転送す
る。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２
キャッシュ制御装置に転送され、キャッシュ・セット修
飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行状
況がメモリ制御装置に転送される。Ｌ２キャッシュ・ミ
スのため、強制的に未変更状況になる。最初のＬ２ディ
レクトリの探索に続いて、Ｌｌ及びＬ２キャッシュに対
するインページ・シーケンスが実行されるので、テスト
及びセット・バイトを含むＬ３メモリ行に対してプロセ
ッサ・インページ凍結レジスタがセットされる。Ｌ２キ
ャッシュ・ミスのため、Ｌ１状況アレイの比較が阻止さ
れる。アドレス／キーはＬ２制御装置から絶対アドレス
を受は取り、それを物理アドレスに変換し、記憶コマン
ド及びインページ・アドレス・バッファに保持する。Ｌ
２キャッシュ制御装置はＬ２制御装置から「変更済みで
非ロックの場合アウトページ・バッファ・ロード」コマ
ンドを受は取り、Ｌ２キャッシュ行の読取りの準備をす
る。Ｌ２キャッシュ制御装置は、未変更及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、Ｌ２キャッシ
ュ・インページの準備をする。ＢＳＵ制御装置は、未変
更及び非ロックというＬ２キャッシュ行状況の結果、「
テスト及びセットのためにインページ」コマンドヲ開始
する。メモリ制御装置は、Ｌ２キャッシュ・ミス及び非
ロックというＬ２キャッシュ行状況を受は取り、Ｌｌ及
びＬ２キャッシュへのインページのための記憶位置ロッ
ク・バイトの条件付き変更により、ＢＳＵ制御装置がＬ
３メモリ行完全取出しアクセスを開始したことを知る。
Ｌ２ミニ・ディレクトリ項目の無効化は不要である。メ
モリ制御装置は、Ｌ２制御装置に、保留中のインページ
に対するＬ２キャッシュ状況をセットするコマンドを転
送し、テスト及びセット動作によってその内容が実際に
変更されるか否かにかかわらず、入力行を変更済みとマ
ークする。
ケースＣ 選択されたＬ２キャッシュ行に対して訂正不能記憶装置
エラー表示を伴うロック、回線保留またはインページ凍
結が活動伏態である。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況及びキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴うロック、回線保留またはインページ
凍結のため、Ｌ１状況アレイの比較が阻止される。Ｌ２
キャッシュ制御装置はＬ２制御装置から、「変更済みで
非ロックの場合アウトページ・バッファ・ロード」コマ
ンドを受ケ取す、Ｌ２キャッシュ行の読取りの準備をす
る。Ｌ２キャッシュ制御装置とＢＳＵ制御装置は、ロッ
クというＬ２キャッシュ行状況を受は取るとこのコマン
ドをドロップする。メモリ制御装置は、ロックというＬ
２キャッシュ行状況を受は取り、現在のこのコマンドの
実行を打ち切る。記憶装置コマンドは一時保留になって
ロック衝突をクリアするための時間を与え、その後コマ
ンド全体の実行を試みてメモリ制御装置の優先順位に再
度入る。
ケースＤ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は未変更である。Ｌ２キ
ャッシュ項目は無効とマークされる。Ｌ２制御装置はア
ドレス／キーに絶対アドレスとＬ２キャッシュ・セット
を転送する。Ｌ２キャッシュ行状況とキャッシュ・セッ
トがＬ２キャッシュ制御装置に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。最初のＬ２
ディレクトリの探索に続いてＬｌ及びＬ２キャッシュに
対するインページ・シーケンスが実行されるので、テス
ト及びセット・バイトを含むＬ３メモリ行に対してプロ
セッサ・インページ凍結レジスタがセットされる。すべ
てのＬ１状況アレイが、無効とマークされたＬ２キャッ
シュ行内に２つのＬ１キャッシュ行のコピーがあるかど
うか探索される。低位Ｌ２キャッシュ合同式を使ってＬ
１状況アレイがアドレスされ、Ｌ２キャッシュ・セット
と高位合同式がＬ１状況アレイ出力との比較対象として
使用される。Ｌ１キャッシュのコピーが見つかった場合
、当該のＬＬ／Ｌ２アドレス・バスの無効化が要求され
る。アドレス・バスに対する要求がそのＬ１キャッシュ
によって許可すれた後、Ｌ１キャッシュのコピーを無効
化するため、Ｌ１１キヤツシユ同式とＬ１キャッシュ・
セットが、Ｌ１オペランド・キャッシュとＬ１命令キャ
ッシュ用にそれぞれ２つずつ同時に当該のプロセッサに
転送される。Ｌ１キャッシュは一定数のサイクルで必要
なアドレス・インターフェースが許可されることを保証
するので、テスト及びセットのための無効化及びフラッ
シュ・コマンドは、ローカル無効化または相互無効化要
求の影響を受けない。アドレス／キーはＬ２制御装置か
ら絶対アドレスを受は取り、それを物理アドレスに変換
し、記憶コマンド及びインページ・アドレス・バッファ
に保持する。Ｌ２キャッシュ・セットは記憶装置コマン
ド・アドレス・バッファと一緒に保持される。Ｌ２キャ
ッシュ制御装置はＬ２制御装置から「変更済みで非ロッ
クの場合アウトページ・バッファ・ロード」コマンドを
受は取り、Ｌ２キャッシュ行の読取りの準備をする。
Ｌ２キャッシュ制御装置は、未変更及び非ロックという
Ｌ２キャッシュ行状況を受は取ると、Ｌ２キャッシュ・
インページの準備をする。ＢＳＵ制御装置は、未変更で
非ロックというＬ２キャッシュ行状況の結果、「テスト
及びセットのためにインページ」コマンドを開始する。
メモリ制御装置は、未変更及び非ロックというＬ２キャ
ッシュ行状況を受は取り、Ｌｌ及びＬ２キャッシュへの
インページのための記憶位置ロック・バイトの条件付き
変更により、ＢＳＵ制御装置がＬ３メモワ行完全取出し
アクセスを開始したことを知る。メモリ制御装置は、ア
ドレス／キー中のこのプロセッサに関連する記憶装置コ
マンド・アドレス・バッファを使って、Ｌ２ミニ・ディ
レクトリ中の当該の項目の無効化を要求する。メモリ制
御装置はＬ２制御装置に、保留中のインページに対する
Ｌ２キャッシュ状況をセットするコマンドを転送し、テ
スト及びセット動作によってその内容が実際に変更され
るか否かにかかわらず、入力行を変更済みとマークする
。
ケースＥ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は変更済みである。Ｌ２
キャッシュ行は、その内容がＬ３主記憶装置に転送中な
ので、後で無効とマークされる。Ｌ２制御装置はアドレ
ス／キーに絶対アドレスとＬ２キャッシュ・セットを転
送する。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。最初のＬ２ディ
レクトリの探索に続いてＬｌ及びＬ２キャッシュに対す
るインページ・シーケンスが実行されるので、テスト及
びセット・バイトを含むＬ３メモリ行に対してプロセッ
サ・インページ凍結レジスタがセットされる。すべての
Ｌ１状況アレイが、無効とマークされたＬ２キャッシュ
行内に２つのＬ１キャッシュ行のコピーがあるかどうか
探索される。低位Ｌ２キャッシュ合同式を使ってＬ１状
況アレイがアドレスされ、Ｌ２キャッシュ・セットと高
位合同式がＬ１状況アレイ出力との比較対象として使用
される。Ｌ１キャッシュのコピーが見つかった場合、当
該のＬＬ／Ｌ２アドレス・バスの無効化が要求される。
アドレス・バスに対する要求がそのＬ１キャッシュによ
って許可された後、Ｌ１キャッシュのコピーを無効化す
るため、Ｌ１キャッシュ合同式とＬ１キャッシュ・セッ
トが、Ｌ１オペランド・キャッシュとＬ１命令キャッシ
ュ用にそれぞれ２つずつ同時に当該のプロセッサに転送
される。Ｌ１キャッシュは一定数のサイクルで必要なア
ドレス・インターフェースが許可されることを保証する
ので、「テスト及びセットのために無効化及びフラッシ
ュ」コマンドは、ローカル無効化または相互無効化要求
の影響を受けない。アドレス／キーはＬ２制御装置から
絶対アドレスを受は取り、それを物理アドレスに変換し
、記憶コマンド・アドレス・バッファ及びインページ・
アドレス・バッファに保持する。Ｌ２キャッシュ・セッ
トは記憶装置コマンド・アドレス・バッファと一緒に保
持される。Ｌ２キャッシュ制御装置はＬ２制御装置から
「変更済みで非ロックの場合アウトページ・バ、ツファ
・ロード」コマンドを受は取り、Ｌ２キャッシュ行の読
取りの準備をする。Ｌ２キャッシュ制御装置は、Ｌ２制
御装置から状況を受は取ると、Ｌ２キャッシュ制御装置
に、指定されたＬ２キャッシュ合同式とキャッシュ・セ
ットから丸１行をＬ２制御装置によって指定されたアウ
トページ・バッファに読み出すように指令する。メモリ
制御装置は、変更済み及び非ロックというＬ２キャッシ
ュ行状況を受は取り、アドレス／キー内のこのプロセッ
サと関連する記憶装置コマンド・アドレス・バッファを
使って、Ｌ２ミニ・ディレクトリ中の当該項目の無効化
を要求する。Ｌ２キャッシュ・ヒツト及び変更済みとい
う状況のため、ＢＳＵ制御装置は廃棄を開始する。ＢＳ
Ｕ制御装置は、Ｌ２キャッシュ・データ・フローを介し
て選択されたメモリ・ボートに丸１行書込みコマンドと
アドレスを転送することにより、廃棄シーケンスを開始
する。アウトページ・バッファからメモリにデー夕が一
時に１６バイトずつ転送される。最後のカッドワードが
メモリに転送された後、ＢＳＵ制御装置はメモリ制御装
置に動作終了を転送する。メモリ制御装置は、ＢＳＵ制
御装置から動作終了を受は取ると、Ｌｌキャッシュ及び
Ｌ２キャッシュにインページするため、記憶位置ロック
・バイトの条件付き変更により全Ｌ３行取出しアクセス
を開始する。メモリ制御装置はＬ２制御装置に、保留中
のインページに対するＬ２キャッシュ状況をセットする
コマンドを転送し、テスト及びセット動作によってその
内容が実際に変更されるか否かにかかわらず、入力行を
変更済みとマークする。メモリ制御装置は、指定された
インページ・バッファに対するＬ３メモリ・ポートから
、テスト及びセットのために１２８バイトを取り出すコ
マンドをＢＳＵ制御装置に送り、アドレス／キーに、Ｌ
３物理アドレスをＢＳＵ制御装置に送るように要求する
。ＢＳＵ制御装置は、メモリ制御装置からコマンドを受
は取り、アドレス／キーから物理アドレスを受は取り、
テスト及びセットのためのインページを開始する。
ケースＢ、Ｄ、Ｅ ＢＳＵ制御装置は、コマンドとアドレスを主記憶装置に
転送し、所期のボートのメモリ・カードを選択して、Ｌ
３メモリ・ポートの１２８バイトの取出しを開始する。
データが、そのＬ３メモリ・ボートとの多重コマンド／
アドレス及びデータ・インターフェースを介して、−時
に１６バイトずつ転送される。１２８バイトのＬ２キャ
ッシュ行を得るのに、Ｌ３メモリから８回の転送が必要
である。カッドワード転送のシーケンスは、プロセッサ
が要求したダブルワードを含むカッドワードから始まる
。最初のカッドワードを受は取ると、Ｌ２データ・フロ
ーは記憶位置ロック・バイトを監視し、代替データ・バ
ッファに保持されたロック・バイトを使ってデータ・バ
イトを条件付きで更新する。次の３回の転送にＬ１キャ
ッシュ行の残りの部分が含まれる。最後の４回の転送に
は、Ｌ２キャッシュ行の残り部分が含まれる。プロセッ
サが希望するデータは、Ｌ２キャッシュで受は取ったま
まの形でＬ１キャッシュに転送され、条件付きで変更さ
れてＬ２キャッシュ・インページ・バッファにロードさ
れる。処理が再開する間に、キャッシュがロードされて
Ｌ１キャッシュ・インページ動作が完了し、続いてＬ１
キャッシュ・ディレクトリが更新される。Ｌ２キャッシ
ュ・インページ・バッファへの最後のデータ転送が完了
する間に、ＢＳＵ制御装置は当該のプロセッサ・インペ
ージ完了をＬ２キャッシュ制御装置に報告する。Ｌ２キ
ャッシュへの報告中、アドレス／キーがＬ３メモリの訂
正不能エラー行を監視する。インページ処理中に訂正不
能なエラーが検出された場合、いくつかの機能が実行さ
れる。Ｌ１キャッシュへのダブルワードの転送ごとに、
同時にデータの状況を識別するＬ３訂正不能エラー信号
が転送される。
それを含むＬ２キャッシュ行中の残りのカッドワードの
状況も要求側プロセッサに報告される。プロセッサは、
あるインページ要求について、せいぜい１個の記憶装置
訂正不能エラー指示、すなわちアドレス／キーで検出さ
れた最初のそれを受は取る。アドレス／キーで検出され
た最初の記憶装置訂正不能エラーのダブルワード・アド
レスが、要求側プロセッサに対して記録される。そのプ
ロセッサが要求したし１キャッシュ行中のいずれかのデ
ータに対して記憶装置訂正不能エラーが生じた場合、記
憶装置訂正不能エラーの処理のための標識がセットされ
る。最後に、Ｌ２キャッシュ・インページ・バッファに
転送されたいずれかのデータに対して訂正不能エラーが
生じた場合は、アドレス／キーはＬ２制御装置に、Ｌ２
キャッシュへのインページの完了を妨げる信号を送る。
Ｌ２キャッシュの優先順位により、このプロセッサのイ
ンページ完了が処理すべく選択される。Ｌ２制御装置は
、インページ・バッファ書込みコマンドとＬ２キャッシ
ュ合同式をＬ２キャッシュ制御装置に送り、インページ
完了状況の回答をメモリ制御装置に送る。
Ｌ２キャッシュ・ディレクトリの探索から、次の３つの
条件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・インページ・バッファへのインページ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インページ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ・ディレクト
リの更新を阻止する。
このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、このプロセッサに対するＬ１オペ
ランド・キャッシュ標識がセットされる。アドレス／キ
ーに情報は転送されない。
通常ならＬ２キャッシュ制御装置及びメモリ制御装置に
転送されるＬ２キャッシュ行状況が、強制的にロック及
び未変更になる。選択されたＬ２キャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送される。Ｌ１キャッシ
ュ状況アレイは変更されない。Ｌ２キャッシュ制御装置
がインページ・バッファ書込みコマンドを受は取り、Ｌ
２制御装置からの状況を待ってＬ２キャッシュ・インペ
ージを完了すべく、Ｌ２行の書込みの準備をする。Ｌ２
キャッシュ制御装置は、Ｌ２キャッシュ・セットと、ロ
ック及び未変更というＬ２キャッシュ行状況を受は取り
、このインページ・バッファ書込みコマンドに関連する
Ｌ２キャッシュ・インページ・バッファに関連する制御
装置をリセットする。Ｌ２キャッシュの更新が取り消さ
れ、ＢＳＵ制御装置がメモリ制御装置に動作終了を転送
する。メモリ制御装置はロック及び未変更というＬ２キ
ャッシュ行状況を受は取り、プロセッサ・インページ要
求で保持されていた資源を解放する。Ｌ２ミニ・ディレ
クトリは更新されない。
ケース２ Ｌ２キャッシュ制御装置が、置換すべきＬ２キャッシュ
行を選択する。この場合、置換される行の状況から、そ
れが変更されていす、したがって廃棄する必要はないこ
とが判明する。Ｌ２ディレクトリが、新しいＬ２キャッ
シュ行が存在することを反映するように更新される。こ
のＬ２キャッシュ・ミス・インページに対して設定され
た凍結レジスタがクリアされる。選択されたＬ２キャッ
シュ・セットがアドレス／キーとＬ２キャッシュ制御装
置に転送される。置換されたＬ２キャッシュ行の状況が
Ｌ２キャッシュ制御装置とメモリ制御装置に転送され、
キャッシュ・セット修飾子がＬ２キャッシュに転送され
る。構成内のすべてのＬ１キャッシュのＬ１状況アレイ
が、置換されたＬ２キャッシュ行のコピーがあるかどう
か検査される。コピーが見つかった場合、当該の無効化
要求がＬ１キャッシュに転送される。置換されたＬ２キ
ャッシュ行に対するＬ１コピー状況が、Ｌ１キャッシュ
状況からクリアされる。要求側プロセッサのＬ１オペラ
ンド・キャッシュのＬ１状況アレイが、Ｌ１キャッシュ
にＬ１行が存在することを反映するように更新される。
Ｌ１キャッシュ合同式を用いてＬ１状況アレイがアドレ
スされ、Ｌ２キャッシュ・セットと高位合同式が、プロ
セッサ／テスト及びセット記憶装置コマンドと一緒に転
送されたＬ１キャッシュ・セットによって選択された項
目に入れるデータとして使われる。Ｌ２キャッシュ制御
装置はインページ・バッファ書込みコマンドを受は取り
、Ｌ２制御装置からの状況を待ってＬ２キャッシュ・イ
ンページを完了すべく、Ｌ２キャッシュ行の書込みの準
備をする。Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ
・セットと置換された行の状況を受は取る。置換された
行は変更されていないので、Ｌ２キャッシュ制御装置は
Ｌ２キャッシュに、インページ・バッファをＬ２キャッ
シュに書き込むように通知する。これは丸１行の書込み
であり、キャッシュ・セットはインターリーブされてい
るので、Ｌ２キャッシュ・セットを使って、Ｌ２キャッ
シュ行の書込みが可能なようにアドレス・ビット２５と
２６を操作しなければならない。ＢＳＵ制御装置がメモ
リ制御装置に動作終了を転送する。アドレス／キーがＬ
２制御装置からＬ２キャッシュ・セットを受は取る。Ｌ
２ミニ・ディレクトリ更新アドレス・レジスタがインペ
ージ・アドレス・バッファからセットされ、Ｌ２キャッ
シュ・セットがＬ２制御装置から受は取られる。メモリ
制御装置が置換された行の状況を受は取る。廃棄する必
要がないので、メモリ制御装置はインページ要求で保留
にされていた資源を解放する。メモリ制御装置は、この
プロセッサに関連するＬ２ミニ・ディレクトリ更新アド
レス・レジスタを用いてＬ２ミニ・ディレクトリを更新
するコマンドを、アドレス／キーに転送する。次いで、
メモリ制御装置は現動作を完了済みとマークし、要求側
プロセッサが再度メモリ資源優先順位に入ることを許す
。
ケース３ Ｌ２キャッシュ制御装置が、置換すべきＬ２キャッシュ
行を選択する。この場合、置換される行の状況から、そ
れが変更されており、したがってＬ２キャッシュの廃棄
が必要なことが判明する。
Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存在す
ることを反映するように更新される。このＬ２キャッシ
ュ・ミス・インページに対して設定された凍結レジスタ
がクリアされる。ディレクトリから読み取られたアドレ
スが、選択されたＬ２キャッシュ・セットと一緒にアド
レス／キーに転送される。選択されたＬ２キャッシュ・
セットがＬ２キャッシュ制御装置に転送される。置換さ
れたＬ２キャッシュ行の状況がＬ２キャッシュ制御装置
とメモリ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送される。構成内のすべてのＬ
１キャッシュのＬ１状況アレイが、置換されたＬ２キャ
ッシュ行のコピーがあるかどうか検査される。コピーが
見つかった場合、当該の無効化要求がＬ１キャッシュに
転送される。
置換されたＬ２キャッシュ行に対するＬ１コピー状況が
、Ｌ１キャッシュ状況からクリアされる。
要求側プロセッサのＬ１オペランド・キャッシュのＬ１
状況アレイが、Ｌ２キャッシュにＬ１キャッシュ行が存
在することを反映するように更新される。Ｌ１キャッシ
ュ合同式を用いてＬ１状況アレイがアドレスされ、Ｌ２
キャッシュ・セットと高位合同式が、プロセッサ・テス
ト及びセット記憶装置コマンドと一緒に転送されたＬ１
キャッシュ・セットによって選択される項目に入れるデ
ータとして使われる。Ｌ２キャッシュ制御装置はインペ
ージ・バッファ書込みコマンドを受は取り、Ｌ２制御装
置からの状況を待ってＬ２キャッシュ・インページを完
了すべく、５２行の書込みの準備をする。Ｌ２キャッシ
−ユ制御装置はＬ２キャッシュ・セットと置換された行
の状況を受は取る。置換された行は変更されているので
、Ｌ２キャッシュ制御装置はＬ２キャッシュに、インペ
ージ・バッファのデータをＬ２キャッシュに書き込む前
に、そのインページ・バッファと対になったアウトペー
ジ・バッファに対する丸１行の読取りが必要なことを通
知する。これは丸１行のアクセスであり、キャッシュ・
セットはインターリーブされているので、Ｌ２キャッシ
ュ・セットを使って、Ｌ２キャッシュ行のアクセスが可
能なようにアドレス・ビット２５と２６を操作しなけれ
ばならない。アドレス／キーがＬ２制御装置からアウト
ページ・アドレスを受は取り、それを物理アドレスに変
換し、Ｌ２キャッシュ・セットと一緒にアウトページ・
アドレス・バッファに保持する。Ｌ２ミニ・ディレクト
リ更新アドレス・レジスタがインページ・アドレス・バ
ッファからセットされ、Ｌ２キャッシュ・セットがＬ２
制御装置から受は取られる。アドレス／キーは、Ｌ３メ
モリ行の書込みの準備として、ＢＳＵ制御装置にアウト
ページ物理アドレスを転送する。メモリ制御装置が置換
された行の状況を受は取る。廃棄する必要があるので、
メモリの更新が完了するまで、メモリ制御装置はＬ３資
源を解放することができない。インページに使われたの
と同じメモリ・ポートに対して廃棄が行なわれることが
保証される。メモリ制御装置は、このプロセッサに関連
するＬ２ミニ・ディレクトリ更新アドレス・レジスタを
用いてＬ２ミニ・ディレクトリを更新するコマンドを、
アドレス／キーに転送する。次いで、メモリ制御装置は
現動作を完了済みとマークし、要求側プロセッサが再度
メモリ資源優先順位に入ることを許す。ＢＳＵ制御装置
は、置換されたＬ２キャッシュ行が変更されていること
を知って、アドレス／キーからアウトページ・アドレス
を受は取った後、廃棄手順を開始して、選択されたメモ
リ・ポートにＬ２キャッシュ？データ・フローを介して
丸１行書込みコマンドとアドレスを転送する。データは
、アウトページ・バッファからメモリに一時に１６バイ
トずつ転送される。最後のカッドワードがメモリに転送
された後、ＢＳＵ制御装置はメモリ制御装置に動作終了
を転送する。メモリ制御装置は、ＢＳＵ制御装置から動
作終了を受は取ると、Ｌ３ボートを解放して、メモリ・
ボートへのオーバーラツプしたアクセスを可能にする。
２．４．１７　　Ｌ３行へのメモリ・バッファ転送用途
：　　Ｓ／３７０　　ＰＧＩＮ（ページイン）命令。Ｐ
ＧＩＮ命令中で使用する場合、以前に実行された命令に
対するすべての記憶が完了することを保証するために、
このコマンドを出す前に、要求側プロセッサの記憶待ち
行列は空でなければならない。これは、命令開始時にＳ
／３７０アーキテクチヤで必要とされる、直列化及びチ
エツクポイント同期動作の一環である。このコマンドは
、拡張記憶機構から主記憶装置へのデータ移動を完了す
るために、メモリ・バッファへのＬ４行転送コマンドと
一緒に使われる。各コマンド対ハ１２８バイトを運ぶの
で、４にバイト・ページを処理するために、マイクロコ
ード中で３２反復のループが確立される。要求側プロセ
ッサ内で記憶装置活動が開始する前にこの記憶装置コマ
ンドの活動化が完了するように、このコマンドはプロセ
ッサ内で同期される。記憶システムは、メモリ・バッフ
ァを利用して、動作記憶装置コマンド対の適正なオーバ
ーラツプを保証する。マイクロコードは、構成内の特定
プロセッサが静止する場合、それが訂正不能記憶装置エ
ラー表示を伴うロック、回線保留またはインページ凍結
をもたない状態に留まるようにしなければならない。そ
うならないと、静止プロセッサが、要求されたＬ２キャ
ッシュ行に、訂正不能記憶装置エラー表示を伴うロック
、回線保留またはインページ凍結をもつとき、Ｌ３行へ
のメモリ・バッファ転送記憶装置コマンドが完了できな
いので、ロックアウト状態になることがある。
記憶装置コマンドの脱Ｂ このコマンドは、動作記憶装置コマンド対の後半部であ
る。このコマンドは、指定されたＬ３主記憶装置行に移
すべきデータの１２８バイトの供給源トして、プロセッ
サに対して以前に割り振られたメモリ・バッファを利用
し、この動作の完了時にそれを解放する。ＰＧＩＮでは
、メモリ・バッファへのし４行転送コマンドが第１の記
憶装置コマンドである。ここに概略を述べた実施例では
、プロセッサが第１の記憶装置コマンドを出してから、
メモリ制御装置がこの記憶装置コマンドを活動化して、
割り振られたメモリ・バッファの内容をＰＧＩＮ命令の
ためにＬ３メモリに転送させるまでの間に、別のプロセ
ッサまたはチャネルがロードすべきＬ３メモリ行にアク
セスしないことを保証するものではない。これは、オペ
レーティング・システムが、ＰＧＩＮ命令のためにこの
４にバイトのページをページングしている最中であり、
割り振られるこの４にバイトのページ・フレームに対す
る同期参照はないはずだとすれば、最小限の露出と見な
される。
記憶装置コマンドの実行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・パス
記憶装置コマンドをＬ２制御装置に転送し、実際の記憶
装置コマンドをメモリ制御装置に転送する。データ・バ
ス上ではデータは転送されない。Ｌ２制御装置は、主コ
マンド、記憶装置コマンド、絶対アドレス、続いてアド
レス・バス・コマンドを受は取る。Ｌ２制御装置はコマ
ンド有効をメモリ制御装置及びアドレス／キーに転送す
る。Ｌ２キャッシュ・サービス優先順位によって選択さ
れた後、コマンドはメモリ制御装置に転送され、アドレ
スはアドレス／キーに転送される。メモリ制御装置は実
際の記憶装置コマンドを受は取り、アドレスが処理され
たというＬ２制御装置からの信号を待って、コマンドを
優先順位に入れる。アドレス／キーはＬ２制御装置から
絶対アドレスを受は取り、それを物理アドレスに変換し
、記憶装置コマンド・アドレス・バッファに保持する。
Ｌ２キャッシュ制御装置は、それがプロセッサ上２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御装置からコ
マンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。メモリ制御装置は、Ｌ２キャッシュ
行を無効にするコマンドをＬ２制御装置に転送し、アド
レス／キーに、絶対アドレスをＬ２制御装置に転送し、
物理アドレスをＢＳＵ制御装置に転送し、それを含む４
にバイト・ページの参照ビット及び変更ビットを更新す
るよう要求する。メモリ制御装置はＢＳＵ制御装置にコ
マンドを転送する。このコマンド、すなわち５３行への
メモリ・バッファ転送コマンドは、「非ロックの場合メ
モリ制御装置アクセス実行」コマンドでＬ２制御装置に
よって後で転送されるＬ２キャッシュ行状況に基づいて
、条件付きでＢＳＵ制御装置によって実行される。アド
レス／キーは記憶８ｍコマンド・アドレス・バッファを
使って、記憶キー・アレイの更新を開始する。
指定された４にバイト・ページの参照ビット及び変更ビ
ットが”１°“にセットされる。ＢＳＵ制御装置はメモ
リ制御装置からコマンドを受は取り、Ｌ２制御装置から
の状況を待つ。Ｌ２制御装置はメモリ制御コマンドを受
は取り、Ｌ２キャッシュ・サービス優先順位によって選
択された後、アドレス／キー・アドレスを使ってＬ２キ
ャッシュ・ディレクトリを探索する。「非ロックの場合
メモリ制御装置アクセス実行」コマンドが、ＢＳＵ制御
装置に転送すべくＬ２キャッシュ制御装置に転送され、
コマンド回答がメモリ制御装置に転送される。
Ｌ２キャッシュ・ディレクトリの探索の結果、次の３つ
の条件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャッシュ・
ミスのため、Ｌ１状況アレイの比較が阻止される。メモ
リ制御装置は、Ｌ２キャッシュ・ミス及び非ロックとい
うＬ２キャッシュ行状況を受は取る。Ｌ２ミニ・ディレ
クトリの更新は不要である。動作終了が要求側プロセッ
サに転送される。ＢＳＵ制御装置はＬ２制御装置から「
非ロックの場合メモリ制御装置アクセス実行」コマンド
を受は取り、アドレス／キーから物理アドレスを受は取
り、Ｌ３メモリ行の書込みの準備をする。ＢＳＵ制御装
置は、Ｌ２制御装置から非ロックという状況を受は取る
と、Ｌ２データ・フローを介してコマンドとアドレスを
必要なメモリ・ボートに転送することにより、Ｌ３メモ
リ行の書込みを開始する。次いでＢＳＵ制御装置は、メ
モリ・バッファの内容を、Ｌ３メモリに転送すべく記憶
チャネル・データ・バッファ機能から適切なＬ３インタ
ーフェース：レジスタに転送するよう指定する。最後の
データがメモリに転送された後、ＢＳＵ制御装置からメ
モリ制御装置に動作終了が転送される。メモリ制御装置
は、ＢＳＵ制御装置から動作終了を受は取ると、Ｌ３ポ
ートを解放して、メモリ・ボートに対するオーバーラツ
プしたアクセス及びメモリ・バッファ資源のロックを可
能にする。
ケース２ アドレスされたＬ２キャッシュ行に対して、訂正不能記
憶装置エラー表示を伴うロック、回線保留またはインペ
ージ凍結が活動状態にある。アドレス／キーに情報は転
送されない。Ｌ２キャッシュ行状況とキャッシュ・セッ
トがＬ２キャッシュ制御装置に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。訂正不能記
憶装置エラー衝突を伴うロック、回線保留またはインペ
ージ凍結のため、Ｌ１伏況アレイの比較が阻止される。
メモリ制御装置は、ロックというＬ２キャッシュ行状況
を受は取り、コマンドの現在の実行を打ち切る。記憶装
置コマンドは一時保留になってロック衝突をクリアする
ための時間を与え、その後コマンド全体の実行を試みて
再度メモリ制御装置優先順位に入る。ＢＳＵ制御装置は
Ｌ２制御装置から「非ロックの場合メモリ制御装置アク
セス実行」コマンドを受は取り、アドレス／キーから物
理アドレスを受は取り、Ｌ３メモリ行の書込みの準備を
する。ＢＳＵ制御装置は、Ｌ２制御装置からロックとい
う状況を受は取ると、このコマンドをドロップする。
ケース３ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は変更済みまたは未変更
である。Ｌ２キャッシュ項目は無効とマークされる。Ｌ
２制御装置は絶対アドレスをＬ２キャッシュ・セットと
共にアドレス／キーに転送する。Ｌ２キャッシュ行状況
とキャッシュ・セットがＬ２キャッシュ制御装置に転送
され、キャッシュ・セット修飾子がＬ２キャッシュに転
送され、Ｌ２キャッシュ行状況がメモリ制御装置に転送
される。すべてのＬ１状況アレイが、無効とマークされ
たＬ２キャッシュ行内に２つのＬ１キャッシュ行のコピ
ーがあるかどうか探索される。
低位Ｌ２キャッシュ合同式を使ってＬ１状況アレイがア
ドレスされ、Ｌ２キャッシュ・セットと高位合同式がＬ
１状況アレイ出力との比較対象として使用される。Ｌ１
キャッシュのコピーが見っがった場合、当該のＬＬ／Ｌ
２アドレス・バスの無効化が要求される。アドレス・バ
スに対する要求がそのＬ１キャッシュによって許可され
た後、Ｌ１キャッシュのコピーを無効化するため、Ｌ１
キャッシュ合同式とＬ１キャッシュ・セットが、Ｌ１オ
ペランド・キャッシュとＬ１命令キャッシュ用にそれぞ
れ２つずつ同時に当該のプロセッサに転送される。Ｌ１
キャッシュは一定数のサイクルで必要なアドレス・イン
ターフェースが許可されることを保証するので、Ｌ２キ
ャッシュ行無効化コマンドは、ローカル無効化または相
互無効化要求の影響を受けない。アドレス／キーはＬ２
制御ＨＶｌ。
から絶対アドレスを受は取り、それを物理アドレスに変
換し、Ｌ２キャッシュ・セットと一緒に記憶装置コマン
ド・アドレス・バッファに保持する。
メモリ制御装置は、Ｌ２ヒツト及び非ロックというＬ２
キャッシュ行状況を受は取り、アドレス／キー中のこの
プロセッサに関連する記憶装置コマンド・アドレス・バ
ッファを使って、Ｌ２ミニ・ディレクトリ中の当該の項
目の無効化を要求する。
動作終了が要求側プロセッサに転送される。ＢＳＵ制御
装置はＬ２制御装置から「非ロックの場合メモリ制御装
置アクセス実行」コマンドを受は取り、アドレス／キー
から物理アドレスを受は取り、Ｌ３メモリ行の書込みの
準備をする。ＢＳＵ制御装置は、Ｌ２制御装置から非ロ
ックという状況を受は取ると、Ｌ２データ・フローを介
してコマンドとアドレスを必要なメモリ・ボートに転送
することにより、Ｌ３メモリ行の書込みを開始する。
次いでＢＳＵ制御装置は、メモリ・バッファの内容を、
Ｌ３メモリに転送すべく記憶チャネル・データ・バッフ
ァ機能から適切なＬ３インターフェース・レジスタに転
送するよう指定する。最後のデータがメモリに転送され
た後、ＢＳＵ制御装置からメモリ制御装置に動作終了が
転送される。メモリ制御装置は、ＢＳＵから動作終了を
受は取ると、Ｌ３ポートを解放して、メモリ・ボートに
対するオーバーラツプしたアクセス及びメモリ・バッフ
ァ資源のロックを可能にする。
２．４．１８　　メモリ検査ビット、冗長ビット及び特
殊機構レジスタ書込み 用途：　主記憶装置と拡張記憶機構の診断テスト。この
コマンドは、選択されたメモリ内部レジスタのロードを
完了するために、主記憶装置記憶要求と一緒に使用され
る。このコマンドは、要求側プロセッサ内で記憶装置活
動が開始する前に記憶装置コマンドが完了するように、
プロセッサ内で同期される。マイクロコードは、構成内
の特定のプロセッサが静止している場合、それが訂正不
能記憶装置エラー表示を伴うロック、回線保留またはイ
ンページ凍結をもたない状態に留まるようにしなければ
ならない。そうならないと、静止プロセッサが、要求さ
れたＬ２キャッシュ行に、訂正不能記憶装置エラーを伴
うロック、回線保留またはインページ凍結をもっとき、
「メモリ検査ビット、冗長ビット及び特殊機能レジスタ
書込み」記憶装置コマンドが完了できないので、ロック
アウト状態になることがある。
記憶コマンドの説明 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスを供給する。この記憶
コマンドは、動作コマンド対の後半部である。このコマ
ンドは、選択されたメモリ・ボートに転送すべきデータ
の供給源として、以前にロードされたＬ２キャッシュ行
を使う。選択されたボートのメモリ・カード内の４個の
制御チップがすべて書込み動作に関与し、その検査ビッ
ト・レジスタ、冗長ビット・レジスタ及び特殊機能レジ
スタに対する一義的な値を、記憶装置データ・バスから
プリセット位置に受は入れる。各制御チップは、それぞ
れ７ビツトの検査ビット・レジスタと１ビツトの冗長ビ
ット・レジスタを維持する、２つの４バイト・エラー検
査及び訂正ネットワークを含んでいる。各制御チップは
特殊機能レジスタをも維持する。この動作記憶装置コマ
ンド対の第１のコマンドは、Ｌ２キャッシュ行をロード
する主記憶装置記憶要求である。すべてのデータが、Ｌ
２キャッシュ行のカッドワードＯの適切なビット位置に
記憶される。メモリ・ボートは、この記憶装置コマンド
で、１回のデータ転送を受は入れる。選択されたボート
中のメモリ・アレイの内容は、この記憶装置コマンドの
実行によって影響を受けない。
記憶装置コマンドの　行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・パス
記憶装置コマンドをＬ２制御装置に転送し、実際の記憶
装置コマンドをメモリ制御装置に転送する。データ・バ
ス上ではデータは転送されない。Ｌ２制御装置は、主コ
マンド、記憶装置コマン、ド、絶対アドレス、続いてア
ドレス・パス・コマンドを受は取る。Ｌ２制御装置はコ
マンド有効をメモリ制御装置及びアドレス／キーに転送
する。Ｌ２キャッシュ・サービス優先順位によって選択
された後、コマンドはメモリ制御装置に転送され、アド
レスはアドレス／キーに転送される。メモリ制御装置は
実際の記憶装置コマンドを受は取り、アドレスが処理さ
れたというＬ２制御装置からの信号を待って、コマンド
を優先順位に入れる。アドレス／キーはＬ２制御装置か
ら絶対アドレスを受は取り、それを物理アドレスに変換
し、記憶装置コマンド・アドレス・バッファに保持する
。Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キ
ャッシュ記憶機構要求ではないので、Ｌ２制御装置から
コマンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。変更済み状況をリセットしＬ２キャ
ッシュ行をフラッシュするコマンドがＬ２制御装置に転
送され、アドレス／キーは、絶対アドレスをＬ２制御装
置に転送し、物理アドレスをＢＳＵ制御装置に転送する
ように指令される。メモリ制御装置はＢＳＵ制御装置に
コマンドを転送する。このコマンド、すなわち「変更済
みで非ロックの場合メモリ検査ビット、冗長ビット及び
特殊機能レジスタ書込み」コマンドは、「変更済みで非
ロックの場合アウトページ・バッファ・ロード」コマン
ドでＬ２制御装置によって後で転送されるＬ２キャッシ
ュ行状況に基づいて、条件付きでＢＳＵ制御装置によっ
て実行される。ＢＳＵ制御装置はメモリ制御装置からコ
マンドを受は取り、Ｌ２制御装置からの状況を待つ。Ｌ
２制御装置はメモリ制御コマンドを受は取り、Ｌ２キャ
ッシュ・サービス優先順位によって選択された後、アド
レス／キーからの絶対アドレスを使ってＬ２キャッシュ
・ディレクトリを探索する。「変更済みで非ロックの場
合アウトページ・バッファ・ロード」コマンドが、Ｌ２
キャッシュ制御装置に転送され、コマンド回答がメモリ
制御装置に転送される。Ｌ２キャッシュ・ブイレフ）　
ＩＪの探索の結果、次の４つの条件のいずれかが生じる
。
ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャッシュ・
ミスのため、強制的に未変更状況になる。「変更済み状
況リセット及びＬ２行フラッシュ」コマンドのため、Ｌ
１状況アレイの比較が阻止される。Ｌ２キャッシュ制御
装置はＬ２制御装置から「変更済みで非ロックの場合ア
ウトページ・バッファ・ロード」コマンドを受は取り、
Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッシ
ュ制御装置とＢＳＵ制御装置は、未変更及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、このコマンド
をドロップする。メモリ制御装置は、Ｌ２キャダシュ・
ミス及び非ロックというＬ２キャッシュ行状況を受は取
り、要求側プロセッサに動作終了を転送してコマンドを
完了する。
ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー表示を伴うロック、回線保留またはインページ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。「変更済み状況
リセット及びＬ２行フラッシュ」コマンドのため、Ｌ１
状況アレイの比較が阻止される。Ｌ２キャッシュ制御装
置はＬ２制御装置から「変更済みで非ロックの場合アウ
トページ・バッファ・ロード」コマンドを受は取り、Ｌ
２キャッシュ行の読取りの準備をする。Ｌ２キャッシュ
制御装置とＢＳＵ制御装置は、ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。メモリ制御装置は、ロックというＬ２キャッシュ行状
況を受は取り、コマンドの現在の実行を打ち切る。記憶
装置コマンドは一時的保留になってロック衝突をクリア
するための時間を与え、その後コマンド全体の実行を試
みて再度メモリ制御装置優先順位に入る。
ケース３ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は未変更である。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。「変更済み状況リセット及びＬ２行フラッ
シュ」コマンドのため、Ｌ１状況アレイの比較が阻止さ
れる。Ｌ２キャッシュ制御装置はＬ２制御装置から「変
更済みで非ロックの場合アウトページ・バッファ・ロー
ド」コマンドを受は取り、Ｌ２キャッシュ行の読取りの
準備をする。Ｌ２キャラシュ制御装置とＢＳＵ制御装置
は、未変更及び非ロックというＬ２キャッシュ行状況を
受は取ると、このコマンドをドロップする。メモリ制御
装置は、未変更及び非ロックというＬ２キャッシュ行状
況を受は取り、要求側プロセッサに動作終了を転送して
コマンドを完了する。
ケース４ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キ＋ッシュ行は変更済みである。
Ｌ２キャッシュ行は、後で未変更とマークされる。アド
レス／キーに情報は転送されない。Ｌ２キャッシュ行状
況とキャッシュ・セットがＬ２キャッシュ制御装置に転
送され、キャッシュ・セット修飾子がＬ２キャッシュに
転送され、Ｌ２キャッシュ行状況がメモリ制御装置に転
送される。「変更済み状況リセット及びＬ２行フラッシ
ュ」コマンドのため、Ｌ１状況アレイの比較が阻止され
る。Ｌ２キャッシュ制御装置はＬ２制御装置から「変更
済みで非ロックの場合アウトページ・バッファ・ロード
」コマンドを受は取り、Ｌ２キャッシュ行の読取りの準
備をする。Ｌ２キャッシュ制御装置は、Ｌ２制御装置か
ら状況を受は取ると、Ｌ２キャッシュに、指定されたＬ
２キャッシュ合同式及びキャッシュ・セットからの丸−
行をＬ２制御装置によって指定されたアウトページ。
バッファに読み出すよう指令する。メモリ制御装置はＬ
２キャッシュ行状況を受は取り、主記憶装置に対する診
断記憶が進行中であることを知る。
変更済みで非ロックという状況によって、ＢＳＵ制御装
置は、Ｌ２データ・フローを介してコマンドと物理アド
レスを指定されたメモリ・ボートに転送することにより
、診断メモリ記憶を開始する。
カッドワードＯだけが、アウトページ・バッファから選
択されたメモリ・ボートに転送される。データがメモリ
に転送された後、ＢＳＵ制御装置はメモリ制御装置に動
作終了を転送する。選択されたメモリ・カード対が要求
された診断書込みを実行して、記憶装置データ・バス上
の適切な位置から検査ビット・レジスタ、冗長ビット・
レジスタ及び特殊機能レジスタをロードし、メモリ制御
装置に対するその組合わせ使用中指示をドロップする。
メモリ制御装置は、選択されたメモリ・カード対から非
使用中を受は取ると、メモリ・ボートを解放し、要求側
プロセッサに動作終了を転送する。
２．４．１９　　メモリ冗長ビット・アドレス・レジス
タ書込み 用途：　主記憶装置と拡張記憶機構の診断テスト。この
コマンドは、選択されたメモリ内部レジスタのロードを
完了するために、主記憶装置記憶要求と一緒に使用され
る。このコマンドは、要求側プロセッサ内で記憶装置活
動が開始する前に記憶装置コマンドが完了するように、
プロセッサ内で同期される。マイクロコードは、構成内
の特定のプロセッサが静止している場合、それが訂正不
能記憶装置エラー表示を伴うロック、回線保留またはイ
ンページ凍結をもたない状態に留まるようにしなければ
ならない。そうならないと、静止プロセッサが、要求さ
れたＬ２キャッシュ行に、訂正不能記憶装置エラーを伴
うロック、回線保留またはインページ凍結をもつとき、
「メモリ冗長ピクト・アドレス・レジスタ書込み」記憶
装置コマンドが完了できないので、ロックアウト状態に
なることがある。
記憶コマンドの説明 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスを供給する。この記憶
コマンドは動作記憶装置コマンド対の後半部である。こ
のコマンドは選択されたメモリ・ボートに転送すべきデ
ータの供給源として、以前にロードされたＬ２キャッシ
ュ行を使う。選択されたボートのメモリ・カード内の４
個の制御チップがすべて書込み動作に関与し、その冗長
ビット・アドレス・レジスタに対する一義的な値を記憶
装置データ・バスからプリセット位置に受は入れる。各
制御チップは、それぞれ２つの６ビツト冗長ビツト・ア
ドレス・レジスタを維持する、２つの４バイト・エラー
検査及び訂正ネットワークを含んでいる。この動作コマ
ンド対の第１のコマンドは、Ｌ２キャッシュ行をロード
する主記憶装置記憶要求である。すべてのデータが、Ｌ
２キャシシュ行のカッドワードＯの適切なビット位置に
記憶される。メモリ・ボートは、この記憶装置コマンド
で、１回のデータ転送を受は入れる。選択されたボート
中のメモリ・アレイの内容は、この記憶装置コマンドの
実行によって影響を受けない。
記憶装置コマンドの　行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・パス
記憶装置コマンドをＬ２制御装置に転送し、実際の記憶
装置コマンドをメモリ制御装置に転送する。データ・バ
ス上ではデータは転送されない。Ｌ２制御装置は、主コ
マンド、記憶装置コマンド、絶対アドレス、続いてアド
レス・パス・コマンドを受は取る。Ｌ２制御装置はコマ
ンド有効をメモリ制御装置及びアドレス／キーに転送す
る。Ｌ２キャッシュ・サービス優先順位によって選択さ
れた後、コマンドはメモリ制御装置に転送され、アドレ
スはアドレス／キーに転送される。メモリ制御装置は実
際の記憶装置コマンドを受は取り、アドレスが処理され
たというＬ２制御装置からの信号を待って、コマンドを
優先順位に入れる。アドレス／キーはＬ２制御装置から
絶対アドレスを受は取り、それを物理アドレスに変換し
、記憶装置コマンド・アドレス・バッファに保持する。
Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御装置からコ
マンドを受は取らない。
メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。優先順位によって選択されたとき、
メモリ制御装置は必要な資源を割り振り、記憶装置コマ
ンドを活動化する。変更済み状況をリセットしＬ２キャ
ッシュ行をフラッシュするコマンドがＬ２制御装置に転
送され、アドレス／キーは、絶対アドレスをＬ２制御装
置に転送し、物理アドレスをＢＳＵ制御装置に転送する
ように指令される。メモリ制御装置はＢＳＵ制御装置に
コマンドを転送する。このコマンド、すなわち「変更済
みで非ロックの場合メモリ冗長ビット・アドレス・レジ
スタ書込み」コマンドは、「変更済みで非ロックの場合
アウトページ・バッファ・ロード」コマンドでＬ２制御
装置によって後で転送されるＬ２キャッシュ行状況に基
づいて、条件付きでＢＳＵ制御装置によって実行される
。
ＢＳＵ制御装置はメモリ制御装置からコマンドを受は取
り、Ｌ２制御装置からの状況を待つ。Ｌ２制御装置はメ
モリ制御コマンドを受は取り、Ｌ２キャッシュ・サービ
ス優先順位によって選択された後、アドレス／キーから
の絶対アドレスを使ってＬ２キャッシュ・ディレクトリ
を探索する。
「変更済みで非ロックの場合アウトページ・バッファ・
ロード」コマンドが、Ｌ２キャッシュ制御装置に転送さ
れ、コマンド回答がメモリ制御装置に転送される。Ｌ２
キャッシュ・ディレクトリの探索の結果、次の４つの条
件のいずれかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャッシュ・
ミスのため、強制的に未変更状況になる。「変更済み状
況リセット及び５２行フラッシュ」コマンドのため、Ｌ
１状況アレイの比較が阻止される。Ｌ２キャッシュ制御
装置はＬ２制御装置から「変更済みで非ロックの場合ア
ウトページ・バッファ・ロード」コマンドを受は取り、
Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッシ
ュ制御装置とＢＳＵ制御装置は、未変更及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、このコマンド
をドロップする。メモリ制御装置は、Ｌ２キャッシュ・
ミス及び非ロックというＬ２キャッシュ行状況を受は取
り、要求側プロセッサに動作終了を転送してコマンドを
完了する。
ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー表示を伴うロック、回線保留またはインページ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。「変更済み状況
リセット及び５２行フラッシュ」コマンドのため、Ｌ１
状況アレイの比較が阻止される。Ｌ２キャッシュ制御装
置はＬ２制御装置から「変更済みで非ロックの場合アウ
トページ・バッファ・ロード」コマンドを受は取り、Ｌ
２キャッシュ行の読取りの準備をする。Ｌ２キャッシュ
制御装置とＢＳＵ制御装置は、ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。メモリ制御装置は、ロックというＬ２キャッシュ行状
況を受は取り、コマンドの現在の実行を打ち切る。記憶
装置コマンドは一時保留になってロック衝突をクリアす
るための時間を与え、その後コマンド全体の実行を試み
て再度メモリ制御装置の優先順位に入る。
ケース３ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は未変更である。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。「変更済み状況リセット及びＬ２行フラッ
シュ」コマンドのため、Ｌ１状況アレイの比較が阻止さ
れる。Ｌ２キャッシュ制御装置はＬ２制御装置から「変
更済みで非ロックの場合アウトページ・バッファ・ロー
ド」コマンドを受は取り、Ｌ２キャッシュ行の読取りの
準備をする。Ｌ２キャッシュ制御装置とＢＳＵ制御装置
は、未変更及び非ロックというＬ２キャッシュ行状況を
受は取ると、このコマンドをドロップする。メモリ制御
装置は、未変更及び非ロックというＬ２キャッシュ行状
況を受は取り、要求側プロセッサに動作終了を転送して
コマンドを完了する。
ケース４ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は変更済みである。
Ｌ２キャッシュ行は、後で未変更とマークされる。アド
レス／キーに情報は転送されない。Ｌ２キャッシュ行状
況とキャッシュ・セットがＬ２キャッシュ制御装置に転
送され、キャッシュ・セット修飾子がＬ２キャッシュに
転送され、Ｌ２キャッシュ行状況がメモリ制御装置に転
送される。「変更済み状況リセット及びＬ２行フラッシ
ュ」コマンドのため、Ｌ１状況アレイの比較が阻止され
る。Ｌ２キャッシュ制御装置はＬ２制御装置から「変更
済みで非ロックの場合アウトページ・バッファ・ロード
」コマンドを受は取り、Ｌ２キャッシュ行の読取りの準
備をする。Ｌ２キャッシュ制御装置は、Ｌ２制御装置か
ら状況を受は取ると、Ｌ２キャッシュに、を旨定された
Ｌ２キャッシュ合同式及びキャッシュ・セットからの丸
−行をＬ２制御装置によって指定されたアウトページ・
バッファに読み出すよう指令する。メモリ制御装置はＬ
２キャッシュ行状況を受は取り、主記憶装置に対する診
断記憶が進行中であることを知る。
変更済みで非ロックという状況によって、ＢＳＵ制御装
置は、Ｌ２データ・フローを介してコマンドと物理アド
レスを指定されたメモリ・ボートに転送することにより
、診断メモリ記憶を開始する。
カッドワードＯだけが、アウトページ・バッファから選
択されたメモリ・ボートに転送される。データがメモリ
に転送された後、ＢＳＵ制御装置はメモリ制御装置に動
作終了を転送する。選択されたメモリ・カード対が要求
された診断書込みを実行して、記憶装置データ・バス上
の適切な位置から冗長ビット・アドレス・レジスタをロ
ードし、メモリ制御装置に対するその組合わせ使用中指
示をドロップする。メモリ制御装置は、選択されたメモ
リ・カード対から非使用中を受は取ると、メモリ・ボー
トを解放し、要求側プロセッサに動作終了を転送する。
２．５　主記憶キー・コマンド ２．５．１　　記憶キー取出し 用途：　動的アドレス変換ＴＬＢローディング。
このコマンドは、要求側プロセッサ内で記憶装置活動が
開始する前に記憶キー・コマンドが完了するように、プ
ロセッサ内で同期されている。
記憶キー・コマンドの説 キーで制御される保護をサポートするため、ＴＬＢは記
憶キー・アクセス制御ビット、及び取出し保護ビットの
うち、Ｌ１キャッシュ内で主記憶装置要求の一環として
保護違反があるかどうか検査される部分を維持する。こ
のコマンドは、記憶キー内のこれらのフィールドを後で
ＴＬＢにロードすべく取り出すために、アドレス変換中
に使用される。
記憶キー・コマンドの　行 アドレス変換ハードウェアが、Ｌ１キャッシュに転送す
べきコマンドと絶対アドレスを生成する。
アドレス生成機構内で生成されたアドレス・ビット１：
１９だけが絶対アドレスとして意味がある。
Ｌ１キャッシュは、アドレッシング例外があるかどうか
、アドレス検査境界を超えたかどうかを検査する。アド
レッシング例外が存在しない場合は、記憶キー・コマン
ドと絶対アドレスのビット４：１９が、Ｌ２制御装置に
転送される。データ・バスを介してデータは転送されな
い。Ｌ２制御装置は、主コマンド、記憶装置コマンド、
絶対アドレス、続いて記憶キー取出しコマンドを受は取
る。
Ｌ２キャッシュ・サービス優先順位によって選択された
後、記憶キー取出しコマンドと絶対アドレスがアドレス
／キーに直接転送される。Ｌ２キャッシュ制御装置にも
メモリ制御装置にも情報は転送されない。アドレス／キ
ーは、Ｌ２制御装置からコマンドと絶対アドレスを受は
取り、このプロセッサ用の記憶キー取出しアドレス・バ
ッファに保持する。記憶キー・アレイ・アクセス・バッ
ファが使用可能な場合は、絶対アドレスをこのバッファ
に入れ、記憶キー・アレイのアクセスを開始することに
より、このコマンドが直ちに起動されるｇアレイから記
憶キー全体が読み取られ、アクセス制御ビットと取出し
保護ビットが、要求側プロセッサに対するＬ１記憶装置
制御インターフェースの当該のキー・バス・ビット部分
に入れられる。バス上の参照ビット及び変更ビットが強
制的に０”になり、キー有効ビットが活動状態にセット
される。Ｌ２キャッシュ制御装置は、これがプロセッサ
Ｌ２キャッシュ記憶機構要求ではないので、Ｌ２制御装
置からコマンドを受は取らない。この記憶キー・コマン
ドはメモリ制御装置の介入なしに完全に処理されるので
、メモリ制御装置はＬ２制御装置からコマンドを受は取
らない。要求側プロセッサは、プロセッサ・キー有効ビ
ットがセントされたことを、この記憶キー・コマンドに
対する動作終了と解釈する。
２．５．２　　記憶キー挿入 用途：　　Ｓ／３７０　　ｌ５Ｋ（記憶キー挿入）命令
及び３７０−ＸＡ　　ｌ５ＫＥ（拡張記憶キー挿入）命
令をサポートする。このコマンドは、要求側プロセッサ
内で記憶装置活動が開始する前に記憶キー・コマンドが
完了するように、プロセッサ内で同期される。
記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセ、ツサ参照／　
ｆｆ　更ヒツト（Ｒ／Ｃ）アレイにアクセスするための
実アドレスを供給する。アドレス・ビット１：１９だけ
が意味がある。全記憶キーを維持するための記憶キー・
アレイが存在し、プロセッサの暗示更新に関連する参照
ビット及び変更ビットを維持するためのオーバーラツプ
・アクセス２ボー）Ｒ／Ｃアレイが存在する。全記憶キ
ーに対する要求では、参照ビット及び変更ビットのすべ
てのコピーにアクセスして、それらを互いに論理和して
正確な情報を得ることが必要である。
記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスをＬ１キャッ
シュに出す。Ｌ１キャッシュは、実アドレスを絶対アド
レスに変換する。実アドレスに対してアドレッシング例
外が存在しない場合は、記憶キー・コマンドと絶対アド
レスのビット４：１９が、Ｌ２制御装置とメモリ制御装
置に転送される。データ・バスを介してデータは転送さ
れない。
Ｌ２制御装置は、主コマンド、記憶装置コマンド、絶対
アドレス、続いてアドレス・バス・コマンドを受は取る
。Ｌ２制御装置がメモリ制御装置とアドレス／キーにコ
マンド作動を転送する。Ｌ２キャッシュ・サービス優先
順位によって選択された後、コマンドがメモリ制御装置
に転送され、アドレスがアドレス／キーに転送される。
メモリ制御装置は実際の記憶キー・コマンドを受は取り
、アドレスが処理されたとのし２制御装置からの信号を
待ってからそのコマンドを優先順位に入れる。
アドレス／キーは、Ｌ２制御装置から絶対アドレスを受
は取り、それを物理アドレスに変換して、記憶装置コマ
ンド・アドレス・バッファに保持スる。Ｌ２キャッシュ
制御装置は、それがプロセッサＬ２キャッシュ記憶機構
要求ではないので、Ｌ２制御装置からコマンドを受は取
らない。メモリ制御装置はＬ２制御装置から、アドレス
がアドレス／キーに送られたことを示すコマンドとメモ
リ・ポート識別を受は取る。メモリ制御装置は、コマン
ドを記憶キー・アレイ優先順位回路に入れることにより
、必要な資源を割り振る。メモリ制御装置ハ、記憶キー
・アレイに対して活動状態の以前の記憶キー・コマンド
がないとき、このコマンドをアドレス／キーに転送する
。アドレス／キーはコマンドを受は取り、コマンドと選
択されたアドレスを記憶キー・アレイ・アクセス・バッ
ファに入れる。Ｒ／Ｃアレイは、オーバーラツプ・アク
セス２ボート・アレイである。主記憶装置要求による更
新が両方のボートを利用してはいないとき、この記憶キ
ー・コマンドが活動化される。使用可能な最初のポート
から１組のＲ／Ｃビットが読み取られる。Ｒ／Ｃビット
の現状態は変更されない。
最初のＲ／Ｃアレイへのアクセスと並行して、記憶キー
・アレイから４にバイトのページが読み取られる。現状
態は変更されない。アドレス／キーはこのとき動作終了
でメモリ制御装置に応答して、許容される最大限のオー
バーラツプを許す。次に他方のＲ／Ｃアレイ・ポートか
ら参照ビット及び変更ビットが読み取られる。現状態は
変更されない。両方のプロセッサＲ／Ｃアレイ・ボート
及び記憶キー・アレイからの参照ビット及び変更ビット
のすべてのコピーが互いに論理和され、記憶キー・アレ
イから読み取られたアクセス制御ビット及び取出し保護
ビットと一緒に、Ｌ１記憶装置制御インターフェースの
当該のキー・バス・ビット位置で要求側プロセッサに送
られる。キー有効ビットが活動状態にセットされる。要
求側プロセッサは、プロセッサ・キー有効ビットがセッ
トされたことを、この記憶キー・コマンドに対する動作
終了と解釈する。
２．５．３　　参照ビット・リセット 用途：　　Ｓ／３７０　　ＲＲＢ（参照ビット・リセッ
ト）命令及び３７０−ＸＡ　　ＲＲＢＥ　（拡張参照ビ
ット・リセット）命令をサポートする。このコマンドは
、要求側プロセッサ内で記憶装置活動が開始する前に記
憶キー・コマンドが完了するように、プロセッサ内で同
期される。
記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセッサ参照／変更
ビット（Ｒ／Ｃ）アレイにアクセスするための実アドレ
スを供給する。アドレス・ビット１：１９だけが意味が
ある。全記憶キーを維持するための記憶キー・アレイが
存在し、プロセッサの暗示更新に関連する参照ビット及
び変更ビットを維持するためのオーバーラツプ・アクセ
ス２ボー）Ｒ／Ｃアレイが存在する。参照ビット及び変
更ビットに対する要求では、参照ビット及び変更ビット
のすべてのコピーにアクセスして、それらを互いに論理
和して正確な情報を得ることが必要である。参照ビット
及び変更ビットは、適用業務に対する条件コードを決定
するためにマイクロコードが使用する。絶対アドレスに
よって指定された参照ビットのすべてのコピーが、この
コマンド実行の一環として“０“にリセットされる。
記憶キー・コマンドの　行 マイクロコードが、コマンドと実アドレスをＬ１キャッ
シュに出す。Ｌ１キャッシュは、実アドレスを絶対アド
レスに変換する。実アドレスに対してアドレッシング例
外が存在しない場合は、記憶キー・コマンドと絶対アド
レスのビット４：１９が、Ｌ２制御装置とメモリ制御装
置に転送される。データ・バスを介してデータは転送さ
れない。
Ｌ２制御装置は、主コマンド、記憶装置コマンド、絶対
アドレス、続いてアドレス・バス・コマンドを受は取る
。Ｌ２制御装置がメモリ制御装置とアドレス／キーにコ
マンド有効を転送する。Ｌ２キャッシュ・サービス優先
順位によって選択された後、コマンドがメモリ制御装置
に転送され、アドレスがアドレス／キーに転送される。
メモリ制御装置は実際の記憶キー・コマンドを受は取り
、アドレスが処理されたとのＬ２制御装置からの信号を
待ってからそのコマンドを優先順位に入れる。
アドレス／キーは、Ｌ２制御装置から絶対アドレスを受
は取り、それを物理アドレスに変換して、記憶装置コマ
ンド・アドレス・バッファに保持する。Ｌ２キャッシュ
制御装置は、それがプロセッサＬ２キャッシュ記憶機構
要求ではないので、Ｌ２制御装置からコマンドを受は取
らない。メモリ制御装置はＬ２制御装置から、アドレス
がアドレス／キーに送られたことを示すコマンドとメモ
リ・ポート識別を受は取る。メモリ制御装置は、コマン
ドを記憶キー・アレイ優先順位回路に入れることにより
、必要な資源を割り振る。メモリ制御装置は、記憶キー
・アレイに対して活動状態の以前（７）　記憶キー・コ
マンドがないとき、このコマンド全アトレス／キーに転
送する。アドレス／キーハコマントを受は取り、コマン
ドと選択されたアドレスを記憶キー・アレイ・アクセス
・バッファに入れる。Ｒ／Ｃアレイは、オーバーラツプ
・アクセス２ボート・アレイである。主記憶装置要求に
よる更新が両方のポートを利用してはいないとき、この
記憶キー・コマンドが活動化される。使用可能な最初の
ボートから１組のＲ／Ｃビットが読み取られ、そのポー
ト中の４にバイトのページの参照ビットが°°０“にリ
セットされる。最初のＲ／Ｃアレイへのアクセス及び更
新と並行して、記憶キー・アレイから４にバイトのペー
ジが読み取られ、その参照ビットが′°０°“にリセッ
トされる。。
アドレス／キーはこのとき動作終了でメモリ制御装置に
応答して、許容される最大限のオーバーラツプを許す。
次に他方のＲ／Ｃアレイ・ボートから参照ビット及び変
更ビットが読み取られ、そのポート中の４にバイトのペ
ージの参照ビットがｎ　Ｏ＋ｖにリセットされる。両方
のプロセッサＲ／Ｃアレイ・ポート及び記憶キー・アレ
イからの参照ビット及び変更ビットのすべてのコピーが
互いに論理和され、Ｌ１記憶装置制御インターフェース
の当該のキー・バス・ビット位置で要求側プロセッサに
送られる。キー・バス・ビット位置にある他のデータ・
ビットはすべて強制的にＯ“°にされ、キー有効ビット
が活動状態にセットされる。要求側プロセッサは、プロ
セッサ・キー有効ビットがセットされたことを、この記
憶キー・コマンドに対する動作終了と解釈する。
２．５．４　　記憶キー・セット 用途：　　Ｓ／３７０　５ＳＫ（記憶キー−セット）命
令及び３７０−ＸＡ　　５ＳＫＥ　（拡張記憶キー・セ
ット）命令をサポートする。マイクロコードは、この記
憶キー・コマンドを出す前に、要求化プロセッサに対す
る記憶待ち行列が空であることを確認しなければならな
い。これは、Ｓ／３７０アーキテクチヤによる命令開始
時に必要とされる、直列化及びチエツクポイント同期化
動作の一環である。このコマンドは、要求側プロセッサ
内で記憶装置活動が開始する前に記憶キー・コマンドが
完了するように、プロセッサ内で同期される。
記憶キー・コマンド（７）　説明 マイクロコードが、記憶キー及びプロセッサ参照／変更
ビット（Ｒ／Ｃ）アレイにアクセスするための実アドレ
スを供給する。アドレス・ビット１：１９だけが意味が
ある。全記憶キーを維持するための記憶キー・アレイが
存在し、プロセッサの暗示更新に関連する参照ビット及
び変更ビットを維持するためのオーバーラツプ・アクセ
ス２ボー）Ｒ／Ｃアレイが存在する。記憶キーをセット
する要求では、Ｒ／Ｃアレイ中の参照ビット及び変更ビ
ットのすべてのコピーを°ｌ　Ｏｌ“にリセットし、記
憶キー・アレイに新しい記憶キー値を挿入することが必
要である。
記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスを、供給され
るアドレスの下位部分に挿入された７ビツトのキー値と
共にＬ１キャッシュに出す。Ｌ１キャッシュは、実アド
レスを絶対アドレスに変換する。実アドレスに対してア
ドレッシング例外が存在しない場合は、記憶キー・コマ
ンドと絶対アドレスのビット４：１９が、Ｌ２制御装置
とメモリ制御装置に転送され、キー有効ビットが活動状
態にセットされた７ビツトの記憶キーがアドレス／キー
に転送される。データ・バスを介してデータは転送され
ない。Ｌ２制御装置は、主コマンド、記憶装置コマンド
、絶対アドレス、続いてアドレス・バス・コマンドを受
は取る。Ｌ２制御装置がメモリ制御装置とアドレス／キ
ーにコマンド有効を転送する。Ｌ２キャッシュ・サービ
ス優先順位によって選択された後、コマンドがメモリ制
御装置に転送され、アドレスがアドレス／キーに転送さ
れる。アドレス／キーは、キー有効ビットの状況の変更
を知って、記憶キー・コマンドのための準備としてプロ
セッサ・キー・バス・データをラッチする。メモリ制御
装置は実際の記憶キー・コマンドを受は取り、アドレス
が処理されたとのＬ２制御装置からの信号を待ってから
そのコマンドを優先順位に入れる。アドレス／キーは、
Ｌ２制ｍ装置から絶対アドレスを受は取り、それを物理
アドレスに変換して、記憶装置コマンド・アドレス・バ
ッファに保持する。Ｌ２キャッシュ制御装置は、それが
プロセッサＬ２キャッシュ記憶機構要求ではないので、
Ｌ２制御装置からコマンドを受は取らない。メモリ制御
装置はＬ２制御装置から、アドレスがアドレス／キーに
送られたことを示すコマンドとメモリ・ボート識別を受
は取る。メモリ制御装置は、コマンドを記憶キー・アレ
イ優先順位回路に入れることにより、必要な資源を割り
振る。メモリ制御装置は、記憶キー・アレイに対して活
動状態の以前の記憶キー・コマンドがないとき、このコ
マンドをアドレス／キーに転送する。
アドレス／キーはコマンドを受は取り、コマンドと選択
されたアドレスを記憶キー・アレイ・アクセス・バッフ
ァに入れる。Ｒ／Ｃアレイは、２ボート・アレイである
。主記憶装置要求による更新が両方のボートを利用して
はいないとき、この記憶キー・コマンドが活動化される
。使用可能な最初のボートから１組のＲ／Ｃビットが読
み取られ、次いでそのボート中の４にバイトのページの
参照ビット及び変更ビットが°°０゛′にリセットされ
る。
最初のＲ／Ｃアレイのアクセス及び更新と並行して、記
憶キー・アレイから４にバイトのページが読み取られ、
プロセッサ・キー・レジスタからの新しい７ビツトのキ
ー値が記憶キー・アレイに記憶される。アドレス／キー
はこのとき動作終了でメモリ制御装置に応答して、許容
される最大限のオーバーラツプを許す。次に他方のＲ／
Ｃアレイ・ボートから参照ビット及び変更ビットが読み
取られ、それらが“Ｏ”にリセットされる。キーを効ビ
ットが活動状態にセットされる。要求側プロセッサは、
プロセッサ・キー有効ビットがセットされたことを、こ
の記憶キー・コマンドに対する動作終了と解釈する。関
連する機械チエツクをこのＳ／３７０命令のチエツクポ
イントと関連付けることができるように、この有効ビッ
トは動作の終り近くにセットされる。
３　記憶装置ルーチン ３．１　チャネル記憶装置取出しルーチン３．１．１　
　記憶装置取出し、１：８カツドワード、アクセス例外
なし、Ｌ２Ｍディ レクトリ・ヒツト／Ｌ２キャッシュ・ ヒツト 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置取出し要求を出す。４サイクル
のコマンド／アドレス転送がチャネル・クロック速度で
行なわれる。最初の転送には、共用チャネル・プロセッ
サ（ＳＣＨＰ）バッファ識別、Ｌ３記憶装置取出し要求
、及び記憶アドレス・チエツク境界（ＡＣＢ）と記憶キ
ー検査が必要かどうかの指示が含まれる。第２の転送に
は、絶対アドレスの低位ビット１６：３１が含まれる。
その次の転送には、絶対アドレスの高位ビット０：１５
が含まれ、そのうち４：１５がＬ３主記憶装置にとって
意味がある。最後の転送には、チャネル記憶キー、アド
レス限界チェック制御、記憶キー及びＡＣＢチエツク・
オーバーライド、及び７ビツトの記憶フィールド長が含
まれる。アドレス／キーはチャネル記憶装置要求をチャ
ネル・クロック速度で受は取る。最後の転送の後、チャ
ネル記憶装置要求保留中ラッチがチャネル・クロック速
度でセントされ、チャネル要求がプロセッサ・クロック
に変換される。準安定でなくなったとき、５ＨＯＰバツ
フア識別、チャネル記憶装置要求及びメモリ・ボート識
別がメモリ制御装置に転送される。アドレス／キーは、
メモリ・マツピングによって絶対アドレスを物理アドレ
スに変換し、指示された記憶フィールド長に対する停止
アドレスまたは終了フィールド・アドレスを計算する。
メモリ制御装置は、記憶チャネル・データ・バッファ識
別、記憶装置要求、部分／完全Ｌ３メモリ行指示、及び
メモリ・ボート識別を受は取り、その要求が別々にＬ２
キャッシュ・ミニ・ディレクトリ及び記憶キー・アレイ
に対する優先順位に入る。Ｌ２ミニ・ディレクトリに対
する現在活動状態の要求がない場合は、このチャネル記
憶装置要求が優先順位によって選択されると、Ｌ２キャ
ッシュ中にその行があるかどうか調べるコマンドをＬ２
ミニ・ディレクトリに転送させる。アドレス／キーは、
当該のアドレスをＬ２ミニ・ディレクトリに転送するよ
う指令される。記憶キー・アレイに対する現在活動状態
の要求がない場合は、このチャネル記憶装置要求が優先
順位によって選択されると、アドレス／キー５ＨＯＰコ
マンド・バッファ内のチャネル記憶装置要求と関連する
アドレス検査及び保護チエツクを実行するコマンドをア
ドレス／キーに転送させる。アドレス／キーは、これら
のメモリ制御装置５ＨＯＰコマンドを受は取ると、当該
の５ＨＯＰコマンド・バッフアラ使って、どのアドレッ
シング及び保護チエツクを適用すべきかを決定し、選択
された記憶装置アドレスをＬ２ミニ・ディレクトリに転
送する。５ＨＯＰコマンドが記憶キー・アレイに対する
アクセス権を獲得すると、アドレス／キー動作終了がメ
モリ制御装置に戻される。当該のアドレッシング及び保
護チエツクが実行され、アクセス例外が発生しない場合
、チャネル取出し要求の結果、要求されたＬ３メモリ行
を含む４にバイトのページの参照ビットが“′１゛にセ
ットされる。アドレッシング及び保護チエツクの結果が
メモリ制御装置に戻さレル。Ｌ２キャッシュ・ミニ・デ
ィレクトリは、メモリ制御装置コマンドとアドレス／キ
ー・アドレスを受は取ると、セット連想式に探索されて
Ｌ２キャッシュ・ヒツトをもたらす。Ｌ２キャッシュ状
況がメモリ制御装置に戻される。メモリ制御装置は、Ｌ
２ミニ・ディレクトリ状況とアドレス／キー状況を受は
取ると、アクセス例外が存在しない場合、チャネル要求
をメモリ優先順位に入れる。
この場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索に
よってＬ２ヒツトが指示される。ただし、Ｌ２ミニ・デ
ィレクトリが偽ってＬ２キャッシュ内に行が存在すると
指示することがあるので、必要なメモリ・ボートを割り
振らなければならない。
メモリ制御装置は、優先順位によって選択されると、必
要な資源を割り振り、その要求を活動化する。チャネル
上２キャッシュの取出しを実行するコマンドがＬ２制御
装置に転送される。アドレス／キーは、選択された５Ｈ
ＯＰコマンド・バッファ・アドレスをＬ２制御装置とＢ
ＳＵ制御装置に転送するよう指令される。選択された記
憶チャネル・データ・バッファ（Ｓ　ＣＤ　Ｂ）に対す
るチャネル上２キャッシュの取出しを実行するコマンド
がＢＳＵ制御装置に送られる。アドレス／キーは、Ｌ２
キャッシュ・ミスの場合、選択された絶対アドレスをＬ
２制御装置に転送し、Ｌ３物理アドレスをＢＳＵ制御装
置に転送する。Ｌ２キャッシュ・ミスの場合、記憶チャ
ネル・データ・バッファのロードを制御するため、チャ
ネル取出しの停止アドレスと開始アドレスもＢＳＵ制御
装置に転送される。ＢＳＵ制御装置は、メモリ制御装置
からチャネルＬ２取出しコマンドを受は取り、アドレス
／キーから必要なアドレスを受は取り、それらを現記憶
装置動作のために保持する。ＢＳＵ制御装置は、コマン
ド、停止アドレス及び開始アドレスを５ＣＤＢ制御装置
に転送し、Ｌ２状態を待ってデータ転送を開始する。Ｌ
２制御装置はメモリ制御装置コマンドを受は取り、Ｌ２
キャッシュ・サービス優先順位によって選択された後、
アドレス／キー・アドレスを使ってＬ２キャッシュ・デ
ィレクトリを探索する。訂正不能記憶装置エラー指示が
活動杖態のプロセッサ・インページ凍結レジスタ及び回
線保留レジスタが、チャネルＬ２取出し行アドレスとの
一致が見られるかどうか比較される。一致が生じた場合
、強制的にＬ２キャッシュ・ミス状況になり、チャネル
要求がＬ３記憶装置にアクセスする。チャネルＬ２取出
しコマンドがＢＳＵ制御装置に転送され、コマンド回答
がメモリ制御装置に転送される。ブイレフ）　ＩＪ探索
の場合、Ｌ２キャッシュ・ヒツトとなる。アドレス／キ
ーに情報は転送されない。続いてＬ２キャッシュ行状況
がＢＳＵ制御装置とメモリ制御装置に転送される。５Ｃ
ＤＢ制御装置は、チャネルＬ２取出しコマンド、記憶チ
ャネル・データ・バッファ識別、停止アドレス及び開始
アドレスを受は取り、Ｌ２キャッシュ・データ・フロー
機能からのデータを待つ。メモリ制御装置は、Ｌ２キャ
ッシュ・ヒツトというＬ２キャッシュ行状況を受は取り
、このチャネル要求に関連するメモリ・ポートを解放す
る。チャネル要求に対する動作終了がアドレス／キーに
転送される。Ｌ２キャッシュ状況を知る前に、Ｌ２キャ
ッシュに対するアクセスを開始するため、コマンドとア
ドレスがＢＳＵ制御装置に転送される。Ｌ２キャッシュ
内での読取りアクセスが行なわれ、Ｌ２キャッシュ・ヒ
ツト状況によって記憶チャネル・データ・バッファへの
転送が開始される。同時に６つのＬ２キャッシュ・セッ
トが読み取られ、４つの読取りサイクルで各々３２バイ
トがもたらされる。後続のサイクルで、所期の１２８バ
イトが、選択された記憶チャネル・データ・バッファに
転送するためにラッチされる。データは、１２８バイト
のＬ２キャッシュ行内の１番左の３２バイトから１番左
の３２バイトへと一時に３２バイトずつ記憶チャネル・
データ・バッファに転送される。Ｌ２キャッシュ内にデ
ータが見つかったチャネル記憶装置取出し要求では、フ
ィールド長の如何にかかわらず完全Ｌ２キャッシュ行が
記憶チャネル・データ・バッファに転送されることに留
意されたい。アドレス／キーは、メモリ制御装置から動
作終了を受は取ると、その指示をチャネル・クロック速
度に変換し、ｒＳＨＣＰ要求クリーンで完了」状況で共
用チャネル・プロセッサに応答する。５ＣＤＢ制御装置
は１サイクルに３２バイトずつＬ２キャッシュ・データ
を受は取り、そのデータを選択された記憶チャネル・デ
ータ・バッファにプロセッサ・クロック速度でゲートす
る。
３．１．２　　記憶装置取出し、１：８カツドワード、
アクセス例外なし、Ｌ２Ｍディ レクトリ・ヒツト／Ｌ２キャッシュ・ ミス 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置取出し要求を出す。４サイクル
のコマンド／アドレス転送がチャネル・クロック速度で
行なわれる。最初の転送には、共用チャネル・プロセッ
サ（ＳＣＨＰ）バッファ識別、Ｌ３記憶装置取出し要求
、及び記憶アドレス・チエツク境界（ＡＣＢ）と記憶キ
ー検査が必要かどうかの指示が含まれる。第２の転送に
は、絶対アドレスの低位ビット１ｆ３：３１が含まれる
。その次の転送には、絶対アドレスの高位ビットＯ：１
５が含まれ、そのうち４：１５がＬ３主記憶装置にとっ
て意味がある。最後の転送には、チャネル記憶キー、ア
ドレス限界チエツク制御、記憶キー及びＡＣＢチエツク
・オーバーライド、及び７ビツトの記憶フィールド長が
含まれる。アドレス／キーはチャネル記憶装置要求をチ
ャネル・クロック速度で受は取る。最後の転送の後、チ
ャネル記憶装置要求保留中ラッチがチャネル・クロック
速度でセットされ、チャネル要求がプロセッサ・クロッ
クに変換される。準安定でなくなったとき、５ＨＯＰバ
ツフア識別、チャネル記憶装置要求及びメモリ・ボート
識別がメモリ制御装置に転送される。アドレス／キーは
、メモリ・マツピングによって絶対アドレスを物理アド
レスに変換し、指示された記憶フィールド長に対する停
止アドレスまたは終了フィールド・アドレスを計算する
。メモリ制御装置は、記憶チャネル・データ・バッファ
識別、記憶装置要求、部分／完全Ｌ３メモリ行指示、及
びメモリ・ボート識別を受は取り、その要求が別々にＬ
２キャッシュ・ミニ・ディレクトリ及び記憶キー・アレ
イに対する優先順位に入る。Ｌ２ミニ・ディレクトリに
対する現在活動状態の要求がない場合は、このチャネル
記憶装置要求が優先順位によって選択されると、Ｌ２キ
ャッシュ中にその行があるかどうか調べるコマンドをＬ
２ミニ・ディレクトリに転送させる。アドレス／キーは
、当該のアドレスをＬ２ミニ・ディレクトリに転送する
よう指令される。記憶キー・アレイに対する現在活動状
態の要求がない場合は、このチャネル記憶装置要求が優
先順位によって選択されると、アドレス／キー５ＨＯＰ
コマンド・バッファ内のチャネル記憶装置要求と関連す
るアドレス検査及び保護チエツクを実行するコマンドを
アドレス／キーに転送させる。アドレス／キーはくこれ
らのメモリ制御装置５ＨＯＰコマンドを受は取ると、当
該の５ＨＯＰコマンド・バッファを使って、どの・アド
レッシング及び保護チエツクを適用すべきかを決定し、
選択された記憶装置アドレスをＬ２ミニ・ディレクトリ
に転送する。５ＨＯＰコマンドが記憶キー・アレイに対
するアクセス権を獲得すると、アドレス／キー動作終了
がメモリ制御装置に戻される。当該のアドレッシング及
び保護チエツクが実行され、アクセス例外が発生しない
場合、チャネル取出し要求の結果、要求されたＬ３メモ
リ行を含む４にバイトのページの参照ビットが１′にセ
ットされる。アドレッシング及び保護チエツクの結果が
メモリ制御装置に戻される。Ｌ２キャッシュ・ミニ・デ
ィレクトリは、メモリ制御装置コマンドとアドレス／キ
ー・アドレスを受は取ると、セット連想式に探索されて
、Ｌ２キャッシュ・ヒツトをもたらす。Ｌ２キャッシュ
状況がメモリ制御装置に戻される。メモリ制御装置は、
Ｌ２ミニ・ディレクトリ状況とアドレス／キー状況を受
は取ると、アクセス例外が存在しない場合、チャネル要
求をメモリ優先順位に入れる。この場合、Ｌ２キャッシ
ュ・ミニ・ディレクトリ探索によってＬ２ヒツトが指示
される。ただし、Ｌ２ミニ・ディレクトリが偽ってＬ２
キャッシュ内に行が存在すると指示することがあるので
、必要なメモリ・ボートを割り振らなければならない。
メモリ制御装置は、優先順位によって選択されると、必
要な資源を割り振り、その要求を活動化する。チャネル
Ｌ２キャッシュの取出しを実行するコマンドがＬ２制御
装置に転送される。アドレス／キーは、選択された５Ｈ
ＯＰコマンド・バッファ・アドレスをＬ２制御装置とＢ
ＳＵ制御装置に転送するよう指令される。選択された記
憶チャネル・データ・バッファ（ＳＣＤＢ）に対するチ
ャネルＬ２キャッシュの取出しを実行するコマンドがＢ
ＳＵ制御装置に送られる。アドレス／キーは、Ｌ２キャ
ッシュ・ミスの場合、選択された絶対アドレスをＬ２制
御装置に転送し、Ｌ３物理アドレスをＢＳＵ制御装置に
転送する。Ｌ２キャッシュ・ミスの場合、記憶チャネル
・データ・バッファのロードを制御するため、チャネル
取出しの停止アドレスと開始アドレスもＢＳＵ制御装置
に転送される。ＢＳＵ制御装置は、メモリ制御装置から
チャネルＬ２取出しコマンドを受は取り、アドレス／キ
ーから必要なアドレスを受は取り、それらを現記憶装置
動作のために保持する。ＢＳＵ制御装置は、コマンド、
停止アドレス及び開始アドレスを５ＣＤＢ制御装置に転
送し、Ｌ２状態を待ってデータ転送を開始する。Ｌ２制
御装置はメモリ制御装置コマンドを受は取り、Ｌ２キャ
ッシュ・サービス優先順位によって選択された後、アド
レス／キー・アドレスを使ってＬ２キャッシュ・ブイレ
フ）　ＩＪを探索する。訂正不能記憶装置エラー指示が
活動状態のプロセッサ・インページ凍結レジスタ及び回
線保留レジスタが、チャネルＬ２取出し行アドレスとの
一致が見られるかどうか比較される。一致が生じた場合
、強制的にＬ２キャッシュ・ミス状況になり、チャネル
要求がＬ３記憶装置にアクセスする。チャネルＬ２取出
しコマンドがＢＳＵ制御装置に転送され、コマンド回答
がメモリ制御装置に転送される。ディレクトリ探索の結
果、Ｌ２キャッシュ・ミスとなる。アドレス／キーに情
報は転送されない。続いてＬ２キャッシュ行状況がＢＳ
Ｕ制御装置とメモリ制御装置に転送される。５ＣＤＢ制
御装置は、チャネルＬ２取出しコマンド、記憶チャネル
・データ・バッファ識別、停止アドレス及び開始アドレ
スを受は取り、Ｌ２キャッシュ・データ・フロー機能か
らのデータを待つ。メモリ制御装置は、Ｌ２キャッシュ
・ミスというＬ２キャッシュ行状況を受は取る。ＢＳＵ
制御装置が主記憶装置から要求されたデータを取り出さ
なければならないことを知って、メモリ制御装置はこの
チャネル要求に関連するメモリ・ボートのロックを保持
する。Ｌ２キャッシュ状況を知る前に、Ｌ２キャッシュ
に対するアクセスを開始するため、コマンドとアドレス
がＢＳＵ制御装置に転送される。Ｌ２キャッシュ内での
読取りアクセスが行なわれるが、Ｌ２キャッンユ・ミス
状況のために記憶チャネル・データ・バッファへのデー
タ転送は妨げられる。ＢＳＵ制御装置は、Ｌ２データ・
フローを介してコマンドとアドレスを必要なメモリ・ボ
ートに転送することにより、Ｌ３記憶装置の１２８バイ
トの取出しを開始する。ＢＳＵ制御装置は、Ｌ２キャッ
シュ・ミスのため、新しいコマンド、停止アドレス及び
開始アドレスを５ＣＤＢ制御装置に転送する。５ＣＤＢ
制御装置は、チャネル上３取出しコマンド、記憶チャネ
ル・データ・バッファ識別、停止アドレス及び開始アド
レスを受は取り、Ｌ２キャッシュ・データ・フロー機能
からのデータを待つ。このシーケンスでは、５ＣＤＢ制
御装置は１転送当たり１６バイトの記憶装置データを維
持する。Ｌ３メモリは要求された読取りを実行して、デ
ータをＬ３インターフェース・レジスタに渡し、Ｌ２デ
ータ・フローがそれを記憶チャネル・データ・バッファ
機能に送る。
データは必ず指定されたアドレスから順に左から右へと
Ｌ３メモリ行中で指定されたバイト数だけ読み取られ、
完全カッドワードとしてＬ２データ・フローに転送され
る。記憶チャネル・データ・バッファに対する最後のデ
ータ転送が完了する間に、ＢＳＵ制御装置は動作終了を
メモリ制御装置に転送スる。Ｌ３インターフェース・レ
ジスタへのデータ転送の間に、アドレス／キーはメモリ
からの訂正不能エラー行を監視する。識別された５ＨＯ
Ｐバツフアに対するエラー状況が記録され、要求完了時
に共用チャネル・プロセッサに転送される。
５ＣＤＢ制御装置はＬ２データ・フローから１サイクル
毎に１６バイトずつＬ３記憶装置データを受は取り、そ
のデータを選択された記憶チャネル・データ・バッファ
にプロセッサ・クロック速度でゲートする。メモリ制御
装置は、ＢＳＵ制御装置から動作終了を受は取ると、Ｌ
３ポートを解放し、そのチャネル要求に対する動作終了
をアドレス／キーに戻す。
３．１．３　　記憶装置取出し、１：８カツドワード、
アクセス例外なし、Ｌ２Ｍディ レクトリ・ミス 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置取出し要求を出す。４サイクル
のコマンド／アドレス転送がチャネル・クロック速度で
行なわれる。最初の転送には、共用チャネル・プロセッ
サ（ＳＣＨＰ）バッファ識別、Ｌ３記憶装置取出し要求
、及び記憶アドレス・チエツク境界（ＡＣＢ）と記憶キ
ー検査が必要かどうかの指示が含まれる。第２の転送に
は、絶対アドレスの低位ビット１６：３１が含まれる。
その次の転送には、絶対アドレスの高位ビットＯ：１５
が含まれ、そのうち４：１５がＬ３主記憶装置にとって
意味がある。最後の転送には、チャネル記憶キー、アド
レス限界チエツク制御、記憶キー及びＡＣＢチエツク・
オーバーライド、及び７ビツトの記憶フィールド長が含
まれる。アドレス／キーはチャネル記憶装置要求をチャ
ネル・クロック速度で受は取る。最後の転送の後、チャ
ネル記憶装置要求保留中ラッチがチャネル・クロック速
度でセットされ、チャネル要求がプロセッサ・クロック
に変換される。準安定でなくなったとき、５ＨＯＰバツ
フア識別、チャネル記憶装置要求及びメモリ・ボート識
別がメモリ制御装置に転送される。アドレス／キーは、
メモリ・マッピングによって絶対アドレスを物理アドレ
スに変換し、指示された記憶フィールド長に対する停止
アドレスまたは終了フィールド・アドレスを計算する。
メモリ制御装置は、記憶チャネル・データ・バッファ識
別、記憶装置要求、部分／完全Ｌ３メモリ行指示、及び
メモリ・ポートｍ別を受は取り、その要求が別々にＬ２
キャッシュ・ミニ・ブイレフ）　ＩＪ及び記憶キー・ア
レイに対する優先順位に入る。Ｌ２ミニ・ディレクトリ
に対する現在活動状態の要求がない場合は、このチャネ
ル記憶装置要求が優先順位によって選択されると、Ｌ２
キャッシュ中にその行があるかどうか調べるコマンドを
Ｌ２ミニ・ディレクトリに転送させる。アドレス／キー
は、当該のアドレスをＬ２ミニ・ディレクトリに転送す
るよう指令される。記憶キー・アレイに対する現在活動
状態の要求がない場合は、このチャネル記憶装置要求が
優先順位によって選択されると、アドレス／キー５ＨＣ
Ｐコマンド・バッファ内のチャネル記憶装置要求と関連
するアドレス検査及び保護チエツクを実行するコマンド
をアドレス／キーに転送させる。アドレス／キーは、こ
れらのメモリ制御装置５ＨＯＰコマンドを受は取ると、
当該の５ＨＯＰコマンド・バッファを使って、どのアド
レッシング及び保護チエツクを適用すべきかを決定し、
選択された記憶装置アドレスをＬ２ミニ・ディレクトリ
に転送する。５ＨＯＰコマンドが記憶キー・アレイに対
するアクセス権を獲得すると、アドレス／キー動作終了
がメモリ制御装置に戻される。当該のアドレッシング及
び保護チエツクが実行され、アクセス例外が発生しない
場合、チャネル取出し要求の結果、要求されたＬ３メモ
リ行を含む４にバイトのページの参照ビットが°′１′
９にセットされる。アドレッシング及び保護チエツクの
結果がメモリ制御装置に戻される。Ｌ２キャッシュ・ミ
ニ・ディレクトリは、メモリ制御装置コマンドとアドレ
ス／キー・アドレスを受は取ると、セット連想式に探索
されて、Ｌ２キャッシュ・ミスをもたらす。Ｌ２キャ、
ツシュ状況がメモリ制御装置に戻される。メモリ制御装
置は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー状
況を受は取ると、アクセス例外が存在しない場合、チャ
ネル要求をメモＩＪ　ｌ先順位に入れる。
この場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索に
よってＬ２ミスが指示される。これは、常にＬ２ミニ・
ディレクトリの探索時のＬ３キャッシュ行状況の真の指
示なので、必要なメモリ・ポートを割り振らなければな
らない。メモリ制御装置は、優先順位によって選択され
ると、必要な資源を割り振り、その要求を活動化する。
アドレス／キーは、選択された５ＨＯＰコマンド・バッ
ファ・アドレスをＢＳＵ制御装置に転送するよう指令さ
れる。選択された記憶チャネル・データ・バッファ（Ｓ
ＣＤＢ）に対するチャネル上３記憶装置の取出しを実行
するコマンドがＢＳＵ制御装置に送られる。アドレス／
キーは、選択されたＬ３物理アドレスをＢＳＵ制御装置
に転送する。記憶チャネル・データ・バッファのロード
を制御するため、チャネル取出しの停止アドレスと開始
アドレスもＢＳＵ制御装置に転送される。ＢＳＵ制御装
置は、・メモリ制御装置からチャネル上３取出しコマン
ドを受は取り、アドレス／キーから必要なアドレスを受
は取り、それらを現記憶装置動作のために保持する。Ｂ
ＳＵ制御装置は、Ｌ２データ・フローを介してコマンド
とアドレスを必要なメモリ・ポートに転送することによ
り、Ｌ３記憶装置の取出しを開始する。ＢＳＵ制御装置
は、そのコマンド、停止アドレス及び開始アドレスを５
ＣＤＢ制御装置に転送する。５ＣＤＢ制御装置は、チャ
ネル上３取出しコマンド、記憶チャネル・データ・バッ
ファ識別、停止アドレス及び開始アドレスを受は取り、
Ｌ２キャッシュ・データ・フロー機能からのデータを待
つ。このシーケンスでは、５ＣＤＢ制御装置は１転送当
たり１６バイトの記憶装置データを維持する。Ｌ３メモ
リは要求された読取りを実行して、データをＬ３インタ
ーフェース・レジスタに渡し、Ｌ２データ・フローがそ
れを記憶チャネル・データ・バッファ機能に送る。デー
タは必ず指定されたアドレスから順に左から右へとＬ３
メモリ行中で指定されたバイト数だけ読み取られ、・完
全カッドワードとしてＬ２データ・フローに転送される
。記憶チャネル・データ・バッファに対する最後のデー
タ転送が完了する間に、ＢＳＵ制御装置は動作終了をメ
モリ制御装置に転送する。
Ｌ３インターフェース・レジスタへのデータ転送の間に
、アドレス／キーはメモリからの訂正不能エラー行を監
視する。識別された５ＨＯＰバツフアに対するエラー状
況が記録され、要求完了時に共用チャネル・プロセッサ
に転送される。５ＣＤＢ制御装置はＬ２データ・フロー
から１サイクルごとに１６バイトずつＬ３記憶装置デー
タを受は取り、そのデータを選択された記憶チャネル・
データ・バッファにプロセッサ・クロック速度でゲート
する。メモリ制御装置は、ＢＳＵ制御装置から動作終了
を受は取ると、Ｌ３ボートを解放し、そのチャネル要求
に対する動作終了をアドレス／キーに戻す。アドレス／
キーは、メモリ制御装置から動作終了を受は取ると、そ
の指示をチャネル・クロック速度に変換し、Ｌ３記憶装
置から取り出したデータがすべて有効な場合、「５ＨＯ
Ｐ要求クリーンで完了」状況で共用チャネル・プロセッ
サに応答する。
３．２　チャネル記憶装置記憶ルーチン３．２．１　　
記憶装置記憶、１　：１２８バイト、アクセス例外なし
、Ｌ２Ｍディレク トリ・ヒツト／Ｌ２キャッシュ・ヒツ ト 共用チャネル・プロセッサが、２段階動作によって記憶
システムにチャネル記憶装置記憶要求を出す。記憶デー
タはまず記憶チャネル・データ・バッファに転送される
。データ転送が首尾よく完了した後、実際の記憶装置動
作を開始するためのコマンドとアドレスがアドレス／キ
ーに転送される。
共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、チャネル記憶
装置記憶要求を開始する。インターフェース上の最初の
転送には、記憶チャネル・データ・バッファ識別、取出
しコマンドまたは記憶コマンド、及び１２８バイトのバ
ッファ内のカッドワード・アドレス、絶対アドレス・ビ
ット２５　：　２７が含まれる。データ転送がそれに続
いて行なわれ、必ず整数個のカッドワードを表す２つず
つの増分で行なわれる。５ＣＤＢ制御装置はコマンド及
びデータ転送をチャネル・クロック速度で受は取り、チ
ャネル・クロック速度で制御情報を当該の各レジスタに
ロードし、データを選択された記憶チャネル・データ・
バッファにロードする。データは、カッドワード・アド
レスで識別されるカッドワードから順に記憶チャネル・
データ・バッファにロードされる。５ＣＤＢ制御装置ハ
、最後のデータ転送の次のサイクルで転送エコーをドロ
ップすることにより、チャネル・データ・バッファに首
尾よく完了したことを通知する。次いで、チャネル・デ
ータ・バッファが共用チャネル・プロセッサに、データ
転送が首尾よく完了したことを通知する。共用チャネル
・プロセッサが、アドレス／キーへのコマンドとアドレ
スの複数サイクル転送によって、記憶システムにチャネ
ル記憶装置記憶要求を出す。４サイクルのコマンド／ア
ドレス転送がチャネル・クロック速度で行なわれる。最
初の転送には、共用チャネル・プロセッサ（ＳＣＨＰ）
バッファ識別、Ｌ３記憶装置記憶要求、及び記憶アドレ
ス・チエツク境界（ＡＣＢ）と記憶キー検査が必要かど
うかの指示が含まれる。
第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。その次の転送には、絶対アドレスの高位ビ
ットＯ：１５が含まれ、そのうち４：１５がＬ３主記憶
装置にとって意味がある。最後の転送には、チャネル記
憶キー　アドレス限界チエツク制御、記憶キー及びＡＣ
Ｂチエツク・オーバーライド、及び７ビツトの記憶フィ
ールド長が含まれる。アドレス／キーはチャネル記憶装
置要求をチャネル・クロック速度で受は取る。最後の転
送の後、チャネル記憶装置要求保留中ラッチがチャネル
・クロック速度でセットされ、チャネル要求がプロセッ
サ・クロックに変換される。準安定でな（なったとき、
５ＨＣＰバツフア識別、チャネル記憶装置要求及びメモ
リ・ボート識別がメモリ制御装置に転送される。アドレ
ス／キーは、メモリ・マツピングによって絶対アドレス
を物理アドレスに変換し、指示された記憶フィールド長
に対する停止アドレスまたは終了フィールド・アドレス
を計算する。アドレス／キーは、開始アドレスとフィー
ルド長を用いて、どのＬ２半行がこの記憶要求によって
変更されているかを示すビットを、各６４バイトの半行
ごとに１ビツトずつ、計２ビット生成する。これらのビ
ットは、Ｌ２絶対アドレスのアドレス・ビット位置２７
と２８に挿入される。ビット２７が“１°°の場合、上
位半行が変更されたことを示し、ビット２８が°“１“
°の場合は下位半行がが変更されたことを示す。メモリ
制御装置は、記憶チャネル・データ・バッファ識別、記
憶装置要求、部分／完全Ｌ３メモリ行指示、及びメモリ
・ポート識別を受は取り、その要求が別々にＬ２キャッ
シュ・ミニ・ディレクトリ及び記憶キー・アレイに対す
る優先順位に入る。
Ｌ２ミニ・ディレクトリに対する現在活動状態の要求が
ない場合は、このチャネル記憶装置要求が優先順位によ
って選択されると、Ｌ２キャッシュ中にその行があるか
どうか調べるコマンドをＬ２ミニ・ディレクトリに転送
させる。アドレス／キーは、当該のアドレスをＬ２ミニ
・ディレクトリに転送するよう指令される。記憶キー・
アレイに対する現在活動状態の要求がない場合は、この
チャネル記憶装置要求が優先順位によって選択されると
、アドレス／キー５ＨＯＰコマンド・バッファ内のチャ
ネル記憶装置要求と関連するアドレス検査及び保護チエ
ツクを実行するコマンドをアドレス／キーに転送させる
。アドレス／キーは、これらのメモリ制御装置５ＨＯＰ
コマンドを受は取ると、当該の５ＨＯＰコマンド・バッ
ファを使って、どのアドレッシング及び保護チエツクを
適用すべきかを決定し、選択された記憶装置アドレスを
Ｌ２ミニ・ディレクトリに転送する。５ＨＯＰコマンド
が記憶キー・アレイに対するアクセス権を獲得すると、
アドレス／キー動作終了がメモリ制御装置に戻される。
当該のアドレッシング及び保護チエツクが実行され、ア
クセス例外が発生しない場合、チャネル記憶要求の結果
、要求されたし３メモリ行を含む４にバイトのページの
参照ビット及び変更ビットが°１“にセットされる。ア
ドレッシング及び保護チエツクの結果がメモリ制御装置
に戻される。Ｌ２キャッシュ・ミニ・ディレクトリは、
メモリ制御装置コマンドとアドレス／キー・アドレスを
受は取ると、セット連想式に探索されて、Ｌ２キャッシ
ュ・ヒツトをもたらす。Ｌ２キャッシュ状況がメモリ制
御装置に戻される。メモリ制御装置は、Ｌ２ミニ・ディ
レクトリ状況とアドレス／キー状況を受は取ると、アク
セス例外が存在しない場合、チャネル要求をメモリ優先
順位に入れる。この場合、Ｌ２キャッシュ・ミニ・ディ
レクトリ探索によってＬ２ヒツトが指示される。ただし
、Ｌ２ミニ・ディレクトリが偽ってＬ２キャッシュ内に
行が存在すると指示することがあるので、必要なメモリ
・ポートを割り振らなければならない。メモリ制御装置
は、優先順位によって選択されると、インページ・バッ
ファ／アウトページ・バッファの対を含めて必要な資源
を割り振り、その要求を活動化する。アドレス／キーは
、選択すれた５ＨＯＰコマンド・バッファ・アドレスを
ＢＳＵ制御装置に転送するよう指令される。
選択された記憶チャネル・データ・バッファ（ＳＣＤＢ
）からのチャネルＬ２キャッシュの記憶を実行するコマ
ンドがＢＳＵ制御装置に送られる。
アドレス／キーは、Ｌ２キャッシュ・ミスの場合、選択
されたＬ３物理アドレスをＢＳＵ制御装置に転送する。
Ｌ２キャッシュ行の書込みのための記憶バイト・フラグ
を生成させるため、チャネル記憶の停止アドレスと開始
アドレスもＢＳＵ制御装置に転送される。ＢＳＵ制御装
置は、メモリ制御装置からチャネル孔２記憶コマンドを
受は取り、アドレス／キーから必要なアドレスを受は取
り、それらを現記憶装置動作のために保持する。ＢＳＵ
制御装置は、コマンド、停止アドレス及び開始アドレス
を５ＣＤＢ制御装置に転送し、インページ・バッファ記
憶バイト・フラグの生成及びロードを、記憶チャネル・
データ・バッファからのデータ転送と同期させる。５Ｃ
ＤＢ制御装置は、チャネル孔２記憶コマンド、記憶チャ
ネル・データ・バッファ識別、停止アドレス及び開始ア
ドレスを受は取り、選択された記憶チャネル・データ・
バッファの内容の読取りを始める。チャネルＬ２記憶動
作では実際に記憶されているバイト数がいくらであろう
と、５ＣＤＢは常に記憶チャネル・データ・バッファか
らの１２８バイトをＬ２データ・フローに転送する。カ
ッドワードＯ及び１から始まって左から右へＬ２キャッ
シュ・インページ・バッファに対して３２バイトの転送
が４回行なわれる。最初の記憶チャネル・データ・バッ
ファの読取りと並行して、メモリ制御装置は、チャネル
上２キャッシュへの記憶を実行するコマンドをＬ２制御
装置に転送する。アドレス／キーは、選択された５ＨＯ
Ｐコマンド・バッファ・アドレスをＬ２制御装置に転送
するよう指令される。アドレス／キーが、Ｌ２キャッシ
ュ行半行修飾子を含む変更されたＬ２絶対アドレスをＬ
２制御装置に転送する。Ｌ２制御装置はメモリ制御装置
コマンドを受は取り、Ｌ２キャッシュ・サービス優先順
位によって選択された後、アドレス／キー・アドレスを
使ってＬ２キャッシュ・ディレクトリを探索する。訂正
不能記憶装置エラー指示が活動状態のプロセッサ・イン
ページ凍結レジスタ及び回線保留レジスタが、チャネル
Ｌ２キャッシュ行アドレスとの一致が見られるかどうか
比較される。一致が生じた場合、強制的にＬ２キャッシ
ュ・ミス状況になり、チャネル要求がＬ３記憶装置にア
クセスする。チャネルＬ２記憶コマンドがＢＳＩＪ御装
置に転送され、コマンド回答がメモリ制御装置に転送さ
れる。ディレクトリ探索の場合、Ｌ２キャッシュ・ヒツ
トとなる。これはチャネル記憶要求なので、プロセッサ
・ロック・レジスタはそのアドレスと比較されない。ア
ドレス／キーに情報は転送されない。続いてＬ２キャッ
シュ行状況がＢＳＵ制御装置とメモリ制御装置に転送さ
れる。
半行修飾子すなわちアドレス／キーからのアドレス・ビ
ット２７と２８の制御下にある変更されたＬ２キャッシ
ュ行の半行のコピーがあるかどうか、すべてのＬ１状況
アレイが探索される。低位Ｌ２キャッシュ合同式を使っ
てＬ１状況アレイがアドレスされ、Ｌ２キャッシュ・セ
ットと高位合同式がＬ１状況アレイの出力との比較対象
として使用される。Ｌ１キャッシュのコピーが見つかっ
た場合、当該のＬＬ／Ｌ２アドレス・バスの無効化が要
求される。アドレス・バスに対する要求がそのＬ１キャ
ッシュによって許可された後、Ｌ１キャッシュのコピー
を無効化するために、Ｌ１キャッシュ合同式とＬ１キャ
ッシュ・セットが、Ｌ１オペランド・キャッシュ及びＬ
１命令キャッシュに対してそれぞれ２つずつ、同時に当
該のプロセッサに転送される。メモリ制御装置は、Ｌ２
キャッシュ・ヒツトというＬ２キャッシュ行状況を受は
取り、このチャネル要求に関連するメモリ・ポートを解
放する。チャネル要求に対する動作終了がアドレス／キ
ーに転送される。Ｌ２キャッシュ状況を知る前に、Ｌ２
キャッシュに対するアクセスを開始するため、コマンド
とアドレスがＢＳＵ制御装置に転送される。これは丸１
行記憶であり、キャッシュ・セットはインターリーブさ
れているので〜Ｌ２キャッシュ・セットを使って、Ｌ２
キャッシュ行の書込みができるようにアドレス・ビット
２５と２６を操作しなければならない。Ｌ２キャッシュ
・セットと、Ｌ２ヒツトというＬ２キャッシュ行状況を
受は取ると、インページ・バッファ記憶バイト・フラグ
の制御下でＬ２キャッシュへの丸１行書込みが完了する
。アドレス／キーは、メモリ制御装置から動作終了を受
は取ると、その指示をチャネル・クロック速度に変換し
、ｒＳＨＣＰ要求クリーンで完了」状況で共用チャネル
・プロセッサに応答する。
３．２．２　　記憶装置記憶１．１：１２８バイト、ア
クセス例外なし、Ｌ２Ｍディレク トリ・ヒツト／Ｌ２キャッシュ・ミ ス 共用チャネル・プロセッサが、２段階動作によって記憶
システムにチャネル記憶装置記憶要求を出す。記憶デー
タはまず記憶チャネル・データ・バッファに転送される
。データ転送が首尾よく完了した後、実際の記憶装置動
作を開始するためのコマンドとアドレスがアドレス／キ
ーに転送される。
共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、チャネル記憶
装置記憶要求を開始する。インターフェース上の最初の
転送には、記憶チャネル・データ・バッファ識別、取出
しコマンドまたは記憶コマンド、及び１２８バイトのバ
ッファ内のカッドワード・アドレス、絶対アドレス・ビ
ット２５　：　２７が含まれる。データ転送がそれに続
いて行なわれ、必ず整数個のカッドワードを表す２つず
つの増分で行なわれる。５ＣＤＢ制御装置はコマンド及
びデータ転送をチャネル・クロック速度で受は取り、チ
ャネル・クロック速度で制御情報を当該の各レジスタに
ロードし、データを選択された記憶チャネル・データ・
バッファにロードする。データは、カッドワード・アド
レスで識別されたカッドワードから順に記憶チャネル・
データ・バッファにロードされる。５ＣＤＢ制御装置は
、最後のデータ転送の次のサイクルで転送エコーをドロ
ップすることにより、チャネル・データ・バッファに首
尾よく完了したことを通知する。次いで、チャネル・デ
ータ・バッファが共用チャネル・プロセッサに、データ
転送が首尾よく完了したことを通知する。共用チャネル
・プロセッサが、アドレス／キーへのコマンドとアドレ
スの複数サイクル転送によって、記憶システムにチャネ
ル記憶装置記憶要求を出す。４サイクルのコマンド／ア
ドレス転送がチャネル・クロック速度で行なわれる。最
初の転送には、共用チャネル・プロセッサ（ＳＣＨＰ）
バッファ識別、Ｌ３記憶装置記憶要求、及び記憶アドレ
ス・チエツク境界（ＡＣＢ）と記憶キー検査が必要かど
うかの指示が含まれる。
第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。その次の転送には、絶対アドレスの高位ビ
ットＯ：１５が含まれ、そのうち４：１５がＬ３主記憶
装置にとって意味がある。最後の転送には、チャネル記
憶キー　アドレス限界チエツク制御、記憶キー及びＡＣ
Ｂチエツク・オーバーライド、及び７ビツトの記憶フィ
ールド長が含まれる。アドレス／キーはチャネル記憶装
置要求をチャネル・クロック速度で受は取る。最後の転
送の後、チャネル記憶装置要求保留中ラッチがチャネル
・クロック速度でセットされ、チャネル要求がプロセッ
サ・クロックに変換される。準安定でなくなったとき、
５ＨＯＰバツフア識別、チャネル記憶装置要求及びメモ
リ・ポート識別がメモリ制御装置に転送される。アドレ
ス／キーは、メモリ・マツピングによって絶対アドレス
を物理アドレスに変換し、指示された記憶フィールド長
に対する停止アドレスまたは終了フィールド・アドレス
を計算する。アドレス／キーは、開始アドレスとフィー
ルド長を用いて、どのＬ２半行がこの記憶要求によって
変更されているかを示すビットを、各６４バイトの半行
ごとに１ビツトずつ、計２ビット生成する。これらのビ
ットは、Ｌ２絶対アドレスのアドレス・ビット位置２７
と２８に挿入される。ビット２７が′°１°°の場合、
上位半行が変更されたことを示し、ビット２８が１″の
場合は下位半行が変更されたことを示す。メモリ制御装
置は、記憶チャネル・データ・バッファ識別、記憶装置
要求、部分／完全Ｌ３メモリ行指示、及びメモリ・ポー
ト識別を受は取り、その要求が別々にＬ２キャッシュ・
ミニ・ディレクトリ及び記憶キー・アレイに対する優先
順位に入る。Ｌ２ミニ・ディレクトリに対する現在活動
状態の要求がない場合は、このチャネル記憶装置要求が
優先順位によって選択されると、Ｌ２キャッシュ中にそ
の行があるかどうか調べるコマンドをＬ２ミニ・ディレ
クトリに転送させる。アドレス／キーは、当該のアドレ
スをＬ２ミニ・ディレクトリに転送するよう指令される
。記憶キー・アレイに対する現在活動状態の要求がない
場合は、このチャネル記憶装置要求が優先順位によって
選択されると、アドレス／キー５ＨＯＰコマンド・バッ
ファ内のチャネル記憶装置要求と関連するアドレス検査
及び保護チエツクを実行するコマンドをアドレス／キー
に転送させる。アドレス／キーは、これらのメモリ制御
装置５ＨＯＰコマンドを受は取ると、当該の５ＨＯＰコ
マンド・バッファを使って、どのアドレッシング及び保
護チエツクを適用すべきかを決定し、選択された記憶装
置アドレスをＬ２ミニ・ディレクトリに転送する。５Ｈ
ＯＰコマンドが記憶キー・アレイに対するアクセス権を
獲得すると、アドレス／キー動作終了がメモリ制御装置
に戻される。当該のアドレッシング及び保護チエツクが
実行され、アクセス例外が発生しない場合、チャネル記
憶要求の結果、要求されたＬ３メモリ行を含む４にバイ
トのページの参照ビット及び変更ビットが１°°にセッ
トされる。アドレッシング及び保護チエツクの結果がメ
モリ制御装置に戻される。Ｌ２キャッシュ・ミニ・ディ
レクトリは、メモリ制御装置コマンドとアドレス／キー
・アドレスを受は取ると、セット連想式に探索され・て
、Ｌ２キャッシュ・ヒツトをもたらす。Ｌ２キャッシュ
状況がメモリ制御装置に戻される。メモリ制御装置は、
Ｌ２ミニ・ディレクトリ状況とアドレス／キー状況を受
は取ると、アクセス例外が存在しない場合、チャネル要
求をメモリ優先順位に入れる。この場合、Ｌ２キャッシ
ュ・ミニ・ディレクトリ探索によってＬ２ヒツトが指示
される。ただし、Ｌ２ミニ・ディレクトリが偽ってＬ２
キャッシュ内に行が存在すると指示することがアルので
、必要なメモリ・ポートを割り振らなければならない。
メモリ制御装置は、優先順位によって選択されると、イ
ンページ・バッファ／アウトページ・バッファの対を含
めて必要な資源を割り振り、その要求を活動化する。ア
ドレス／キーは、選択された５ＨＯＰコマンド・バッフ
ァ・アドレスをＢＳＵ制御装置に転送するよう指令され
る。
選択された記憶チャネル・データ・バッファ（ＳＣＤＢ
）からのチャネルＬ２キャッシュの記憶を実行するコマ
ンドがＢＳＵ制御装置に送られる。
アドレス／キーは、Ｌ２キャッシュ・ミスの場合、選択
されたＬ３物理アドレスをＢＳＵ制御装置に転送する。
Ｌ２キャッシュ行の書込みのための記憶バイト・フラグ
を生成させるため、チャネル記憶の停止アドレスと開始
アドレスもＢＳＵ制御装置に転送される。ＢＳＵ制御装
置は、メモリ制御装置からチャネル上２記憶コマンドを
受は取り、アドレス／キーから必要なアドレスを受は取
り、それらを現記憶装置動作のために保持する。ＢＳＵ
制御装置は、コマンド、停止アドレス及び開始アドレス
を５ＣＤＢ制御装置に転送し、インページ・バッファ記
憶バイト・フラグの生成及びロードを、記憶チャネル・
データ・バッファからのデータ転送と同期させる。５Ｃ
ＤＢ制御装置は、チャネル上２記憶コマンド、記憶チャ
ネル・データ・バッファ識別、停止アドレス及び開始ア
ドレスを受は取り、選択された記憶チャネル・データ・
バッファの内容の読取りを始める。チャネルＬ２記憶動
作では、実際に記憶されているバイト数がいくらであろ
うと、５ＣＤＢは常に記憶チャネル・データ・バッファ
からの１２８バイトをＬ２データ・フローに転送する。
カッドワード０及び１から始まって左から右へＬ２キャ
ッシュ・インページ・バッファに対して３２バイトの転
送が４回行なわれる。最初の記憶チャネル・データ・バ
ッファの読取りと並行して、メモリ制御装置は、チャネ
ルＬ２キャッシュの記憶を実行するコマンドをＬ２制御
装置に転送する。アドレス／キーは、選択された５ＨＯ
Ｐコマンド・バッファ・アドレスをＬ２制御装置に転送
するよう指令される。アドレス／キーが、Ｌ２キャッシ
ュ行半行修飾子を含む変更されたＬ２絶対アドレスをＬ
２制御装置に転送する。Ｌ２制御装置はメモリ制御装置
コマンドを受は取り、Ｌ２キャッシュ・サービス優先順
位によって選択された後、アドレス／キー・アドレスヲ
使ってＬ２キャッシュ・ディレクトリを探索する。訂正
不能記憶装置エラー指示が活動状態のプロセッサ・イン
ページ凍結レジスタ及び回線保留レジスタが、チャネル
Ｌ２記憶行アドレスとの一致が見られるかどうか比較さ
れる。一致が生じた場合、強制的にＬ２キャッシュ・ミ
ス状況になり、チャネル要求がＬ３記憶装置にアクセス
する。チャネル上２記憶コマンドがＢＳＵ制御装置に転
送され、コマンド回答がメモリ制御装置に転送される。
ディレクトリ探索の結果、Ｌ２キャッシュ・ミスとなる
。アドレス／キーに情報は転送されない。
続いてＬ２キャッシュ行状況がＢＳＵ制御装置とメモリ
制御装置に転送される。Ｌ２キャッシュ・ミスのため、
ＬＬ状況アレイの比較は阻止される。
メモリ制御装置は、Ｌ２キャッシュ・ミスというＬ２キ
ャッシュ行状況を受は取る。メモリ制御装置は、ＢＳＵ
制御装置が要求されたデータを主記憶装置に記憶しなけ
ればならないことを知って、このチャネル要求に関連す
るメモリ・ポートのロックを保持する。Ｌ２キャッシュ
状況を知る前に、Ｌ２キャッシュに対するアクセスを開
始するため、コマンドとアドレスがＢＳＵ制御装置に転
送される。これは丸１行記憶であり、キャッシュ・セッ
トはインターリーブされているので、Ｌ２キャッシュ・
セットを使って、Ｌ２キャッシュ行の書込みができるよ
うにアドレス・ビット２５と２６を操作しなければなら
ない。Ｌ２キャッシュ・セットと、Ｌ２ミスというＬ２
キャッシュ行状況を受は取ると、丸１行書込みが取り消
される。ＢＳＵ制御装置は、Ｌ２キャッシュ・ミスのた
め、新しいコマンド、停止アドレス及び開始アドレスヲ
５ＣＤＢ制御装置に転送する。５ＣＤＢ制御装置は、チ
ャネルＬ３記憶コマンド、記憶チャネル・データ・バッ
ファ識別、停止アドレス及び開始アドレスを受は取り、
選択された記憶チャネル・データ。
バッファの内容の読取りを始める。チャネルＬ３記憶動
作では、５ＣＤＢは、必要なカッドワードだけを、後で
Ｌ３記憶装置に転送すべく記憶チャネル・データ・バッ
ファからＬ２データ・フローに転送する。カッドワード
の転送は開始アドレスから始まり、停止アドレスまで順
次進行する。ＢＳＵ制御装置はメモリ・ポートを選択し
、記憶チャネル・データ・バッファから最初のカッドワ
ードがＬ２データ・フロー上にラッチされる１サイクル
前に、コマンドとアドレスをメモリ・カードに転送する
。次いで、ＢＳＵ装置は、当該数のカッドワードを記憶
チャネル・データ・バッファからＬ３インターフェース
・レジスタを介してＬ３メモリにゲートする。選択され
たメモリ・ポートに最後のデータが転送された後、ＢＳ
Ｕ制御装置はメモリ制御装置に動作終了を転送する。メ
モリ制御装置は、丸１行記憶が進行中の場合、ＢＳＵ動
作終了に基づいてメモリ・ポートを解放して、メモリ・
ポートに対するオーバーラツプしたアクセスを可能にし
、そのチャネル要求に対する動作終了をアドレス／キー
に転送する。丸１行記憶が進行中でない場合、メモリ制
御装置は、選択されたメモリ・ポートからし３使用中が
ドロップされるのを待ってからＬ３メモリ・ポートを解
放するが、ＢＳＵ動作終了に基づいてそのチャネル要求
に対する動作終了をアドレス／キーに転送する。アドレ
ス／キーは、メモリ制御装置から動作終了を受は取ると
、その指示をチャネル・クロック速度に変換し、ｒＳＨ
ＣＰ要求クリーンで完了」状況で共用チャネル・プロセ
ッサに応答する。
３．２．３　　記憶装置記憶、１：１２８バイト、アク
セス例外なし、Ｌ２Ｍディレク トリ・ミス 共用チャネル・プロセッサが、２段駆動作によって記憶
システムにチャネル記憶装置記憶要求を出す。記憶デー
タはまず記憶チャネル・データ・バッファに転送される
。データ転送が首尾よく完了した後、実際の記憶装置動
作を開始するためのコマンドとアドレスがアドレス／キ
ーに転送される。
共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、チャネル記憶
装置記憶要求を開始する。インターフェース上の最初の
転送には、記憶チャネル・データ・バッファ識別、取出
しコマンドまたは記憶コマンド、及び１２８バイトのバ
ッファ内のカッドワード・アドレス、絶対アドレス・ピ
ッ）２５　：　２７が含まれる。データ転送がそれに続
いて行なわれ、必ず整数個のカッドワードを表す２つず
つの増分で行なわれる。５ＣＤＢ制御装置はコマンド及
びデータ転送をチャネル・クロック速度で受は取り、チ
ャネル・クロック速度で制御情報を当該の各レジスタに
ロードし、データを選択された記憶チャネル・データ・
バッファにロードする。データは、カッドワード・アド
レスで識別されたカッドワードから順に記憶チャネル・
データ・バッファにロードされる。５ＣＤＢ制御装置は
、最後のデータ転送の次のサイクルで転送エコーをドロ
ップすることにより、チャネル・データ・バッファに首
尾よく完了したことを通知する。次いで、チャネル・デ
ータ・バッファが共用チャネル・プロセッサに、データ
転送が首尾よく完了したことを通知する。共用チャネル
・プロセッサが、アドレス／キーへのコマンドとアドレ
スの複数サイクル転送によって、記憶システムにチャネ
ル記憶装置記憶要求を出す。４サイクルのコマンド／ア
ドレス転送がチャネル・クロック速度で行なわれる。最
初の転送には、共用チャネル・プロセッサ（ＳＣＨＰ）
バッファ識別、Ｌ３記憶装置記憶要求、及び記憶アドレ
ス・チエツク境界（ＡＣＢ）と記憶キー検査が必要かど
うかの指示が含まれる。
第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。その次の転送には、絶対アドレスの高位ビ
ットＯ：１５が含まれ、そのうち４：１５がＬ３主記憶
装置にとって意味がある。最後（Ｄ　転送ニは、チャネ
ル記憶キー　アドレス限界チエツク制御、記憶キー及び
ＡＣＢチエツク・オーバーライド、及び７ビツトの記憶
フィールド長が含まれる。アドレス／キーはチャネル記
憶装置要求をチャネル・クロック速度で受は取る。最後
の転送の後、チャネル記憶装置要求保留中ラッチがチャ
ネル・クロック速度でセットされ、チャネル要求がプロ
セッサ・クロックに変換される。準安定でなくなったと
き、５ＨＯＰバツフア識別、チャネル記憶装置要求及び
メモリ・ポート識別がメモリ制御装置に転送される。ア
ドレス／キーは、メモリ・マツピングによって絶対アド
レスを物理アドレスに変換し、指示された記憶フィール
ド長に対する停止アドレスまたは終了フィールド・アド
レスを計算する。アドレス／キーは、開始アドレスとフ
ィールド長を用いて、どのＬ２半行がこの記憶要求によ
って変更されているかを示すビットを、各６４バイトの
半行ごとに１ビツトずつ１．計２ビット生成する。これ
らのビットは、Ｌ２絶対アドレスのアドレス・ビット位
置２７と２８に挿入される。ビット２７が１”の場合、
上位半行が変更されたことを示し、ビット２８が１”の
場合は下位半行が変更されたことを示す。メモリ制御装
置は、記憶チャネル・データ・バッファ識別、記憶装置
要求、部分／完全Ｌ３メモリ行指示、及びメモリ・ポー
ト識別を受は取り、その要求が別々にＬ２キャッシュ・
ミニ・ディレクトリ及び記憶キー・アレイに対する優先
順位に入る。Ｌ２ミニ・ディレクトリに対゛する現在活
動状態の要求がない場合は、このチャネル記憶装置要求
が優先順位によって選択されると、Ｌ２キャッシュ中に
その行があるかどうか調べるコマンドをＬ２ミニ・ディ
レクトリに転送させる。アドレス／キーは、当該のアド
レスをＬ２ミニ・ディレクトリに転送するよう指令され
る。記憶キー・アレイに対する現在活動状態の要求がな
い場合は、このチャネル記憶装置要求が優先順位によっ
て選択されると、アドレス／キー５ＨＯＰコマンド・バ
ッファ内のチャネル記憶装置要求と関連するアドレス検
査及び保護チエツクを実行するコマンドをアドレス／キ
ーに転送させる。アドレス／キーは、これらのメモリ制
御袋ａ　Ｓ　ＨＯＰコマンドを受は取ると、当該の５Ｈ
ＯＰコマンド・バッファを便って、どのアドレッシング
及び保護チエツクを適用すべきかを決定し、選択された
記憶装置アドレスをＬ２ミニ・ディレクトリに転送する
。５ＨＯＰコマンドが記憶キー・アレイに対するアクセ
ス権を獲得すると、アドレス／キー動作終了がメモリ制
御装置に戻される。当該のアドレッシング及び保護チエ
ツクが実行され、アクセス例外が発生しない場合、チャ
ネル記憶要求の結果、要求されたＬ３メモワ行を含む４
にバイトのページの参照ビット及び変更ビットが“′１
°°にセットされる。アドレッシング及び保護チエツク
の結果がメモリ制御装置に戻される。Ｌ２キャッシュ・
ミニ・ディレクトリは、メモリ制御装置コマンドとアド
レス／キー・アドレスを受は取ると、セット連想式に探
索されて、Ｌ２キャッシュ・ミスをもたらす。Ｌ２キャ
ッシュ状況がメモリ制御装置に戻される。メモリ制御装
置は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー状
況を受は取ると、アクセス例外が存在しない場合、チャ
ネル要求をメモリ優先順位に入れる。この場合、Ｌ２キ
ャッシュ・ミニ・ディレクトリ探索によってＬ２ミスが
指示される。これは、常にＬ２ミニ・ディレクトリの探
索時のＬ３キャッシュ行状況の真の指示なので、必要な
メモリ・ポートを割り振らなければならない。メモリ制
御装置は、優先順位によって選択されると、インページ
・バッファ／アウトページ・バッフ１の対を含めて必要
な資源を割り振り、その要求を活動化する。アドレス／
キーは、選択された５ＨＯＰコマンド・バッファ・アド
レスをＢＳＵ制御装置に転送するよう指令される。選択
された記憶チャネル・データ・バッファ（ＳＣＤＢ）か
らのチャネルＬ３記憶装置の記憶を実行するコマンドが
ＢＳＵ制御装置に送られる。アドレス／キーは、選択さ
れたＬ３物理アドレスをＢＳＵ制御装置に転送する。Ｌ
３記憶装置へのカッドワード転送数を識別するため、チ
ャネル記憶の停止アドレスと開始アドレスもＢＳＵ制御
装置に転送される。ＢＳＵ制御装置は、メモリ制御装置
からチャネルＬ３記憶コマンドを受は取り、アドレス／
キーから必要なアドレスを受は取り、それらを現記憶装
置動作のために保持する。ＢＳＵ制御装置は、コマンド
、停止アドレス及び開始アドレスを５ＣＤＢ制御装置に
転送する。ＢＳＵ制御装置は、Ｌ２キャッシュ・ミスの
ための、新しいコマンド、停止アドレス及び開始アドレ
スを５ＣＤＢ制御装置に転送する。５ＣＤＢ制御装置は
、チャネルＬ３記憶コマンド、記憶チャネル・データ・
バッファ識別、停止アドレス及び開始アドレスを受は取
り、選択された記憶チャネル・データ・バッファの内容
の読取りを始める。チャネルＬ３記憶動作では、５ＣＤ
Ｂは、必要なカッドワードだけを、後でＬ３記憶装置に
転送すべく記憶チャネル・データ・バッファからＬ２デ
ータ・フローに転送する。カッドワードの転送は開始ア
ドレスから始まり、停止アドレスまで順次進行する。Ｂ
ＳＵ制御装置はメモリ・ポートを選択し、記憶チャネル
・データ・バッファから最初のカッドワードがＬ２デー
タ・フロ〒上にラッチされる１サイクル前に、コマンド
とアドレスをメモリ・カードに転送する。次いで、ＢＳ
Ｕ装置は、当該数のカッドワードを記憶チャネル・デー
タ・バッファからＬ３インターフェース・レジスタを介
してＬ３メモリにゲートする。選択されたメモリ・ポー
トに最後のデータが転送された後、ＢＳＵ制御装置はメ
モリ制御装置に動作終了を転送する。メモリ制御装置は
、丸１行記憶が進行中の場合、ＢＳＵ動作終了に基づい
てメモリ・ポートを解放して、メモリ・ポートに対する
オーバーラツプしたアクセスを可能にし、そのチャネル
要求に対する動作終了をアドレス／キーに転送する。丸
１行記憶が進行中でない場合、メモリ制御装置は、選択
されたメモリ・ポートからＬ３使用中がドロップされる
のを待ってからＬ３メモリ・ポートを解放するが、ＢＳ
Ｕ動作終了に基づいてそのチャネル要求に対する動作終
了をアドレス／キーに転送する。アドレス／キーは、メ
モリ制御装置から動作終了を受は取ると、その指示をチ
ャネル・クロック速度に変換し、ｒＳＨＣＰ要求クリー
ンで完了」状況で共用チャネル・プロセッサに応答する
。
３．３　チャネル記憶装置コマンド ３．３．ＬＬ４行への記憶チャネル・データ・バッフＪ
転送 用途：　チャネに、入出力装置から拡張記憶機構への直
接データ転送の３７０−ＸＡサポート。許可及び保護チ
エツクがチャネル・マイクロコードによって行なわれる
。チャネル・マイクロコードは、このコマンドを出す前
に、チャネル・コマンド・ワードのデータ・アドレス・
フィールドで指定されたＬ４拡張記憶機構ブロック番号
が構成内で利用できることを確認しなければならない。
拡張記憶機構ブロック番号は、マイクロコードによって
Ｌ４拡張記憶機構の絶対アドレスに変換されなければな
らない。このアドレスがひとたび生成されると、記憶シ
ステムに供給され、Ｌ４アドレス・ビット３：２４が記
憶装置のアドレス・ビット位置３：２４に入れられる。
記憶コマンドの説明 このコマンドは、共用チャネル・プロセッサに、データ
を入出力装置からチャネル・サブシステムを介してＬ４
拡張記憶機構に移動させる。このコマンドは、Ｌ４拡張
記憶機構の１２８バイトのデータを、選択された記憶チ
ャネル・データ・バッファから、この記憶装置コマンド
中で指定されたＬ４絶対アドレスに移すように設計され
ている。このＬ４絶対アドレスは１２８バイトの境界上
になければならない。このコマンドと、Ｌ３主記憶装置
への１２８バイト・チャネル記憶装置記憶コマンドの重
要な違いは、データの宛先が異なること、及びＬ４拡張
記憶機構の場合には記憶サブシステム側でアドレス検査
及び保護チエツクが必要でないことだけである。
記憶装置コマンドの実行 共用チャネル・プロセッサは、チャネル・データ・バッ
ファに、８バイトの双方向データ・インターフェースを
横切って５ＣＤＢ制御装置にデータをチャネル・クロッ
ク速度で転送するよう要求することにより、Ｌ４行への
チャネル・バッファ転送コマンドを開始する。インター
フェース上の最初の転送には、記憶チャネル・データ・
バッファ識別、取出しコマンドまたは記憶コマンド、及
び１２８バイトのバッフ１内のカッドワード・アドレス
、絶対アドレス・ビット２５：２７（’０００“でなけ
ればならない）が含まれる。続いて１８回のデータ転送
が行なわれる。５ＣＤＢ制御装置はコマンド及びデータ
転送をチャネル・クロック速度で受は取り、チャネル・
クロック速度で制御情報を当該のレジスタにロードし、
データを選択された記憶チャネル・データ・バッファに
ロードする。データは、カッドワード・アドレスで識別
されるカッドワードから順に記憶チャネル・データ・バ
ッファにロードされる。５ＣＤＢ制御装置は、最後のデ
ータ転送の１サイクル後に転送エコーをドロップするこ
とにより、首尾よく完了したことをチャネル・データ・
バッファに通知する。次いでチャネル・データ・バッフ
ァは、データ転送が首尾よく完了したことを共用チャネ
ル・プロセッサに通知する。共用チャネル・プロセッサ
が、アドレス／キーへのコマンドとアドレスの複数サイ
クル転送によって、記憶システムにチャネル記憶装置コ
マンドを出す。４サイクルのコマンド／アドレス転送が
チャネル・クロック速度で行なわれる。最初の転送には
、共用チャネル・プロセッサ（ＳＣＨＰ）バッファ識゛
別、及びＬ４記憶機構へのチャネル・バッファ転送コマ
ンドが含まれる。
第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。そのうち、１６：２４がＬ４拡張記憶機構
にとって意味がある。アドレス・ピッ）２５　：　３１
はゼロでなければならない。その次の転送には、絶対ア
ドレスの高位ビット０：１５が含まれ、そのうち３：１
５がＬ４拡張記憶機構にとって意味がある。最後の転送
には、７ビツトの記憶フィールド長が含まれる。フィー
ルド長は長さ１２８バイトに指定しなければならない。
アドレス／キーはチャネル記憶装置コマンドをチャネル
・クロック速度で受は取る。最後の転送の後、チャネル
記憶装置要求保留中ラッチがチャネル・クロック速度で
セットされ、チャネル・コマンドがプロセッサ・クロッ
クに変換される。準安定でなくなったとき、５ＨＯＰバ
ツフア識別、チャネル記憶装置コマンド及及びメモリ・
ボート識別がメモリ制御装置に転送される。メモリ制御
装置は、記憶チャネル・データ・バッファ識別、Ｌ４行
へのチャネル・バッファ転送記憶装置コマンド、及びＬ
４メモリ・ボート識別を受は取り、その要求が記憶キー
・アレイに対する優先順位に入る。この優先順位経路は
、メモリ制御装置がアドレス／キーによってこれが有効
な要求であることを確認できるようにするのに使用され
る。記憶キー・アレイに対する現在活動状態の要求がな
い場合は、このチャネル記憶装置要求が優先順位によっ
て選択されると、アドレス／キー５ＨＯＰコマンド・バ
ッファ内のチャネル記憶装置コマンドに関連する妥当性
状況を転送するコマンドをアドレス／キーに転送させる
。アドレス／キーは、このメモリ制御装置５ＨＯＰコマ
ンドを受は取ると、動作終了でメモリ制御装置に応答す
る。５ＨＯＰ記憶装置コマンドの妥当性状況がメモリ制
御装置に転送される。メモリ制御装置は、アドレス／キ
ー状況を受は取ると、それが有効なコマンドである場合
、そのチャネル・コマンドをメモリ優先順位に入れる。
メモリ制御装置は、優先順位によって選択されると、必
要な資源を割り振り、そのコマンドを活動化する。アド
レス／キーは、選択された５ＨＯＰコマンド・バッファ
・アドレスをＢＳＵ制御装置に転送するよう指令される
。選択された記憶チャネル・データ・バッファ（ＳＣＤ
Ｂ）からの丸１行Ｌ４記憶機構の記憶を実行するコマン
ドがＢＳＵ制御装置に送られる。アドレス／キーは、選
択されたＬ４絶対アドレスとカード対の選択をＢＳＵ制
御装置に転送する。ＢＳＵ制御装置は、メモリ制御装置
からＬ４行へのチャネル・バッファ転送コマンドを受は
取り、アドレス／キーからＬ４絶対アドレスとＬ４カー
ド対の選択を受は取る。
ＢＳＵ制御装置は、コマンドを５ＣＤＢ制御装置に転送
する。５ＣＤＢ制御装置は、Ｌ４行へのチャネル・バフ
ァ転送コマンド、記憶チャネル・データ・バッファ識別
を受は取り、選択された記憶チャネル・データ・バッフ
ァの内容の読取りを開始する。５ＣＤＢ制御装置は、記
憶チャネル・データ・バッファからカッドワードをＯか
ら７まで順次転送する。ＢＳＵ制御装置は、コマンドと
アドレスをＬ２データ・フローを介してＬ４メモリ・ボ
ートに転送することにより、Ｌ４記憶機構への１２８バ
イトの記憶を開始する。次いでＢＳＵ制御装置は、５Ｃ
ＤＢ制御装置からＬ４インターフェース・レジスタを介
してＬ４メモリへのデータ転送をゲートする。ＢＳＵ制
御装置は、選択されたし４メモリ・カード対に対する最
後のデータ転送の後、メモリ制御装置に動作終了を転送
する。メモリ制御装置は、ＢＳＵ制御装置から動作終了
を受は取ると、アドレス／キーにそのチャネル要求に対
する動作終了を転送し、丸１行記憶が進行中であること
を知って、ＢＳＵ動作終了に基づいてＬ４メモリ・ボー
トを遅れて解放して、メモリ・ボートに対する許容最大
オーバーラツプ・アクセスを可能にする。アドレス／キ
ーは、メモリ制御装置から動作終了を受は取ると、その
指示をチャネル・クロック速度に変換し、共用チャネル
・プロセッサにｒＳＨＣＰ要求クリーンで完了」状況で
応答する。
３．３．２　　記憶チャネル・データ・バッファへのし
４行転送 用途：　拡張記憶機構からチャネル入出力装置への直接
データ転送の３７０−ＸＡサポート。許可及び保護チエ
ツクがチャネル・マイクロコードによって行なわれる。
チャネル・マイクロコードは、このコマンドを出す前に
、チャネル・コマンド・ワードのデータ・アドレス・フ
ィールドで指定されたＬ４拡張記憶機構ブロック番号が
構成内で利用できることを確認しなければならない。拡
張記憶機構ブロック番号は、マイクロコードによってＬ
４拡張記憶機構の絶対アドレスに変換されなければなら
ない。このアドレスがひとたび生成されると、記憶シス
テムに供給され、Ｌ４アドレス・ビット３：２４が記憶
装置のアドレス・ビット位置３：２４に入れられる。
記憶コマンドの説明 このコマンドは、共用チャネル・プロセッサに、データ
をＬ４拡張記憶機構からチャネル・サブシステムを介し
て入出力装置に移動させる。このコマンドは、Ｌ４拡張
記憶機構の１２８バイトのデータを、１２８バイトの境
界上の指定されたＬ４絶対アドレスから、選択された記
憶チャネル・データニバッファに移すように設計されて
いる。その後、共用チャネル・プロセッサは、記憶チャ
ネル・データ・バッファをチャネル・サブシステムにア
ンロードすることができる。このコマンドと、Ｌ３主記
憶装置からの１２８バイト・チャネル記憶装置取出しコ
マンドの重要な違いは、データの供給元が異なること、
及びＬ４拡張記憶機構の場合には記憶サブシステム側で
アドレス検査及び保護チエツクが必要でないことだけで
ある。
記憶コマンドの　イー 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置コマンドを出す。４サイクルの
コマンド／アドレス転送がチャネル・クロック速度で行
なわれる。最初の転送には、共用チャネル・プロセッサ
（ＳＣＨＰ）バッファ識別、及びチャネル・バッファへ
のＬ　４　行記憶装置転送コマンドが含まれる。第２の
転送には、絶対アドレスの低位ビット１６：３１が含ま
れる。
そのうち１６：２４がＬ４拡張記憶機構にとって意味が
ある。アドレス・ビット２５　：　３１　ハゼ口でなけ
ればならない。その次の転送には、絶対アドレスの高位
ビット０：１５が含まれ、そのうち３：１５がＬ４拡張
記憶機構にとって意味がある。
最後の転送には、７ビツトの記憶フィールド長が含まれ
る。フィールド長は長さ１２８バイトを指定しなければ
ならない。アドレス／キーはチャネル記憶装置コマンド
をチャネル・クロック速度で受は取る。最後の転送の後
、チャネル記憶装置要求保留中ラッチがチャネル・クロ
ック速度でセットされ、チャネル・コマンドがプロセッ
サ・クロックに変換される。準安定でなくなったとき、
５ＨＣＰバツフア識別、チャネル記憶装置コマンド及び
メモリ・ポート識別がメモリ制御装置に転送される。メ
モリ側御装置は、記憶チャネル・バッファ識別、チャネ
ル・バッファへの５４行転送記憶装置コマンド、及びＬ
４メモリ・ポート識別を受は取り、その要求が記憶キー
・アレイに対する優先順位に入る。この優先順位経路は
、メモリ制御装置がアドレス／キーによってこれが有効
な要求であることを確認できるようにするのに使用され
る。
記憶キー・アレイに対する現在活動状態の要求がない場
合は、このチャネル記憶装置要求が優先順位によって選
択されると、アドレス／キー５ＨＯＰコマンド・バッフ
ァ内のチャネル記憶装置コマンドに関連する妥当性状況
を転送するコマンドをアドレス／キーに転送させる。ア
ドレス／キーは、このメモリ制御装置５ＨＯＰコマンド
を受は取ると、動作終了でメモリ制御装置に応答する。
５ＨＯＰ記憶装置コマンドの妥当性状況がメモリ制御装
置に転送される。メモリ制御装置は、アドレス／キー状
況を受は取ると、それが有効なコマンドである場合、そ
のチャネル・コマンドをメモリ優先順位に入れる。メモ
リ制御装置は、優先順位によって選択されると、必要な
資源を割り振り、そのコマンドを活動化する。アドレス
／キーは、選択すした５ＨＯＰコマンド・バッファ・ア
ドレスをＢＳＵ制御装置に転送するよう指令される。選
択された記憶チャネル・データ・バッファ（ＳＣＤＢ）
へのＬ４記憶機構の丸１行取出しを実行するコマンドが
ＢＳＵ制御装置に送られる。アドレス／キーは、選択さ
れた絶対アドレスとカード対の選択をＢＳＵ制御装置に
転送する。ＢＳＵ制御装置は、メモリ制御装置からチャ
ネル・バッファへのし４行転送コマンドを受は取り、ア
ドレス／キーからＬ４絶対アドレスとＬ４カード対の選
択を受は取る。ＢＳＵ制御装置は、このコマンドを５Ｃ
ＤＢ制御装圃に転送する。ＢＳＵ制御装置は、Ｌ２デー
タ・フローを介してコマンドとアドレスをＬ４メモリ・
ポートに転送することにより、Ｌ４記憶機構の１２８バ
イトの取出しを開始する。
５ＣＤＢ制御装置は、チャネル・バッファへのし４行転
送コマンド、記憶チャネル・データ・バッファ識別を受
は取り、Ｌ２キャッシュ・データ・フロー機能からのデ
ータを待つ、５ＣＤＢ制御装置は１転送当たり１６バイ
トの記憶装置データを期待する。選択されたＬ４メモリ
・カード対は要求された読取りを実行して、データをＬ
４インターフェース・レジスタに渡し、Ｌ２データ・フ
ローがそれを記憶チャネル・データ・バッファ機能に送
る。記憶チャネル・データ・バッファへの最後のデータ
転送が完了する間に、ＢＳＵ制御装置は動作終了をメモ
リ制御装置に転送する。Ｌ４インターフェース・レジス
タへのデータ転送の間に、アドレス／キーはメモリから
の訂正不能エラー行を監視する。識別された５ＨＯＰバ
ツフアに対するエラー状況が記録され、要求完了時に共
用チャネル・プロセッサに転送される。５ＣＤＢ制御装
置はＬ２データ・フローから１サイクルごとに１６バイ
トずつＬ４記憶機構データを受は取り、そのデータを選
択された記憶チャネル・データ・バッフ１にプロセッサ
・クロック速度でゲートする。
メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ４ポートを解放し、そのチャネル要求に対す
る動作終了をアドレス／キーに戻す。
アドレス／キーは、メモリ制御装置から動作終了を受は
取ると、Ｌ４拡張記憶装置から取り出されたデータがす
べて有効な場合、その指示をチャネル・クロック速度に
変換し、ｒＳＨＣＰ要求クリーンで完了」状況で共用チ
ャネル・プロセッサに応答する。
３．３．３　　テスト及びセット 用途：　チャネルとプロセッサの両方が受ける、主記憶
装置位置に対するソフトウェアでインターロックされた
更新。マイクロコードは、構成内の特定プロセッサが静
止している場合、それがロックまたは回線保留をもたな
い状態に留まるようにしなければならない。そうならな
いと、静止プロセッサが、要求されたＬ２キャッシュ行
にロック、または回線保留をもつとき、テスト及びセッ
ト記憶装置コマンドが完了できないので、ロックアウト
状態になることがある。
記憶装置コマンドの説明 チャネル・マイクロコードが、コマンドと３　／、＜イ
トの境界上の絶対アドレス、及びロック・バイトと呼ば
れる単一データ・バイトを供給する。このロック・バイ
トは、２つのフィールドを含んでいる。最初のビット、
すなわちビット０がロック・ピッＦである。そのバイト
内の残りの７ビツトは、処理識別を含んでいる。記憶装
置内で見ると、ロック・ビットの値が“０°°のときは
、関連する記憶フィールドが現在ロックされていす、使
用できることを意味する。値が“°１°°のときは、記
憶フィールドがロックされているか、またはすでに別の
処理がそれを使用中で、その処理が現在その記憶フィー
ルドを変更しており、その内容の独占的使用を必要とし
ていることを意味する。残りの７ビツトは、関連する記
憶フィールドに対するロックの所存者である現在のまた
は最後の処理を識別する。
チャネル・マイクロコードがこのコマンドを出すとき、
その目的は、ロック・バイトに関連する記憶フィールド
に対する独占的アクセスを獲得することである。マイク
ロコードは、高位ビットの１゛と要求側プロセッサの処
理識別を供給する。−コマンド、絶対アドレス及びロッ
ク・バイトが、記憶システムに渡される。ロック・ビッ
トの現状態を知るために、アドレスされた記憶位置の最
近のコピーが照合される。ロック・ビットの値がＩＩ　
Ｏｎの場合、その記憶位置に新しいロック・バイトが挿
入され、新しい値が共用チャネル・プロセッサに戻され
る。ロック・ビットの値が“°１”の場合、その記憶位
置は変更されないままとなり、元の記憶内容が共用チャ
ネル・プロセッサに戻される。絶対アドレスは、Ｌ２キ
ャッシュ・ディレクトリの探索に使用される。Ｌ２ミニ
・ディレクトリの探索の結果、Ｌ２キャッシュ・ヒツト
となった場合、Ｌ２キャッシュ内のＬ３メモリ行のコピ
ーを除去しなければならない。そのロック・バイトを含
むＬ２キャッシュ行が変更されている場合、Ｌ２キャッ
シュ行がＬ３主記憶装置にフラッシュされてから、テス
ト及びセット動作のためにロック・バイトが取り出され
る。メモリ・ポートは共用不能資源なので、これによっ
て、データに対する独占的アクセスが保証される。Ｌ２
キャッシュ・ディレクトリの項目、及びＬ２ミニ・ディ
レクトリ中の対応する項目が無効にされる。Ｌ１状況ア
レイも探索され、Ｌ１キャッシュ・レベルにそのＬ２キ
ャッシュ行のコピーがあればパージされ、当該のＬ１状
況項目がクリアされる。続いて、そのロック・バイトを
含むＬ３メモリ行がＬ３主記憶装置から選択された記憶
チャネル・データ・バッファに取り出される。チャネル
記憶装置コマンドのフィールド長によ弓て指定される、
必要な数のカッドワードだけが記憶装置から取り出され
る。
このロック・バイトは、記憶チャネル・データ・バッフ
ァにデータをロードする前に、その記憶位置のロック・
ビットの現状態に基づいて条件付きで変更される。ロッ
ク・バイトは無条件でＬ３主記憶装置に再記憶される。
共用チャネル・プロセッサは、最終的に記憶チャネル・
データ・バッファから要求されたデータを獲得し、処理
識別をテストする。比較の結果コマンドと一緒に供給さ
れるロック・バイトと一致した場合は、要求側に対して
ロックが許可されたことを意味し、一致しなかった場合
は、主記憶装置から戻されたバイト中の処理識別によっ
て識別される別の処理によって、その記憶フィールドが
現在ロックされていることを意味する。
記憶装置コマンドの実行 共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、テスト及びセ
ット・コマンドを開始する。インターフェース上の最初
の転送には、記憶チャネル・データ・バッファ識別、取
出しコマンドまたは記憶コマンド、及び１２８バイトの
バッファ内のカッドワード・アドレス、絶対アドレス・
ビット２５　：　２７が含まれる。ロック・バイトを含
むカッドワードを含む２回のデータ転送がそれに続いて
行なわれる。５ＣＤＢ制御装置はコマンド及びデータ転
送をチャネル・クロック速度で受は取り、チャネル・ク
ロック速度で制御情報を当該の各レジスタにロードし、
データを選択された記憶チャネル・データ・バッファに
ロードする。
データは記憶チャネル・データ・バッファ中のカッドワ
ード・アドレスで識別された位置にロードされる。５Ｃ
ＤＢ制御装置は、最後のデータ転送の次のサイクルで転
送エコーをドロップすることにより、チャネル・データ
・バッファに首尾よく完了したことを通知する。次いで
、チャネル・データ・バッファが共用チャネル・プロセ
ッサに、データ転送が首尾よく完了したことを通知する
。共用チャネル・プロセッサが、アドレス／キーへのコ
マンドとアドレスの複数サイクル転送によって、記憶シ
ステムにチャネル記憶装置コマンドを出す。
４サイクルのコマンド／アドレス転送がチャネル・クロ
ック速度で行なわれる。最初の転送には、共用チャネル
・プロセッサ（ＳＣＨＰ）バッファ識別、テスト及びセ
ット記憶装置コマンド、及び記憶アドレス・チエツク境
界（ＡＣＢ）と記憶キー検査が必要かどうかの指示が含
まれる。第２の転送には、絶対アドレスの低位ビット１
６：３１が含まれる。その次の転送には、絶対アドレス
の高位ビット０：１５が含まれ、そのうち４：１５がＬ
３主記憶装置にとって意味がある。最後の転送には、チ
ャネル記憶キー、アドレス限界チエツク制御、記憶キー
及びＡＣＢチエツク・オーツ（−ライド、及び７ビツト
の記憶フィールド長が含まれる。アドレス／キーはチャ
ネル記憶装置コマンドをチャネル・クロック速度で受は
取る。最後の転送の後、チャネル記憶装置要求保留中ラ
ッチがチャネル・クロック速度でセットされ、チャネル
・コマンドがプロセンサ・クロックに変換される。準安
定でなくなったとき、５ＨＯＰバツフア識別、チャネル
記憶装置コマンド及びメモリ・ボート識別がメモリ制御
装置に転送される。アドレス／キーは、メモリ・マツピ
ングによって絶対アドレスを論理アドレスに変換し、指
示された記憶フィールド長に対する停止アドレスまたは
終了フィールド・アドレスを計算する。メモリ制御装置
は、記憶チャネル・データ・バッファ識別、記憶装置コ
マンド、及びメモリ・ポート識別を受は取り、その要求
が別々にＬ２キャッシュ・ミニ・ディレクトリ及び記憶
キー・アレイに対する優先順位に入る。Ｌ２ミニ・ディ
レクトリに対する現在活動状態の要求がない場合は、こ
のチャネル記憶装置要求が優先順位によって選択される
と、Ｌ２キャッシュ中にその行があるかどうか調べるコ
マンドをＬ２ミニ・ディレクトリに転送させる。アドレ
ス／キーは、当該のアドレスをＬ２ミニ・ディレクトリ
に転送するよう指令される。記憶キー・アレイに対する
現在活動状態の要求がない場合は、このチャネル記憶装
置要求が優先順位によって選択されると、アドレス／キ
ー５ＨＯＰコマンド・バッファ内のチャネル記憶装置要
求と関連するアドレス検査及び保護チエツクを実行する
コマンドをアドレス／キーに転送させる。アドレス／キ
ーは、これらのメモリ制御装置５ＨＯＰコマンドを受は
取ると、当該の５ＨＯＰコマンド・バッファを使って、
どのアドレッシング及び保護チエツクを適用すべきかを
決定し、選択された記憶装置アドレスをＬ２ミニ・ディ
レクトリに転送する。５ＨＯＰコマンドが記憶キー・ア
レイに対するアクセス権を獲得すると、アドレス／キー
動作終了がメモリ制御装置ニ戻される。当該のアドレッ
シング及び保護チエツクが実行され、アクセス例外が発
生しない場合、チャネル・テスト及びセット・コマンド
の結果、要求されたＬ３メモリ行を含む４にバイトのペ
ージの参照ビット及び変更ビットが“°１“にセットさ
れる。アドレッシング及び保護チエツクの結果がメモリ
制御装置に戻される。Ｌ２キャッシュ・ミニ・ディレク
トリは、メモリ制御装置コマンドとアドレス／キー・ア
ドレスを受は取ると、セット連想式に探索される。Ｌ２
ミニ・ディレクトリの探索の結果、次の２つの条件のど
ちらかが生じる。Ｌ２キャッシュ行状況がメモリ制御装
置に戻される。
ケースＡ メモリ制御装置は、Ｌ２ミニ・ディレクトリ状況とアド
レス／キー状況を受は取ると、アクセス例外が存在しな
い場合、チャネル要求をメモリ優先順位に入れる。この
場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索によっ
てＬ２ミスが指示される。これは、常にＬ２ミニ・ディ
レクトリ探索時のＬ３の状況の頁の指示であるので、必
要なメモリ・ボートを割り振らなければならない。メモ
リ制御装置は、優先順位によって選択されると、必要な
資源を割り振り、その要求を活動化する。
アドレス／キーは、選択された５ＨＯＰコマンド・バッ
ファ・アドレスをＢＳＵ制御装置に転送するよう指令さ
れる。選択された記憶チャネル・データ・バッファ（Ｓ
ＣＤＢ）を用いてチャネルＬ３メモリのテスト及びセッ
トを実行するコマンドがＢＳＵ制御装置に送られる。ア
ドレス／キーは、選択されたＬ３物理アドレスをＢＳＵ
制御装置に転送する。記憶チャネル・データ・バッファ
のロードを制御するため、チャネル上３テスト及びセッ
ト取出しの停止アドレスと開始アドレスもＢＳＵ制御装
置に転送される。ＢＳＵ制御装置は、メモリ制御装置か
らチャネル上３テスト及びセット・コマンドを受は取り
、アドレス／キーから必要なアドレスを受は取り、それ
らを現記憶装置動作のために保持する。ＢＳＵ制御装置
は、コマンド及びアドレスをＬ２データ・フローを介し
て必要なメモリ・ボートに転送することにより、Ｌ３記
憶装置の取出しを開始する。ＢＳＵ制御装置は、コマン
ド、停止アドレス、開始アドレス及び絶対アドレスのビ
ット２８を５ＣＤＢ制御装置に転送する。
ケースＢ メモリ制御装置は、Ｌ２ミニ・ディレクトリ状況とアド
レス／キー状況を受は取ると、アクセス例外が存在しな
い場合、チャネル要求をメモＩＪ　Ｉ先順位に入れる。
この場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索に
よってＬ２ヒツトが指示される。ただし、Ｌ２ミニ・デ
ィレクトリが偽ってＬ２キャッシュ内に行が存在すると
指示することがあるので、必要なメモリ・ボートを割り
振らねばならない。メモリ制御装置は優先順位によって
選択されたとき、インページ・バッファ／アウトページ
・バッファの対を含めて必要な資源を割り振り、要求を
活動化する。チャネル・テスト及びセットのために無効
化及びフラッシュを実行するコマンドがＬ２制御装置に
転送される。アドレス／キーは選択された５ＨＯＰコマ
ンド・バッファ・アドレスをＬ２制御装置とＢＳＵ制御
装置に転送するように指示される。メモリ制御装置は、
「変更済みで非ロックの場合アウトページ・バッファ・
アンロード、または未変更で非ロックの場合チャネル・
テスト及びセット」コマンドを記憶チャネル・データ・
バッファ識別と一緒にＢＳＵ制御装置に転送する。記憶
チャネル・データ・バッファのロードを制御するため、
チャネル・テスト及びセット上３取出しの停止アドレス
と開始アドレスもＢ　Ｓ　Ｕ制御装置に転送さ九る。Ｂ
ＳＵ制御装置は、メモリ制御装置から「変更済みで非ロ
ックの場合アウトページ・バッファ・アンロードまたは
未変更で非ロックの場合チャネル・テスト及びセット」
コマンドを受は取り、アドレス／キーから必要なアドレ
スを受は取り、それらを現記憶装置動作のために保持す
る。ＢＳＵ制御装置は次いでＬ２状況を待つ。Ｌ２制御
装置は、チャネル・テスト及びセットのためにＬ２キャ
ッシュ行を無効化しフラッシュするメモリ制御装置コマ
ンドを受は取り、Ｌ２キャソンユ・サービス優先順位に
よって選択された後、アドレス／キーのアドレスｔ［っ
てＬ２キャッシュ・ディレクトリを探索する。「変更済
みで非ロックの場合アウトページ・バッファ・ロード」
コマンドがＢＳＵ制御装置に転送され、コマンド回答が
メモリ制御装置に転送される。Ｌ２キャッシュ・ディレ
クトリの探索から、次の５つの状態のいずれかが生じる
。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスになる。アドレス／キーに情報は渡されない。続
いてＬ２キャッシュ行状況がＢＳＵ制御装置とメモリ制
御装置に転送される。Ｌ２キャッシュ・ミスのため、強
制的に未変更状況になる。ＢＳＵ制御装置は未変更で非
ロックというＬ２キャッシュ行状況を受は取り、チャネ
ル上３テスト及びセット取出し動作を開始する。ＢＳＵ
制御装置は、コマンドとアドレスをＬ２データ・フロー
を介して必要なメモリ・ポートに転送することにより、
Ｌ３記憶装置の取出しを開始する。
ＢＳＵ制御装置は、コマンド、停止アドレス、開始アド
レス及び絶対アドレス・ビット２８を５ＣＤＢ制御装置
に転送する。メモリ制御装置は、Ｌ２ミスというＬ２キ
ャッシュ行状況を受は取り、ＢＳＵ制御装置がチャネル
上３テスト及びセット動作を開始したことを知る。
ケース２ 選択されたＬ２キャッシュ行に対してロックまたは回線
保留が活動状態である。アドレス／キーに情報は転送さ
れない。続いてＬ２キャッシュ行状況がＢＳＵ制御装置
とメモリ制御装置に転送される。ＢＳＵ制御装置は、ロ
ックというＬ２キャッシュ行状況を受は取り、メモリ制
御装置コマンドをドロップする。メモリ制御装置は、ロ
ックというＬ２キャッシュ行状況を受は取り、現在のこ
のコマンドの実行を打ち切る。チャネル記憶装置コマン
ドは一時保留になってロック衝突をクリアするための時
間を与え、その後コマンド全体の実行を試みて再度メモ
リ制御装置の優先順位に入る。。
ケース３ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなるが、アドレスされたＬ２キャッシュ行に
対して、プロセッサの、記憶装置訂正不能エラー指示を
伴うインページ凍結レジスタが活動状態である。アドレ
ス／キーに情報は転送されない。続いてＬ２キャッシュ
行状況がＢＳＵ制御装置とメモリ制御装置に転送される
。強制的に未変更状況及びＬ２キャッシュ・ミスになる
。ＢＳＵ制御装置は、未変更及び非ロックというＬ２キ
ャッシュ行状況を受は取り、チャネル上３テスト及びセ
ット取出し動作を開始する。ＢＳＵ制御装置は、コマン
ドとアドレスをＬ２データ・フローを介して必要なメモ
リ・ボートに転送することにより、Ｌ３記憶装置取出し
を開始する。ＢＳＵ制御装置は、コマンド、停止アドレ
ス、開始アドレス及び絶対アドレスのビット２８を５Ｃ
ＤＢ制御装置に転送する。メモリ制御装置は、Ｌ２ミス
というＬ２キャッシュ行状況を受は取り、ＢＳＵ制御装
置がチャネル上３テスト及びセット動作を開始すること
を知る。
ケース４ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は未変更である。Ｌ２キ
ャッシュ項目は無効とマークされる。絶対アドレスとＬ
２キャッシュ・セットがアドレス／キーに転送される。
続いてＬ２キャッシュ行状況がＢＳＵ制御装置とメモリ
制御装置に転送される。すべてのＬ１状況アレイが、無
効とマークされたＬ２キャッシュ行内に２つのＬ１キャ
ッシュ行のコピーがあるかどうか探索される。
低位Ｌ２キャッレユ合同式を使ってＬ１状況アレイがア
ドレスされ、Ｌ２キャッシュ・セットと高位合同式がＬ
１状況アレイ出力との比較対象として使用される。Ｌ１
キャッシュのコピーが見つかった場合、当該のＬＬ／Ｌ
２アドレス・バスの無効化が要求される。アドレス・バ
スに対する要求がそのＬ１キャッシュによって許可され
た後、Ｌ１′ヤヤッシュのコピーを無効化するため、Ｌ
１キャッシュ合同式とＬ１キャッシュ・セットが、Ｌ１
オペランド・キャッシュとＬ１命令キャッシュ用にそれ
ぞれ２つずつ同時に当該のプロセッサに転送される。ア
ドレス／キーは絶対アドレスとＬ２キャッシュ・セット
を受は取る。チャネル動作が進行中であることを知って
、Ｌ２キャッシュ・セットが当該の５ＨＯＰアドレス・
バッファ中でラッチされる。ＢＳＵ制御装置は、未変更
及び非ロックというＬ２キャッシュ行状況を受は取り、
チャネル上３テスト及びセット取出し動作を開始する。
ＢＳＵ制御装置は、コマンドとアドレスをＬ２データ・
フローを介して必要なメモリ・ポートに転送することに
より、Ｌ３記憶装置取出しを開始する。
ＢＳＵ制御装置は、コマンド、停止アドレス、開始アド
レス及び絶対アドレスのビット２８を５ＣＤＢ制御装置
に転送する。メモリ制御装置は、Ｌ２ヒツト及び未変更
というＬ２キャッシュ行伏況を受は取り、ＢＳＵ制御装
置がチャネル上３テスト及びセット動作を開始すること
を知る。メモリ制御装置は、当該の５ＨＯＰコマンド・
アドレス・バッファを使って、Ｌ２ミニ・ディレクトリ
中の当該の項目の無効化を要求する。
ケース５ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は変更済みである。Ｌ２
キャッシュ項目は、その内容がＬ３主記憶装置に転送中
なので、無効とマークされる。絶対アドレスとＬ２キャ
ッシュ・セットがアドレス／キーに転送される。続いて
Ｌ２キャッシュ行状況がＢＳＵ制御装置とメモリ制御装
置に転送される。すべてのＬ１状況アレイが、無効とマ
ークされたＬ２キャッシュ行内に２つのＬ１キャッシュ
行のコピーがあるかどうか探索される。
低位Ｌ２キャッシュ合同式を使ってＬ１状況アレイがア
ドレスされ、Ｌ２キャッシュ・セットと高位合同式がＬ
１状況アレイ出力との比較対象として使用される。Ｌ１
キャッシュのコピーが見つかった場合、当該のＬ１／Ｌ
２アドレス・バスの無効化が要求される。アドレス・バ
スに対する要求がそのＬ１キャッシュによって許可され
た後、Ｌ１キャッシュのコピーを無効化するため、Ｌ１
キャッシュ合同式とＬ１キャッシュ・セットが、Ｌ１オ
ペランド・キャッシュとＬ１命令キャッシュ用にそれぞ
れ２つずつ同時に当該のブロセ、ツサに転送される。ア
ドレス／キーは絶対アドレスとＬ２キャッシュ・セット
を受は取る。チャネル動作が進行中であることを知って
、Ｌ２キャッシュ・セットが当該の５ＨＯＰアドレス・
バッファ中でラッチされる。ＢＳＵ制御装置は変更済み
及び非ロックというＬ２キャッシュ行状況を受は取り、
廃棄動作を開始する。ＢＳｔＪ制御装置は、Ｌ２キャッ
シュに、指定されたＬ２２キヤツシユ同式とキャッシュ
・セットから丸１行をＬ２制御装置によって指定された
アウトページ・バッファに読み出すように指令する。メ
モリ制御装置は、Ｌ２ヒツト及び変更済みというＬ２キ
ャッシュ行状況を受は取り、ＢＳＵ制御装置が廃棄を開
始することを知る。
メモリ制御装置は、当該の５ＨＯＰコマンド・アドレス
・バッファを使って、Ｌ２ミニ・ディレクトリ中の当該
項目の無効化を要求する。ＢＳＵ制御装置は、コマンド
とアドレスをＬ２データ・フローを介して必要なメモリ
・ポートに転送することにより、Ｌ３記憶装置記憶を開
始する。ＢＳＵ制御装置は、当該のアウトページ・バッ
ファからＬ３インターフェース・レジスタを介してメモ
リへのカッドワードの転送を制御する。最後のデータが
転送された後、ＢＳＵ制御装置はメモリ制御装置に動作
終了で応答する。メモリ制御装置は、ＢＳＵ動作終了を
受は取ると、バス許可優先順位サイクルでチャネル上３
テスト及びセット・シーケンスを開始する。すべての資
源は前に割振り済みであり、このときＬ２キャッシュ・
ミスが保証されている。アドレス／キーは、選択された
５ＨＯＰコマンド・バッファ・アドレスをＢＳＴＪ制御
装置に転送するよう指令される。メモリ制御装置は、選
択された記憶チャネル・データ・バッファを用いてチャ
ネル上３テスト及びセットを実行するコマンドがＢＳＵ
制御装置に送られる。アドレス／キーは、選択されたＬ
３物理アドレスをＢＳＵ制御装置に転送する。記憶チャ
ネル・データ・バッファを制御するため、チャネルＬ３
テスト及びセット取出しの停止アドレスと開始アドレス
もＢＳＵ制御装置に転送される。ＢＳＵ制御装置は、メ
モリ制御装置からチャネルＬ３テスト及びセット・コマ
ンドを受は取り、アドレス／キーから必要なアドレスを
受は取り、それらを現記憶装置動作のために保持する。
ＢＳＵ制御装置は、コマンドとアドレスをＬ２データ・
フローを介して必要なメモリ・ポートに転送することに
より、Ｌ３記憶装置取出しを開始する。ＢＳＵ制御装置
は、コマンド、停止アドレス、開始アドレス及び絶対ア
ドレスのビット２８を５ＣＤＢ制御装置に転送する。
ケースＡ、（Ｂ、１）、（Ｂ、３）、（Ｂ、４）、（Ｂ
、５） ＳＣＤＢ制御装置は、チャネル・テスト及びセット・コ
マンド、記憶チャネル・データ・バッファ識別、停止ア
ドレスと開始アドレス、及び絶対アドレスのビット２８
を受は取り、Ｌ２キャッシュ・データ・フロー機能から
のデータを待つ。５ＣＤＢ制御装置は、１転送当たり１
６バイトの記憶装置データを期待する。Ｌ３メモリが要
求された読取りを実行して、データをＬ３インターフェ
ース・レジスタに渡し、Ｌ２データ・フローがそれを記
憶チャネル・データ・バッファ機能に送る。データは必
ず、指定されたアドレスから順に左から右へ、Ｌ３メモ
リ行内で指定されたバイト数だけ読み取られ、完全カッ
ドワードとしてＬ２データ・フローに転送される。記憶
チャネル・データ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は同じ記憶チャネル・デー
タ・バッファに対するチャネルＬ３記憶コマンドを発生
する。
Ｌ３インターフェース・レジスタへのデータ転送の間、
アドレス／キーはメモリからの訂正不能エラー行を監視
する。識別された５ＨＯＰバツフアに対するエラー状況
が記録され、要求完了時に共用チャネル・プロセッサに
転送される。５ＣＤＢ制御装置はＬ２データ・フローか
ら１サイクル当たり１６バイトずつＬ３記憶装置データ
を受は取り、そのデータを選択された記憶チャネル・デ
τり・バッファ中にプロセッサ・クロック速度でゲート
する。最初のカッドワード転送には、絶対アドレス・ビ
ット２８で識別される記憶装置ロック。
バイトが含まれる。ロック・ビットがテストされ、それ
が′１°“の場合は、記憶位置ロック・バイトが記憶チ
ャネル・データ・バッファの適切な位置にロードされる
。そうでない場合は、共用チャネル・プロセッサから供
給された、チャネル・テスト及ヒセット・コマンド用の
そのバイト位置に対するデータが、記憶チャネル・デー
タ・バッファ内に留まる。５ＣＤＢ制御装置は、記憶チ
ャネル・データ・バッファへの最後の書込みに続いて、
開始アドレスで識別されるカプトワードを書き込み、そ
のデータをＬ２データ・フローに転送する。それと並行
して、ＢＳＵ制御装置は記憶チャネル・データ・バッフ
ァのカッドワードがＬ２データ・フロー上でラッチされ
る前のサイクルで、メモリ・フィールド長を強制的に１
バイトにさせ、メモリ・ボートを選択し、記憶コマンド
とアドレスをメモリ・カードに転送する。次いでＢＳＵ
制御装置は、記憶チャネル・データ・バッファから単一
のカッドワードをＬ３インターフェース・レジスタを介
してＬ３メモリにゲートする。ＢＳＵ制御装置は、選択
されたメモリ・ポートへのカッドワード・データの転送
に続いて、メモリ制御装置に動作終了を転送する。メモ
リ制御装置は、チャネル・テスト及びセット動作が進行
中であることを知って、ＢＳＵ動作終了に基づきそのチ
ャネル要求に対する動作終了をアドレス／キーに転送す
るが、選択されたメモリ・ボートからドロップするため
にＬ３使用中を待ってから、Ｌ３ポートを解放する。ア
ドレス／キーは、メモリ制御装置から動作終了を受は取
ると、その指示をチャネル・クロック速度に変換し、Ｌ
３記憶装置から取り出したデータがすべて有効な場合、
ｒＳＨＣＰ要求クリーンで完了」状況で共用チャネル・
プロセッサに応答する。
３．４　ベクトル記憶装置取出しルーチン３．４．１　
　記憶装置取出し、ＴＬＢミス実行ユニットが、Ｌ１キ
ャッシュ及び外部機能にある要素または６４バイト行に
対するベクトル記憶装置取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する絶対アドレスがもたらされない。実行ユニ
ットに動的アドレス変換要求が提示され、その結果が出
るまで現記憶装置動作は保留になる。
ＴＬＢ　ミス条件により、要求はＬ２キャッシュまたは
ベクトル・プロセッサに転送されない。アドレスが首尾
よく変換された場合は、続いて要求が再実行される。
３．４．２　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外 実行ユニー／　）が、ＬＬキャッシュ及び外部機能にあ
る要素または６４バイト行に対するベクトル記憶装置取
出し要求を出す。セット連想式ＴＬＢ探索で、その要求
によって提示された論理アドレスに対する絶対アドレス
がもたらされる。しかし、ＴＬＢアクセスの結果、アク
セス例外、すなわち保護またはアドレッシングが検出さ
れる。実行ユニットにアドレス例外が通知され、現記憶
装置動作が無効にされる。アクセス例外により、要求は
Ｌ２キャッシュまたはベクトル・プロセッサに転送され
ない。
３．４．３　　記憶装置エラーし、ＴＬＢヒツト、アク
セス例外なし、Ｌ２キャッシュ・ ヒツト 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置６４バイト行取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する、アクセス例外なしの絶対アドレスがもた
らされる。Ｌ１キャッシュはベクトル記憶装置取出しが
要求するデータがあるかどうか検査されない。プロセッ
サ内で記憶が保留中となるのを避けるため、ベクトル命
令を開始する前に、要求側プロセッサの記憶待ち行列が
フラッシュされる。したがって、ベクトル行取出し要求
では、保留中の記憶の衝突はあり得ない。外部機能がベ
クトル取出し要求をベクトル・プロセッサに転送する。
ベクトル・プロセッサには１行が必要なので、Ｌ１キャ
ッシュは、ベクトル行取出し要求と絶対アドレス・ビッ
ト４：２８をＬ２キャッシュに転送する。次のサイクル
で、ベクトル行の取出しを識別するのに使われるＬ１キ
ャッシュ・セットが、Ｌ１オペランド・キャッシュ識別
子と一緒にＬ２キャッシュに転送される。
Ｌ１キャッシュへのインページは行なわれていないので
、ＬＬキャッシュ項目が置換すべく選択されることはな
く、Ｌ１キャッシュ及びインページ・バッファの内容は
影響を受けない。Ｌ２キャッシュの優先順位により、こ
のベクトル取出し要求が処理すべく選択される。Ｌ２制
御装置は、プロセッサ上２キャッシュ取出しコマンドと
Ｌ２２キヤツシユ同式をＬ２キャッシュ制御装置に転送
し、プロセッサ上２キャッシュ取出しコマンドをメモリ
制御装置に転送する。要求側プロセッサのし１キヤツシ
ユへのインページが必要とされ、代替プロセッサが所有
する、訂正不能記憶装置エラー標識が活動状態でないロ
ックまたは回線保留の有無にかかわらず、それが許可さ
れる。Ｌ２キャッシュ・ヒツトをもたらしたＬ２キャッ
シュ・ディレクトリの探索から、次の２つの条件のどち
らかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの、訂正不能エ
ラー標識が活動状態の凍結レジスタ、または訂正不能エ
ラー標識が活動状態の回線保留レジスタが、要求された
Ｌ２キャッシュ行に対してセットされる。Ｌ２制御装置
は、訂正不能な記憶装置エラーを伴う凍結または回線保
留が解除されるまで、この取出し要求を保留にする。
アドレス／キーに情報は転送されない。Ｌ２キャッシュ
行状況及びキャッシュ・セットがＬ２キャッシュ制御装
置に転送され、キャッシュ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。訂正不能記憶エラー衝突を伴う代替プ
ロセッサの凍結または回線保留のため、強制的にロック
状況になる。
データはＬ１キャッシュではなくベクトル・プロセッサ
に送られるので、要求側プロセッサに対するＬ１状況ア
レイはこのベクトル行取出し要求の影響を受けない。Ｌ
２キャッンユ制御装置が、プロセッサＬ２キャッンユ取
出しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ２
キャッシュに対するアクセスを開始する。Ｌ２キャッシ
ュ制御’Ｊ　ｒＸＺがそのコマンドをＬ２データ・フロ
ーに事云送して、指定された合同式の所で６つのＬ２キ
ャッシュ・セットが読み取られる。所期の６４バイトの
Ｌ１キャッシュ行を得るには、２つの読取りサイクルを
要する。第１の読取りサイクルで、プロセッサが要求す
るダブルワードを含む３２バイトがもたらされる。Ｌ２
キャッシュ制御装置は、Ｌ２ヒツト及びロックというＬ
２キャッシュ行状況を受は取ると、要求側Ｌ１キャッシ
ュへのデータ転送を阻止し、コマンドをドロップする。
メモリ制御装置がＬ２コマンドとＬ３ボート識別を受は
取る。Ｌ２ヒツト及びロックというＬ２キャッシュ行状
況を受は取ると、その要求はドロップされる。
ケース２ Ｌ２キャッシュ・ディレクトリ・の探索で、Ｌ２キャッ
シュ・ヒツトになる。参照ビット・セット・コマンドに
より、絶対アドレスがアドレス／キーに転送される。Ｌ
２キャッシュ行状況とキャッシュ・セットがＬ２キャッ
シュ制御装置に転送され、キャッシュ・セット修飾子が
Ｌ２キャッシュに転送され、Ｌ２キャッシュ行状況がメ
モリ制御装置に転送される。データはＬ１キャッシュで
はなくベクトル・プロセッサに送られるので、要求側プ
ロセッサのＬ１状況アレイはこのベクトル行取出し要求
の影響を受けない。Ｌ２キャッシュ制御装置がプロセッ
サＬ２キャッシュ取出しコマンドとＬ２キャッシュ合同
式を受は取って、Ｌ２キャッシュに対するアクセスを開
始する。Ｌ２キャッシュ制御装置がそのコマンドをＬ２
データ・フローに転送して、指定された合同式の所で６
つのＬ２キャッシュ・セットが読み取られる。所期の６
４バイトのＬ１キャッシュ行を得るために２つの読取り
サイクルを要する。第１の読取りサイクルで、プロセッ
サが要求するダブルワードを含む３２バイトがもたらさ
れる。Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及び非ロ
ックというＬ２キャッシュ行状況を受は取ると、そのＬ
２キャッシュ・セットを使って、各読取りサイクルで適
切な３２バイトを選択し、最初に要求されたダブルワー
ドから順に１転送サイクルごとに８バイトずつ要求側Ｌ
１キャッシュにゲートする。Ｌ１キャッシュは、Ｌ２キ
ャッシュから各ダブルワードを受は取ったとき、元のベ
クトル行取出し要求の記憶装置アドレスに応じてデータ
を境界合せする。次のサイクルで、境界合せされたデー
タの各８バイトがベクトル・プロセッサに転送される。
メモリ制御装置がＬ２コマンドとＬ３ポート識別を受は
取る。Ｌ２ヒツト及び非ロックというＬ２キャッシュ行
状況を受は取ると、その要求はドロップされる。アドレ
ス／キーが、参照ビット更新のために絶対アドレスを受
は取る。プロセッサ取出し要求が要求するし１キャッシ
ュ行を含む４にバイトのページに対する参照ビットが“
１°“にセットされる。
３．４．４　　記憶装置行取出し、ＴＬＢヒ、ント、ア
クセス例外なし、Ｌ２キャッシュ・ ミス 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置６４バイト行取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する、アクセス例外なしの絶対アドレスがもた
らされる。Ｌ１キャッシュは、ベクトル記憶装置取出し
が要求するデータがあるかどうか検査されない。プロセ
ッサ内で記憶が保留中となるのを避けるため、ベクトル
命令を開始する前に、要求側プロセッサの記憶待ち行列
がフラッシュされる。したがって、ベクトル行取出し要
求では保留中の記憶の衝突はあり得ない。外部機能がベ
クトル取出し要求をベクトル・プロセッサに転送する。
ベクトル・プロセッサには１行が必要なので、Ｌ１キャ
、、シュは、ベクトル行取出し要求と絶対アドレス・ビ
ット４：２８をＬ２キャッシュに転送する。次のサイク
ルで、。
ベクトル行の取出しを識別するのに使われるＬ１キャッ
シュ・セントが、Ｌ１オペランド・キャッシュ識別子と
一緒にＬ２キャッシュに転送される。
Ｌ１キャッシュへのインページは行なわれていないので
、Ｌ１キャッシュ項目が置換すべく選択されることはな
く、Ｌ１キャッシュ及びインページ・バッファの内容は
影響を受けない。Ｌ２キャッシュの優先順位により、こ
のベクトル取出し要求が処理すべく選択される。Ｌ２制
御装置は、プロセッサ上２キャッシュ取出しコマンドと
Ｌ２キャッシュ合同式をＬ２キャッシュ制御装置に転送
し、プロセッサ上２キャッシュ取出しコマンドをメモリ
制御装置に転送する。要求側プロセッサのＬ１キャッシ
ュへのインページが必要とされ、代替プロセッサが所有
する、訂正不能記憶装置エラー標識が活動状態でないロ
ックまたは回線保留の有無にかかわらず、それが許可さ
れる。Ｌ２キャッシュ・ミスをもたらしたＬ２キャッシ
ュ・ディレクトリの探索から、次の２つの条件のいずれ
かが生じる。
Ｌ２キャッンユ・ミスの結果、取出し要求は保留にされ
、要求されたＬ３メモリ行に対するインページが行なわ
れる間、他の要求がＬ２キャッシュで処理される。
ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサに対する同じＬ２
キャッシュ行への前のＬ２キャッシュ・インページが保
留になっている。Ｌ２制御装置は、前のインベージ要求
が完了するまで、この取出し要求を保留にする。アドレ
ス／キーに情報は転送されない。Ｌ２キャッシュ行状況
及びキャッシュ・セットがＬ２キャッシュ制御装置に転
送され、キャッシュ・セット修飾子がＬ２キャッシュに
転送され、Ｌ２キャッシュ行状況がメモリ制御装置に転
送される。前のインページの凍結衝突のため、強制的に
ロック状況になる。データはＬ１キャッシュではなくベ
クトル・プロセッサに送られるので、要求側プロセッサ
に対するＬ１状況アレイはこのベクトル行取出し要求の
影響を受けない。Ｌ２キャッシュ制御装置が、プロセッ
サ上２キャッシュ取出しコマンドとＬ２キャッシュ合同
式を受は取り、Ｌ２キャッシュに対するアクセスを開始
する。Ｌ２キャッシュ制御装置がそのコマンドをＬ２デ
ータ・フローに転送して、指定された合同式の所で６つ
のＬ２キャッシュ・セットが読み取られる。所期の６４
バイトのし１キャッシュ行を得るには、２つの読取りサ
イクルを要する。第１の読取りサイクルで、プロセッサ
が要求するダブルワードを含む３２バイトがもたらされ
る。Ｌ２キャッシュ制御装置は、Ｌ２ミス及びロックと
いうＬ２キャッシュ行伏況を受は取ると、要求側Ｌ１キ
ャッシュへのデータ転送を阻止し、コマンドをドロップ
する。メモリ制御装置がＬ２コマンドとＬ３ボート識別
を受は取る。Ｌ２ミス及びロックというＬ２キャッシュ
行状況を受は取ると、その要求はドロップされる。
ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し要求を保
留にし、プロセッサ・インページ凍結レジスタをセット
する。絶対アドレスがアドレス／キーに転送される。Ｌ
２キャッシュ行状況及びキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。データはＬ１キャッシュ
ではなくベクトル・プロセッサに送られるので、要求側
プロセッサに対するＬ１状況アレイはこのベクトル行取
出し要求の影響を受けない。Ｌ２キャッシュ制御装置が
、プロセッサ上２キャッシュ取出しコマンドとＬ２キャ
ッシュ合同式を受は取り、Ｌ２キャッシュに対するアク
セスを開始スル。Ｌ２−１−ヤッシュ制御装置がそのコ
マンドをＬ２データ・フローに転送し、指定された合同
式の所で６つのＬ２キャッシュ・セットが読み取られる
。所期の６４バイトのＬ１キャッシュ行を得るには、２
つの読取りサイクルを要する。第１の読取りサイクルで
、プロセッサが要求するダブルワードを含む３２バイト
がもたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ミス
及び非ロックというＬ２キャッシュ行状況を受は取ると
、要求側ＬＬキャッシュへのデータ転送を阻止し、コマ
ンドをドロップする。メモリ制御装置がＬ２コマンドと
Ｌ３ボート識別を受は取る。Ｌ２ミス及び非ロックとい
うＬ２キャッシュ行状況を受は取ると、その要求は必要
なＬ３メモリ・ポートに対する優先順位に入る。インペ
ージ・バッファ／アウトページ・バッファの対を含めて
すべての資源が使用可能なとき、そのプロセッサに対す
るＬ３取出しアクセスを開始するコマンドがＢＳＵ制御
装置に転送される。メモリ制御装置は、Ｌ２制御装置に
、保留中のインページの場合に通常行なわれるようにＬ
２ディレクトリ状況をセットするよう指示する。アドレ
ス／キーが絶対アドレスを受は取る。
要求されたＬ２キャッシュ行を含む４にバイトのページ
に対する参照ビットが１″にセットされる。絶対アドレ
スがＬ３物理アドレスに変換される。Ｌ２キャッシュ・
ミスの結果、インターフェースが使用可能になるとすぐ
、物理アドレスがＢＳＵ制御装置に転送される。ＢＳＵ
制御装置は、メモリ制御コマンドとアドレス／キーのＬ
３物理アドレスを受は取ると、そのコマンドとアドレス
を主記憶装置に送り、所期のポートのメモリ・カードを
選択して、Ｌ３メモリ・ポートの１２８バイトの取出し
を開始する。データが、そのＬ３メモリ・ポートから多
重コマンド／アドレス及びデータ・インターフェースを
介して、−時に１６バイトずつ転送される。１２８バイ
トのＬ２キャッシュ行を得るには、Ｌ３メモリから８回
の転送が必要である。カッドワード転送の順序は、その
取出しアクセスで要求されたダブルワードを含むカッド
ワードから始まる。次の３回の転送にＬ１キャッシュ行
の残りの部分が含まれる。最後の４回の転送には、Ｌ２
キャッシュ行の残り部分が含まれる。
プロセッサが希望するデータは、Ｌ２キャッシュで受は
取ってＬ２キャッシュ・インページ・バッファにロード
されたとき、Ｌ１キャッシュに転送される。Ｌ２キャッ
シュ・インページ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了ヲＬ２制御装置に報告する。Ｌ１キャッシュ
は、Ｌ２キャッシュから各ダブルワードを受は取ったと
き、元のベクトル行取出し要求の記憶装置アドレスに応
じてデータを境界合せする。次のサイクルで、境界合せ
されたデータの各８バイトがベクトル・プロセッサに中
云送される。Ｌ２キャッシュへのデータ転送の間、アド
レス／キーがＬ３メモリの訂正不能エラー行を監視する
。インページ処理中に訂正不能なエラーが検出された場
合、いくつかの機能が実行される。Ｌ１キャッシュへの
ダブルワードの転送ごとに、データの状況を識別するし
３訂正不能工ラー信号が同時に転送される。Ｌ２キャッ
シュ行に含まれる残りのカッドワードの状況も要求側プ
ロセッサに報告される。プロセッサは、あるインページ
要求について、せいぜい１個の記憶装置訂正不能エラー
指示、すなわちアドレス／キーで検出された最初のそれ
を受は取る。アドレス／キーで検出された最初の記憶装
置訂正不能エラーのダブルワード・アドレスが、要求側
プロセッサに対して記録される。そのプロセッサが要求
したＬ１キャッシュ行中のいずれかのデータに対して記
憶装置訂正不能エラーが生じた場合、記憶装置訂正不能
エラーを処理するための標識がセットされる。最後に、
Ｌ２キャッシュ・インページ・バッフ１に転送されたい
ずれかのデータに対して訂正不能エラーが生じた場合は
、アドレス／キーは、Ｌ２制御装置に、Ｌ２キャッシュ
へのインページの完了を妨げる信号を送る。Ｌ２キャッ
シュの優先順位により、このプロセッサに対するインペ
ージ完了が処理すべく選択される。Ｌ２制御装置は、イ
ンページ・バッファ書込みコマンドとＬ２キャッシュ合
同式をＬ２キャッシュ制御装置に送り、インページ完了
状況の回答をメモリ制御装置に送る。
Ｌ２キャッシュ・ディレクトリの探索から、次の３つの
茶件のいずれかが生じる。
ケースＩ Ｌ２−１−ヤッシュ・インページ・バッファへのインペ
ージの際に、Ｌ３記憶装置訂正不能エラーが検出された
。Ｌ２制御装置は、インページ・バッファ中に不良デー
タが入っていることを知って、。
Ｌ２キャッシュ・ディレクトリの更新を阻止する。
このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、そのインページを要求したプロセ
ッサに対するＬ１オペランド・キャッシュ標識がセット
される。アドレス／キーに情報は転送されない。通常な
らＬ２キャッシュ制御装置及びメモリ制御装置に転送さ
れるＬ２キャッシュ行状況が、強制的にロック及び未変
更になる。選択されたＬ２キャッシュ・セットがＬ２キ
ャッシュ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送される。Ｌ１状況アレイは変
更されない。Ｌ２キャッシュ制御装置がインページ・バ
ッファ書込みコマンドを受は取り、Ｌ２制御装置からの
状況を待ってＬ２キャッシュ・インページを完了すべく
、Ｌ２キャッシュ行の書込みの準備をする。Ｌ２キャッ
シュ制御装置は、Ｌ２キャッシュ・セットと、ロック及
び未変更というキャッシュ行状況を受は取り、このイン
ページ・バッファ書込みコマンドに関連するＬ２キャッ
シュ・インページ・バッファに関連する制御をリセット
する。Ｌ２キャッシュの更新が取り消され、ＢＳＵ制御
装置がメモリ制御装置に動作終了を転送する。メモリ制
御装置はロック及び未変更というＬ２キャッシュ行状況
を受は取り、プロセッサ・インページ要求で保持されて
いた資源を解放する。Ｌ２ミニ・ディレクトリは更新さ
れない。
ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていす、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。選択されたＬ２キャッシュ・セク
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのＬ１キャッシュに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうか検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換されたＬ２キャッ
シュ行に対するし１コピー状況が、Ｌ１キャッシュ状況
からクリアされる。この取出し要求はベクトル・プロセ
ッサに対するものなので、要求側プロセッサのＬ１キャ
ッンユのＬ１状況アレイは更新されない。Ｌ２キャッシ
ュ制御装置はインページ・バッファ書込みコマンドを受
は取り、Ｌ２制御装置からの状況を待ってＬ２キャッシ
ュ・インページを完了すべく、Ｌ２キャッシュ行の書込
みの準備をする。Ｌ２キャッシュ制御装置は、Ｌ２キャ
ッシュ・セットと置換された行の状況を受は取る。
置換された行は変更されていないので、Ｌ２キャッシュ
制御装置はＬ２キャッシュに、インページ・バッファが
Ｌ２キャッシュに書き込まれると通知する。これは丸１
行の書込みであり、キャッシュ・セットがインターリー
ブされているので、Ｌ２キャッシュ・セットを使って、
Ｌ２キャッシュ行の書込みが可能なようにアドレス・ビ
ット２５と２６を操作しなければならない。ＢＳＵ制御
装置がメモリ制御装置に動作終了を転送する。アドレス
／キーがＬ２制御装置からＬ２キャッシュ・セットを受
は取る。Ｌ２ミニ・ディレクトリ更新アドレス・レジス
タがインページ・アドレス・バッファからセットされ、
Ｌ２キャッシュ・セットをＬ２制御装置から受は取る。
メモリ制御装置が置換された行の状況を受は取る。廃棄
する必要がないので、メモリ制御装置はインページ要求
で保持されていた資源を解放する。メモリ制御装置は、
このプロセッサに関連するＬ２ミニ・ディレクトリ更新
アドレス・レジスタを用いてＬ２ミニ・ディレクトリを
更新するコマンドを、アドレス／キーに転送する。次い
で、メモリ制御装置が現動作を完了済みとマークし、要
求側プロセッサが再度メモリ資源優先順位に、入ること
を許す。
ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送される。置
換されたＬ２キャッシュ行の状況がＬ２キャッシュ制御
装置とメモリ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッンユに転送される。構成内のすべて
のし１キヤツシユに対するＬ１状況アレイが、置換され
たＬ２キャッシュ行のコピーがあるかどうか検査される
。
コピーが見つかった場合、当該の無効化要求がＬ１キャ
ッシュに転送される。置換されたＬ２キャッシュ行に対
するし１コピー状況が、Ｌ１キャッシュ状況からクリア
される。この取出し要求はベクトル・プロセッサに対す
るものなので、要求側プロセッサのＬ１オペランド・キ
ャッシュのＬ１状況アレイは更新されない。Ｌ２キャッ
シュ制御装置バインページ・バッファ書込みコマンドを
受は取り、Ｌ２制御装置からの状況を待ってＬ２キャッ
シュ・インページを完了すべく、Ｌ２キャッシュ行の書
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セット及び置換された行の状況を受は取る。置
換された行は変更されているので、Ｌ２キャッシュ制御
装置はＬ２キャッシュに、インページ・バッファのデー
タをＬ２キャッシュに書き込む前に、そのインページ・
バッファと対になったアウトページ・バッファに対する
丸１行の読取りが必要なことを通知する。これは丸１行
のアクセスであり、キャッシュ・セットはインターリー
ブされているので、Ｌ２キャッシュ・セットを使って、
Ｌ２キャッシュ行のアクセスが可能なようにアドレス・
ビット２５と２６を操作しなければならない。アドレス
／キーがＬ２制御装置からアウトページ・アドレスを受
は取り、それを物理アドレスに変換し、Ｌ２キャッシュ
・セットトー緒にアウトページ・アドレス・バッファに
保持する。Ｌ２ミニ・ディレクトリ更新アドレス・レジ
スタがインページ・アドレス・バッファからセットされ
、Ｌ２キャッシュ・セットをＬ２制御装置から受は取る
。アドレス／キーは、Ｌ３メモリ行の書込みの準備とし
て、ＢＳＵ制御装置にアウトページ物理アドレスを転送
する。メモリ制御装置が、置換された行の状況を受は取
る。廃棄する必要があるので、メモリの更新が完了する
まで、メモリ記憶装置はＬ３資源を解放することができ
ない。インページに使われたのと同じメモリ・ボートに
対して廃棄が行なわれることが保証される。
メモリ制御装置は、このプロセッサに関連するＬ２ミニ
・ディレクトリ更新アドレス・レジスタを用いてＬ２ミ
ニ・ディレクトリを更新するコマンドを、アドレス／キ
ーに転送する。次いで、メモリ制御装置は現動作を完了
済みとマークし、要求側プロセッサが再度メモリ資源優
先順位に入ることを許す。ＢＳＵ制御装置は、置換され
たし２キヤツシユ行が変更されていることを知って、ア
ドレス／キーからアウトページ・アドレスを受は取った
後、廃棄手順を開始して、選択されたメモリ・ボートに
Ｌ２キャッシュ・データ・フローを介して丸１行書込み
コマンドとアドレスを転送する。データは、アウトペー
ジ・バッファからメモリに一時に１６バイトずつ転送さ
れる。最後のカッドワードがメモリに転送された後、Ｂ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。
メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ３ボートを解放して、メモリ・ボートへのオ
ーバーラツプしたアクセスを可能にする。
３．４．５　　記憶装置要素取出し、ＴＬＢヒツト、ア
クセス例外なし、Ｌ２キャッシュ・ ヒツト 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置要素取出し要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。Ｌ１キャッシュはベクトル記憶装置取出しが要求する
データがあるかどうか検査されない。プロセッサ内で記
憶が保留中となるのを避けるため、ベクトル命令を開始
する前に、要求側プロセッサの記憶待ち行列がフラッシ
ュされる。したがって、ベクトル要素取出し要求では、
保留中の記憶の衝突はあり得ない。
外部機能がベクトル取出し要求をベクトル・プロセッサ
に転送する。Ｌ１キャッシュは、ベクトル要素取出し要
求に必要な境界合せ情報を緩衝記憶する。Ｌ１キャッシ
ュは、ベクトル要素取出し要求とＸｌｔアドレス・ビッ
ト４：２８をベクトル・プロセッサのＬ２キャッシュに
転送する。Ｌ１キャッシュへのインページが行なわれな
いので、Ｌ１キャッシュ項目は置換すべく選択されず、
Ｌ１キャッシュ及びインページ・バッファの内容ハ影響
を受けない。Ｌ２制御装置がベクトル要素取出し要求を
受は取る。Ｌ２記憶待ち行列が空の場合、この要求はＬ
２キャッシュ優先順位によって選択されれば直ちに処理
を受けることができる。−このプロセッサに対するＬ２
記憶待ち行列が空でない場合、このプロセッサに対する
先行するすべてのベクトル要素取出し要求がＬ２キャッ
シュ中で完了するまで、この要求は記憶待ち行列で待機
しなければならない。いずれにせよ、Ｌ２記憶待ち行列
に要求側プロセッサに対する項目が作成される。Ｌ２キ
ャッシュ記憶待ち行列は物理的に制御部とデータ部の２
つの部分に分かれている。絶対アドレスとベクトル要素
取出し要求制御は、Ｌ２制御機能中に維持される。Ｌ２
キャッシュ・データ・フロー中のデータ記憶待ち行列は
、このベクトル要素取出し要求の影響を受けない。Ｌ２
キャッシュの優先順位により、このベクトル取出し要求
が処理すべく選択される。Ｌ２制御装置は、Ｌ２キャッ
シュ・ベクトル要素取出しコマンドとＬ２キャッシュ合
同式をＬ２キャッシュ制御装置に転送し、プロセッサＬ
２キャッシュ取出しコマンドをメモリ制御装置に転送す
る。要求側プロセッサのし１キヤツシユへの１回のダブ
ルワード転送が必要とされり゛°代替プロセッサが所有
する、訂正不能記憶装置エラー標識が活動状態でないロ
ックまたは回線保留の有無にかかわらず、それが許可さ
れる。Ｌ２制御装置は、このプロセッサに対するＬ２キ
ャッシュ記憶待ち０行列の制御部分から、このベクトル
要素取出し要求をはずす。Ｌ２キャッシュ・ヒツトをも
たらしたＬ２キャッシュ・ディレクトリの探索から、次
の２つの条件のどちらかが生じる。
ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの、訂正不能記
憶装置エラー標識が活動状態の凍結レジスタ、または訂
正不能記憶装置エラー標識が活動状態の回線保留レジス
タが、要求されたＬ２キャッシュ行に対してセットされ
る。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う
凍結または回線保留が解除されるまで、この取出し要求
を保留にする。このベクトル要素取出し要求は、このプ
ロセッサに対するＬ２キャッシュ記憶待ち行列の制御部
分に復元される。アドレス／キーに情報は転送されない
。Ｌ２キャッシュ行状況及びキャッシュ・セットがＬ２
キャッシュ制御装置に転送され、キャッシュ・セット修
飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行状
況がメモリ制御装置に転送される。訂正不能記憶装置エ
ラー衝突を伴う代替プロセッサの凍結または回線保留の
ため、強制的にロック状況になる。データはＬ１キャッ
シュではなくベクトル・プロセッサに送られるので、要
求側プロセッサに対するＬ１状況アレイはこのベクトル
要素取出し要求の影響を受けない。Ｌ２キャッシュ制御
装置が、Ｌ２キャッシュ・ベクトル要素取出しコマンド
とＬ２キャッシュ合同式を受は取り、Ｌ２キャッシュに
対するアクセスを開始する。Ｌ２キャッシュ制御装置が
そのコマンドをＬ２データ・フローに転送して、指定さ
れた合同式の所で６つのＬ２キャッシュ・セットが読み
取られる。行取出しの場合と同じく２つの読取りサイク
ルを利用するが、パイプラインが考慮されているため、
必要なのは８バイトだけである。第１の読取りサイクル
で、プロセッサが要求するダブルワードを含む３２バイ
トがちたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ヒ
ツト及びロックというＬ２キャッシュ行状況を受は取る
と、要求側Ｌ１キャッシュへのデータ転送を阻止し、コ
マンドをドロップする。メモリ制御装置がＬ２コマンド
とＬ３ポート識別を受は取る。
Ｌ２ヒツト及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。
ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セット・コマンドによ
り、絶対アドレスがアドレス／キーに転送される。Ｌ２
キャッシュ行状況とキャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送され、Ｌ２キャッシュ行状況がメモ
リ制御装置に転送される。データはＬ１キャッシュでは
なくベクトル・プロセッサに送られるので、要求側プロ
セッサのＬ１状況アレイはこのベクトル要素取出し要求
の影響を受けない。Ｌ２キャッシュ制御装置がＬ２キャ
ッシュ・ベクトル要素取出しコマンドとＬ２キャッシュ
合同式を受は取って、Ｌ２キャッンユに対するアクセス
を開始する。Ｌ２キャッシュ制御装置がそのコマンドを
Ｌ２データ・フローに転送して、指定された合同式の所
で６つのＬ２キャッシュ・セットが読み取られる。
行取出しの場合と同じく２つの読取りサイクルを利用す
るが、パイプラインが考慮されているため、必要なのは
８バイトだけである。第１の読取りサイクルで、プロセ
ッサが要求するダブルワードを含む３２バイトがもたら
される。Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及び非
ロックというＬ２キャッシュ行状況を受は取ると、その
Ｌ２キャッシュ・セットを使って、各読取りサイクルで
適切な３２バイトを選択するが、開始アドレスによって
要求された８バイトだけをＬ１キャッシュにゲートする
。このとき、コマンドは、Ｌ２キャッシュ中で完了して
いる。Ｌ１キャッシュは、Ｌ２キャッシュから各ダブル
ワードを受は取ったとき、元のベクトル要素取出し要求
の緩衝記憶された境界合せ情報に応じてデータを境界合
せする。次のサイクルで、境界合せされたデータの８バ
イトがベクトル・プロセッサに転送される。メモリ制御
装置がＬ２コマンドとＬ３ポート識別を受は取る。Ｌ２
ヒツト及び非ロックというＬ２キャッシュ行状況を受は
取ると、その要求はドロップされる。アドレス／キーが
、参照ビット更新のために絶対アドレスを受は取る。ベ
クトル取出し要求が要求するＬ１１キヤツシユを含む４
にバイトのページに対する参照ビットが“°１“にセッ
トされる。
３．４．６　　記憶装置要素取出し、ＴＬＢヒツト、ア
クセス例外なし、Ｌ２キャッシュ・ ミス 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置要素取出し要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。Ｌ１キャッシュは、ベクトル記憶装置取出しが要求す
るデータがあるかどうか検査されない。プロセッサ内で
記憶が保留中となるのを避けるため、ベクトル命令を開
始する前に、要求側プロセッサの記憶待ち行列がフラッ
シュされる。したがって、ベクトル要素取出し要求では
保留中の記憶の衝突はあり得ない。外部機能がベクトル
取出し要求をベクトル・プロセッサに転送する。Ｌ１キ
ャッシュは、ベクトル要素取出し要求に必要な境界合せ
情報を緩衝記憶する。
Ｌ１キャッシュは、ベクトル・プロセッサに対するベク
トル要素取出し要求と絶対アドレス・ビット４：２８を
Ｌ２キャッシュに転送する。Ｌ１キャッシュへのインペ
ージが行なわれないので、Ｌ１１キヤツシユ目は置換す
べく選択されず、Ｌ１キャッシュ及びインページ・バッ
ファの内容は影響を受けない。Ｌ２制御装置がベクトル
要素取出し要求を受は取る。Ｌ２記憶待ち行列が空の場
合、この要求はＬ２キャッシュ優先順位によって選択さ
れれば直ちに処理を受けることができる。
このプロセッサに対するＬ２記憶待ち行列が空でない場
合、このプロセッサに対する先行するすべてのベクトル
要素取出し要求がＬ２キャッシュ中で完了するまで、こ
の要求は記憶待ち行列で待機巳なければならない。いず
れにせよ、Ｌ２記憶待ち行列に要求側プロセッサに対す
る項目が作成される。Ｌ２キャソンユ記憶待ち行列は物
理的に制御部とデータ部の２つの部分に分かれている。
絶対アドレスとベクトル要素取出し要求制御は、Ｌ２制
御機能中に維持される。Ｌ２キャッシュ・データ・フロ
ー中のデータ記憶待ち行列は、このベクトル要素取出し
要求の影響を受けない。Ｌ２キャッシュの優先順位によ
り、このベクトル取出し要求が処理すべく選択される。
Ｌ２制御装置は、Ｌ２キャッシュ・ベクトル要素取出し
コマンドとＬ２キャッンユ合同式をＬ２キャッシュ制御
装置に転送し、プロセッサＬ２キャッシュ取出しコマン
ドをメモリ制御装置に転送する。要求側プロセッサのし
１キヤツシユへの１回のダブルワード転送が必要とされ
、代替プロセッサが所存する、訂正不能記憶装置エラー
標識が活動状態でないロックまたは回線保留の有無にか
かわらず、それが許可される。Ｌ２制御装置は、このプ
ロセッサに対するＬ２キャッシュ記憶待ち行列の制御部
分から、このベクトル要素取出し要求をはずす。Ｌ２キ
ャッシュ・ミスをもたらしたＬ２キャッシュ・ディレク
トリの探索から、次の２つの条件のいずれかが生じる。
Ｌ２キャッシュ・ミスの結果、取出し要求は保留にされ
、要求されたし３行に対するインページが行なわれる間
、他の要求がＬ２キャッシュで処理される。
ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサに対する同じＬ２
キャッシュ行への前のＬ２キャッシュ・インページが保
留になっている。Ｌ２制御装置は、前のインページ要求
が完了するまで、この取出し要求を保留にする。このベ
クトル要素取出し要求は、このプロセッサに対するＬ２
キャッシュ記憶待ち行列の制御部分に復元される。アド
レス／キーに情報は転送されない。Ｌ２キャッシュ行状
況及びキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。前のインページの凍結衝突のため、強制的
にロック状況になる。
データはＬ１キャッシュではなくベクトル・プロセッサ
に送られるので、要求側プロセッサに対するＬ１状況ア
レイはこのベクトル要素取出し要求の影響を受けない。
Ｌ２キャッシュ制御装置が、Ｌ２キャッシュ・ベクトル
要素取出しコマンドとＬ２キャッンユ合同式を受は取り
、Ｌ２キャッシュに対するアクセスを開始する。Ｌ２キ
ャッシュ制御装置がそのコマンドをＬ２データ・フロー
に転送して、指定された合同式の所で６つのＬ２キャッ
シュ・セントが読み取られる。行取出しの場合と同じく
、２つの読取りサイクルが利用されるが、パイプライン
が考慮されているため、必要なのは８バイトだけである
。第１の読取りサイクルで、プロセッサが要求するダブ
ルワードを含む３２バイトがもたらされる。Ｌ２キャッ
シュ制御装置は、Ｌ２ミス及びロックというＬ２キャッ
シュ行状況を受は取ると、要求側Ｌ１キャッシュへのデ
ータ転送を阻止し、コマンドをドロップする。メモリ制
御ＨＷがＬ２コマンドとＬ３ボート識別を受は取る。Ｌ
２ミス及びロックというＬ２キャッシュ行状況を受は取
ると、その要求はドロップされる。
ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し要求を保
留にし、プロセッサ・インページ凍結レジスタをセット
する。絶対アドレスがアドレス／キーに転送される。Ｌ
２キャッシュ行状況及びキャッシュ・セットが１．２キ
ヤツシユ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況
がメモリ制御装置に転送される。データはＬ１キャッシ
ュではなくベクトル・プロセッサに送られるので、要求
側プロセッサに対するＬ１状況アレイはこのベクトル要
素取出し要求の影響を受けない。
Ｌ２キャッシュ制御装置が、Ｌ２キャッシュ・ベクトル
要素取出しコマンドとＬ２キャッシュ合同式を受は取り
、Ｌ２キャッシュに対するアクセスを開始する。Ｌ２キ
ャッシュ制御装置がそのコマンドをＬ２データ・フロー
に転送し、指定された合同式の所で６つのＬ２キャッシ
ュ・セットが読み取られる。行取出しの場合と同じく、
２つの読取りサイクルを利用するが、パイプラインが考
慮されているため、必要なのは８バイトだけである。
第１の読取りサイクルで、プロセッサが要求するダブル
ワードを含む３２バイトがもたらされる。
Ｌ２キャッシュ制御装置は、Ｌ２ミス及び非ロックとい
うＬ２キャッシュ行状況を受は取ると、要求（１１１１
Ｌ１キヤツシユへのデータ転送を阻止し、コマンドをド
ロップする。メモリ制御装百がＬ２コマンドとＬ３ポー
ト識別を受は取る。Ｌ２ミス及び非ロックというＬ２キ
ャッシュ行状況を受は取ると、その要求は必要なＬ３メ
モリ・ボートに対する優先順位に入る。インページ・バ
ッファ／アウトページ・バッファの対を含めてすべての
資源が使用可能なとき、そのプロセッサに対するＬ３取
出しアクセスを開始するコマンドがＢＳＵ制御装置に転
送される。メモリ制御装置は、Ｌ２制御装置に、保留中
のインページの場合に通常行なわれるようにＬ２ディレ
クトリ状況をセットするよう指示する。アドレス／キー
が絶対アドレスを受は取る。要求されたＬ２キャッシュ
行を含む４にバイトのページに対する参照ビン）が′１
“°にセットされる。絶対アドレスがＬ３物理アドレス
に変換される。Ｌ２キャッシュ・ミスの結果、インター
フェースが使用可能になるとすぐ、物理アドレスがＢＳ
Ｕ制御装置に転送される。ＢＳＵ制御装置は、メモリ制
御コマンドとアドレス／キーのＬ３物理アドレスを受は
取ると、そのコマンドとアドレスを主記憶装置に送り、
所期のボートのメモリ・カードを選択して、Ｌ３メモリ
・ボートの１２８バイトの取出しを開始する。データが
、そのＬ３メモリ・ボートから多重コマンド／アドレス
及びデータ・インターフェースを介して、−時に１６バ
イトずつ転送される。１２８バイトのＬ２キャッシュ行
を得るには、Ｌ３メモリから８回の転送が必要である。
カッドワード転送の順序は、その取出しアクセスで要求
されたダブルワードを含むカッドワードから始まる。次
の３回の転送にＬ１キャッシュ行の残りの部分が含まれ
る。最後の４回の転送には、Ｌ２キャッシュ行の残り部
分が含まれる。
プロセッサが希望するデータは、Ｌ２キャッシュで受は
取ってＬ２キャッシュ・インページ・バッファにロード
されたとき、Ｌ１キャッシュに転送される。Ｌ２キャッ
シュ・インページ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了をＬ２制御装置に報告する。Ｌ１キャッシュ
は、Ｌ２キャッシュから各ダブルワードを受は取ったと
き、元のベクトル要素取出し要求の緩衝記憶された境界
合せ情報に応じてデータを境界合せする。次のサイクル
で、境界合せされたデータの８バイトがベクトル・プロ
セッサに転送される。Ｌ２キャッシュへのデータ転送の
間、アドレス／キーがＬ３メモリの訂正不能エラー行を
監視する。インページ処理中に訂正不能なエラーが検出
された場合、いくつかの機能が実行される。Ｌ１キャッ
シュへのダブルワードの転送の際に、データの状況を識
別するし３訂正不能工ラー信号が同時に転送される。Ｌ
’２キャッシュ行に含まれる残りのカッドワードの状況
も要求側プロセッサに報告される。プロセッサは、ある
インページ要求について、せいぜい１個の記憶装置訂正
不能エラー指示、すなわちアドレス／キーで検出された
最初のそれを受は取る。アドレス／キーで検出された最
初の記憶装置訂正不能エラーのダブルワード・アドレス
が、要求側プロセッサに対して記録される。そのプロセ
ッサが要求したＬ１キャッシュ行中のいずれかのデータ
に対して記憶装置訂正不能エラーが生じた場合、記憶装
置訂正不能エラーを処理するための標識がセットされる
。最後に、Ｌ２キャッシュ・インページ・バッファに転
送されたいずれかのデータに対して訂正不能エラーが生
じた場合は、アドレス／キーはＬ２制御装置に、Ｌ２キ
ャッシュへのインページの完了を妨げる信号を送る。Ｌ
２キャッシュの優先順位により、このプロセッサに対す
るインページ完了が処理すべく選択される。Ｌ２制御装
置は、インページ・バッファ書込みコマンドとＬ２キャ
ッシュ合同式をＬ２キャッシュ制御装置に送り、インベ
ージ完了状況の回答をメモリ制御装置に送る。Ｌ２キャ
ッシュ・ディレクトリの探索から、次の３つの条件のい
ずれかが生じる。
ケースＩ Ｌ２キャッシュ・インページ・バッファへのインページ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インページ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ・ディレクト
リの更新を阻止する。
このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、そのインページを要求したプロセ
ッサに対するＬ１オペランド・キャッシュ標識がセット
される。アドレス／キーに情報は転送されない。通常な
らＬ２キャッンユ制御装置及びメモリ制御装置に転送さ
れるＬ２キャッシュ行状況が、強制的にロック及び未変
更になる。選択されたＬ２キャッシュ・セットがＬ２キ
ャッシュ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送される。Ｌ１状況アレイは変
更されない。Ｌ２キャッシュ制御装置がインページ・バ
ッファ書込みコマンドを受は取り、Ｌ２制御装置からの
状況を待ってＬ２キャッシュ・インページを完了すべく
、Ｌ２キャッシュ行の書込みの準備をする。Ｌ２キャッ
シュ制御装置は、Ｌ２キャッシュ・セットと、ロック及
び未変更というキャッシュ行状況を受は取り、このイン
ページ・バッファ書込みコマンドに関連するＬ２キャッ
シュ・インページ・バッファに関連する制御をリセット
する。Ｌ２キャッシュの更新が取り消され、ＢＳＵ制御
装置がメモリ制御装置に動作終了を転送する。メモリ制
御装置はロック及び未変更というＬ２キャッシュ行状況
を受は取り、プロセッサ・インページ要求で保持されて
いた資源を解放する。Ｌ２ミニ・ディレクトリは更新さ
れない。
ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、。
それが変更されていす、したがって廃棄する必要はない
ことが判明する。Ｌ２ディレクトリが、新しいＬ２キャ
ッシュ行が存在することを反映するように更新される。
このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。選択されたＬ２キャ
ッシュ・セットがアドレス／キーとＬ２キャッシュ制御
装置に転送される。置換されたＬ２キャッシュ行の状況
がＬ２キャッシュ制御装置とメモリ制御装置に転送され
、キャッシュ・セット修飾子がＬ２キャッシュに転送さ
れる。構成内のすべてのＬ１キャッシュに対するＬ１状
況アレイが、置換されたＬ２キャッシュ行のコピーがあ
るかどうか検査される。コピーが見つかった場合、当該
の無効化要求がＬ１キャッシュに転送される。置換され
たＬ２キャッシュ行に対するＬ１コピー状況が、Ｌ１キ
ャッシュ状況からクリアされる。この取出し要求はベク
トル・プロセッサに対するものなので、要求側プロセッ
サのＬ１オペランド・キャッシュのＬ１状況アレイは更
新されない。Ｌ２キャッシュ制御装置はインページ・バ
ッファ書込みコマンドを受は取り、Ｌ２制御装置からの
状況を待ってＬ２キャッシュ・インページを完了すべく
、Ｌ２キャッシュ行の書込みの準備をする。Ｌ２キャッ
シュ制御装置は、Ｌ２キャッシュ・セット及びａ　１％
された行の状況を受は取る。置換された行は変更されて
いないので、Ｌ２キャッシュ制御装置はＬ２キャッシュ
に、インページ・バッファがＬ２キャッシュに書き込ま
れると通知する。これは丸１行の書込みであり、キャッ
シュ・セントがインターリーブされているので、Ｌ２キ
ャッシュ・セットを使って、Ｌ２キャッシュ行の書込み
が可能なようにアドレス・ビット２５と２６を操作しな
ければならない。ＢＳＵ制御装置がメモリ制御装置に動
作終了を転送する。アドレス／キーがＬ２制御装置から
Ｌ２キャッシュ・セットを受は取る。Ｌ２ミニ・ディレ
クトリ更新アドレス・レジスタがインページ・アドレス
・バッファからセットされ、Ｌ２キャッシュ・セットを
Ｌ２制御装置から受は取る。メモリ制御装置が置換され
た行の状況を受は取る。廃棄する必要がないので、メモ
リ制御装置はインベージ要求で保持されていた資源を解
放する。メモリ制御装置は、このプロセッサに関連する
Ｌ２ミニ・ディレクトリ更新アドレス・レジスタを用い
てＬ２ミニ・ディレクトリを更新するコマンドを、アド
レス／キーに転送する。次いで、メモリ制御装置が現動
作を完了済みとマークし、要求側プロセッサが再度メモ
リ資源優先順位に入ることを許す。
ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況がら、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送される。置
換されたＬ２キャッシュ行の状況がＬ２キャッシュ制御
装置とメモリ制御装置に転送され、キャッシュ・セット
修飾子がＬ２−１−ヤッシュに転送される。構成内のす
べてのＬ１キャッシュに対するＬ１状況アレイが、置換
されたＬ２キャッシュ行のコピーがあるかどうが検査さ
れる。
コピーが見つかった場合、当該の無効化要求がＬ１キャ
ッシュに転送される。置換されたＬ２キャッシュ行に対
するＬ１コピー状況が、Ｌ１キャッシュ状況からクリア
される。この取出し要求はベクトル・プロセッサに対す
るものなので、要求側プロセッサのＬ１オペランド・キ
ャッシュのＬ１状況アレイは更新されない。Ｌ２キャッ
シュ制御装置はインページ・バッファ書込みコマンドを
受は取り、Ｌ２制御装置からの状況を待ってＬ２キャッ
シュ・インページを完了すべく、Ｌ２−１−ヤッシュ行
の書込みの準備をする。Ｌ２キャッシュ制御装置はＬ２
キシッシュ・セットと置換された行の状況を受は取る。
置換された行は変更されているので、Ｌ２キャッシュ制
御装置はＬ２キャッシュに、。
インページ・バッファのデータをＬ２キャッシュに書き
込む前に、そのインページ・バッファド対になったアウ
トベージ・バッファに対する丸１行の読取りが必要なこ
とを通知する。これは丸１行のアクセスであり、キャッ
シュ・セットはインターリーブされているので、Ｌ２キ
ャッシュ・セットを使って、Ｌ２キャッシュ行のアクセ
スが可能なようにアドレス・ビット２５と２６を操作し
なければならない。アドレス／キーがＬ２制御装置から
アウトページ・アドレスを受は取り、それを物理アドレ
スに変換し、Ｌ２キャッシュ・セットと一緒にアウトペ
ージ・アドレス・バッファに保持する。Ｌ２ミニ・ディ
レクトリ更新アドレス・レジスタがインページ・アドレ
ス・バッファからセットされ、Ｌ２キャッシュ・セット
をＬ２制御装置から受は取る。アドレス／キーは、Ｌ３
メモリ行の書込みの準備として、ＢＳＵ制御装置にアウ
トベージ物理アドレスを転送する。メモリ制御装置が、
置換された行の状況を受は取る。廃棄する必要があるの
で、メモリの更新が完了するまで、メモリ制御装置はＬ
３資源を解放することができない。インページに使われ
たのと同じメモリ・ボートに対して廃棄が行なわれるこ
とが保証される。
メモリ制御装置は、このプロセッサに関連するＬ２ミニ
・ディレクトリ更新アドレス・レジスタを用いてＬ２ミ
ニ・ディレクトリを更新するコマンドを、アドレス／キ
ーに転送する。次いで、メモリ制御装置は現動作を完了
済みとマークし、要求側プロセッサが再度メモリ資源優
先順位に入ることを許す。ＢＳＵ制御装置は、置換され
たＬ２キャッシュ行が変更されていることを知って、ア
ドレス／キーからアウトページ・アドレスを受は取った
後、廃棄手順を開始して、選択されたメモリ・ポートに
Ｌ２キャッシュ・データ・フローを介して丸１行書込み
コマンドとアドレスを転送する。データは、アウトペー
ジ・バッファからメモリに一時に１６バイトずつ転送さ
れる。最後のカッドワードがメモリに転送された後、Ｂ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。
メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ３ボートを解放して、メモリ・ボートへのオ
ーバーラツプしたアクセスを可能にする。
上記のように、ストアイン型キャッシュ・バッファには
、高度のエラー検出及び訂正が必要である。残念ながら
、このことは、高速動作が必要なことと相容れない。ま
た、最小の回路が望ましいことも相容れない。エラー検
出及び訂正技術では、通常、エラー訂正コードを利用し
、それには検査ビットのコストを削減するため複数の情
報バイトを含む検査ブロックを使用する必要がある。こ
うした方法は、通常、追加のマシン（命令）サイクルが
必要であり、追加の記憶サイクルが必要なこともある。
こうしたサイクルにかかる時間によってキャッシュ動作
の速度が低下する傾向があり、キャッシュ記憶機構を設
ける目的そのものが損なわれる。回路を追加するとエラ
ー検出及び訂正によって生じる時間損失を部分的に克服
する効果があることもあるが、キャッシュ回路は通常高
速であり、したがって通常以上に高価につく。高価な回
路を追加することは、明らかに望ましい解決策ではない
。
本発明のエラー訂正システムでは、通常データ・バイト
に関連する１つの検査ビットしか使用しない。このシス
テムは、取出しエラーを直接訂正しようと試みるもので
はない。その代りに、パリティ・エラーの場合と同じく
通常の機械チエツクを発生させる。再試行ルーチンで、
キャッシュ・エラーが発生したと判定され、各検査ブロ
ック内の検出可能なハード・ビット障害を訂正するよう
に設計されたハードウェア反転再試行機構が呼び出され
る。
このエラー訂正機構は、キャッシュ記憶機構のバイト本
位の編成を利用するものである。データの８ピツトがそ
れぞれ単一の検査ビット、すなわちパリティ・ビットと
関連づけられている。こうして得られる９ピツトのフィ
ールドを通じて奇数パリティが維持される。この技術は
、障害の起こった記憶セルが固着状態とは逆の状態をと
るために発生する障害の単一ビット検出をサポートする
。
記憶セルが障害を起こし、そのビットの所期の値が障害
を起こしたセルの状態と同じであるとき、エラーは検出
されないが、そのセルから読み取られるデータは誤って
いす、したがって何も失われない。
エラー訂正アルゴリズムの例を次に示す。このアルゴリ
ズムは、システムの他の箇所で使われるものと同じタイ
プの通常の論理回路でたやす〈実施できる。下記の例で
は、バイトのビット２にハード障害があり、そのビット
が論理ＩＩ　ｉ　ｎに固着されている、キャッシュ行の
単一バイトについて考慮する。
０１２３４５６７Ｐ ００００００００１　　Ｌ　２キャッシュ書込みレジス
タは試みた記憶動作中に良好なデータを含 む。
書込み動作後のキャッシュ内容はビッ ト２にハード・ビット障害を含む。
キャッシュからの次の読取り動作時 にパリティ・エラーが発生して機械 チエツク信号を発生させ、命令再試 行を開始させる。再試行でキャッシュ ｏｏｉｏｏｏｏｏｌ 内でエラーが発生したと判定され、 マシンは、キャッシュ・データ・フ ロー・ハードウェアが障害を起こし たアドレス及びキャッシュ・セット から反転再試行を開始できる状態に なる。
キャッシュ・データ・フロー・ハー ドウェアが障害を起こしたバイト・ アドレスの所でキャッシュ行を読み 取り、そのデータをアウトページ・ バッファに入れる。
キャッシュ・データ・フロー・ハー ドウェアがデータを反転して、イン ページ・バッファにロードし、キャッ シュ行書込みの準備をする。
キャッシュ・データ・フロー・ハー ドウェアがインページ・バッファの 内容をアドレスされたキャッシュ項 目に書き込む。ビット２は障害状態 に反転されている。
００００００００１　　アウトページ・バッファの内容
がキャッシュ・データ・フロー・ハー ドウェアによって反転され、正しく なったデータがアウトページ・バッ ファにラッチされる。パリティ検査 で、有効なデータがレジスタ内に存 在することが示される。
コノキャッシュ・エラー検出及び訂正システムは、既存
の多数のシステム機能を利用し、また検出されたエラー
がない場合には機能しないため、極めて効率が高い。
第６図を参照すると、実記憶装置６０１　（Ｌ３）と拡
張記憶機構６１０（Ｌ４）の間でデータを転送する機構
は、記憶階層中でそのすぐ上にあるキャッシュによって
サポートされる行のサイズに匹敵する行サイズで機能す
る。４個１組のコマンドがその行をある論理タイプの記
憶装置がら別の論理タイプの記憶装置に移す。通常のキ
ャッシュ構造の外部にある記憶バッファを使うことによ
り、。
データ転送が完全に記憶サブシステムの内部で行なわれ
るため、システム内のキャッシュの汚染なしにデータ移
動が可能となる。
実記憶装置（Ｌ３）６０１と拡張記憶機構（Ｌ４）６１
０は、共通の１組のカードを２つの純粋に論理的な区域
に分けて共用する。好ましい実施例では、Ｌ３メモリと
Ｌ４メモリの境界を、１６Ｍバイトの境界に設定するこ
とができる。Ｌ３メモリは境界の下側になり、Ｌ４メモ
リは上側になる。
システム内のＬ２キャッシュのサイズに相当する１２８
バイトの行を保持できる記憶バッファを、Ｌ３メモリと
Ｌ４メモリの間のデータ転送用のステージング域として
使用する。好ましい実施例では、４個１組の記憶装置コ
マンドにより、記憶バッファとＬ３記憶装置６０１また
はＬ４記憶機構６１０との間のデータ転送を行なわせる
。あらゆるデータ移動は１２８バイトずつ行なわれ、各
１２８バイト・フィールドはそれぞれ記憶装置中の１２
８バイトの境界上がら始まる。
中央演算処理装置のマイクロコードが使用する４つの記
憶装置コマンドは、記憶バッファへのし３行転送（ＴＬ
３ＬＭＢ）コマンド、記憶バッファへのし４行転送（Ｔ
Ｌ４ＬＭＢ）コマンド、Ｌ３行への記憶バッファ転送（
ＴＭＢＬ３Ｌ）コマンド、Ｌ４行への記憶バッファ転送
（ＴＭＢ　Ｌ　４　Ｌ）コマンドである。これらのコマ
ンドは対になって使用され、各コマンドが動作の半分を
実行して、ある記憶位置から別の記憶位置へのデータ転
送を行なう。各コマンド対はある記憶位置から別の記憶
位置に１２８バイトの行をコピーする。
ＴＬ３ＬＭＢコマンドとＴＬ４ＬＭＢコマンドは共に指
定された記憶装置の位置から１２８バイトの行を記憶バ
ッファにコピーする。コマンドと１２８バイトの境界上
の絶対アドレスとを含む要求が、まずＬ３／Ｌ４記憶制
御装置１２（第１図）に対して行なわれる。記憶制御装
置１２は、要求された記憶資源及び記憶バッファに対す
るアクセスを許可しなければならない。Ｌ３／Ｌ４記憶
制御装置１２によってこれらのコマンドが選択されると
、要求側プロセッサの記憶バッファにロックがかけられ
る。これによって記憶バッファの使用が直列化される。
記憶バッファにロックをかけたプロセッサしかそれを解
除することができない。
前述のように、Ｌ２キャッシュ・バッファ記憶機構２６
（第２図）はストアイン型キャッシュであり、したがっ
てＴＬ３ＬＭＢコマンドによって要求された１２８バイ
トの行がＬ２キャッシュ内に存在することができる。そ
うしたケースでその行が変更されていない場合、Ｌ３記
憶装置から記憶バッファにデータが取り出される。その
行がＬ２キャッシュ内に存在し、がっ変更されている場
合、データはＬ３記憶装置に再記憶されて、記憶バッフ
ァにコピーされる。Ｌ２キャッシュ内の行の状況は、そ
の行がＬ３記憶装置にコピーされたので、未変更である
が依然有効であることを示すように更新される。記憶キ
ー内の、その１２８バイトの行を含む４にバイトのペー
ジに関連する参照ビットが活動状態にセットされる。
プロトコル上の理由から、ＴＬ４ＬＭＢによって要求さ
れた１２８バイトの行は、Ｌ２キャッシュ内に存在する
ことができない。Ｌ２キャッシュにコピーできるのはＬ
３記憶装置からのデータだけである。したがって、この
コマンドの場合は、データが単にＬ４記憶機構から記憶
バッファにコピーされる。
ＴＭＢＬ３ＬコマンドとＴＭＢ　Ｌ　４　Ｌコマンド情
報に記憶バッファから１２８バイトの行を指定された記
憶装置の位置に移す。コマンドと１２８バイトの境界上
の絶対アドレスとを含む要求が、まずＬ３／Ｌ４記憶制
御装置に対して行なわれる。
記憶制御装置は必要な記憶資源及び記憶バッファに対す
るアクセスを許可しなければならない。コマンドは、以
前に同じプロセッサによって記憶バッファのロックがセ
ットされていたときだけ、Ｌ３ボートまたはＬ４ボート
を争奪する。Ｌ３／Ｌ４記憶制御装置によって選択され
たとき、記憶バッファのロックがリセットされる。これ
によって、記憶バッファが解放され、システム内の別の
プロセッサがそれを使用できるようになる。
前述のように、Ｌ２キャッシュ・バッファ記憶機構２８
はストアイン型キャッシュである。ＴＭＢＬ３Ｌコマン
ドによって変更された１２８バイトの行は、Ｌ２キャッ
シュ内に存在することができる。そうした場合、記憶バ
ッファの内容がＬ３記憶装置に移されて古いデータに置
き換わるので、その行はＬ１キャッシュ・コピーと共に
無効になる。その１２８バイトの行を含む４にバイトの
ページに関連する記憶キー内の参照ビット及び変更ビッ
トが活動状態にセットされる。ＴＭＢＬ４Ｌコマンドに
よって要求された１２８バイトの行は、Ｌ２キャッシュ
内には存在できず、記憶バッファ内にのみ存在できる。
Ｌ２キャッシュにコピーできるのは、Ｌ３記憶装置から
のデータだけである。
データは単に記憶バッファからＬ４記憶機構の位置にコ
ピーされる。
これらのコマンドを用いると、プロセッサが時間をかけ
て記憶装置からデータを取り出し、それをプロ・セッサ
中のどこかに入れ、次いでそれを送受反転して再度記憶
する必要がなくなり、こうしたデータ移動を必要とする
命令の性能が著しく向上する。
前記の各命令によって実行できる１２８バイトよりもず
っと長いデータのブロックを移動しなければならない場
合がしばしばある。ＰＡＧＥ　　ＩＮ命令は、Ｌ４記憶
機構から４にバイトのブロックをＬ３記憶装置に移す。
ＰＡＧＥ　　ＯＵＴ命令は、Ｌ３記憶装置から４にバイ
トのデータ・ブロックをＬ４記憶機構に移す。記憶装置
コマンドは一時に１２８バイトしか移動しないので、３
２反復のマイクロコード・ループを用いて、各反復の後
で記憶装置アドレスを更新して４にバイトのブロックの
移動を行なう。ＰＡＧＥ　　ＩＮ命令では、このループ
は、ＴＬ４ＬＭＢ−ＴＭＢＬ３Ｌコマンド対から構成さ
れる。ＰＡＧＥ　　ＯＵＴ命令では、ループはＴＬ３Ｌ
ＭＢ−ＴＭＢＬ４Ｌコマンド対から構成され・る。
ＰＡＧＥ　　ＩＮ命令及びＰＡＧＥ　　ＯＵＴ命令は、
拡張記憶機構のブロック番号を使ってＬ４ブロックを指
定する。マイクロコードは、Ｌ３記憶装置とＬ４記憶装
置の間の論理分割アドレスを考慮に入れて、この番号を
記憶サブシステムが受入れ可能な絶対アドレスに変換し
てから、データ転送コマンドを実行させる。
ＭＯＶＥ　　ＬＯＮＧ命令も、記憶装置間転送コマンド
を利用する。各記憶装置オペランドが記憶装置内の１２
８バイトの境界上で境界合せされている場合、完全な１
２８バイトの行すべてに対してＴＬ３ＬＭＢ−ＴＭＢＬ
３Ｌコマンド対を実行することができる。これによって
、中央演算処理装置内で、データをプロセッサまで移し
記憶装置に戻す取出し一記憶ループを実行する必要がな
くなる。そのため、ＭＯＶＥ　　ＬＯＮＧ命令が実際に
データ移動を必要とする場合に、この命令の性能が著し
く向上する。
第７図を参照すると、指定されたコマンド情報を保持す
るコマンド・バッファ７１０が設けられている。記憶待
ち行列７２０は、前記のように機能する。部分７２０ａ
に、記憶要求のアドレス、及び順次または非順次という
記憶動作のタイプ、。
及びその他の状況情報を指定する制御情報が入っている
。順次記憶要求ブロック７３０は、データを累積してブ
ロックとして記憶することの必要な順次記憶要求の存在
を示す。Ｌ２書込みバッファ７４０とＬ２書込みバッフ
ァ７５０は、２５６バイトのデータ記憶域を提供する。
バッファ７６０にはＬ２キャッシュ・コマンドとアドレ
スが入る。
要約すると、上記の４つのデータ転送コマンドは、記憶
装置間で大組のデータを移動するＩＢＭシステム３７０
命令をサポートするのに有効である。これらのコマンド
は、Ｌ３記憶装置とＬ４記憶機構の間でデータ転送を行
なうのに十分なフレキシビリティをもつ。記憶装置の整
合性を維持する問題は、データをＬ２キャッシュ行のサ
イズと同じブロックとして移動して、既存の記憶装置整
合機構がこれらのコマンドに対しても曇くようにすると
容易になる。Ｌ３／Ｌ４記憶装置のアクセス時間がコマ
ンド実行速度の制限ファクタとなる稈度までパイプライ
ン化が実現できる。データは記憶装置から記憶システム
内のバッファに直接転送され、記憶装置に再度戻される
。この技術により、単に記憶装置間転送を行なうのには
不必要なデータがキャッシュ・バッファ記憶機構にイン
ページされないので、キャッシュ・ヒツト率も向上する
。言い換えれば、キャッシュ空間を割り振るアルゴリズ
ムが、記憶装置間転送の影響を受けない。
次に、このシステムによるベクトル記憶動作の実行の仕
方、とくに第８図及び第９図に示す態様を考えると、ベ
クトル・プロセッサの記憶動作が通常の中央演算処理装
置の記憶装置参照パターンとは著しく異なることが理解
できる。ベクトル・プロセッサに合った特定の動作モー
ドを含めることにより、システム性能が思いもかけず著
しく向上することが判明した。
このシステムは、行取出しモードと要素取出しモードの
どちらにも対処できる。行取出しは、データ・ストリー
ム化をサポートし、データをほぼ最大理論速度でベクト
ル・プロセッサに転送する。
要素取出しモードは、記憶サブシステムとベクトル・プ
ロセッサの間で１回データ転送が必要なだけで、記憶装
置内の要素間の大きなストライド（分離間隔）を処理す
ることができる。このような要求は、関連する中央演算
処理装置に対するＬ２記憶キャッシュ待ち行列を利用し
て、要素取出し要求を待ち行列化し、共用し２キヤツシ
ユ資源上で最大の要求処理速度が可能となる。
ベクトル・プロセッサ取出しではＬ１キャッシュが迂回
されて、より大きなＬ２キャッシュ記憶機構によるパイ
プライン化が可能になる。
このシステムは、非順次要素記憶モード、順次光１行モ
ード、及び順次部分行モードの記憶装置取出しを行なう
ことができる。非順次モードは、記憶装置内の要素相互
間の大きなストライドをサポートし、１要求当たり最大
８バイトが記憶できる。順次部分行モードは小さなスト
ライドをサポートするが、このタイプの動作のためのＬ
２キャッシュ・アクセスに関連する使用中時間が削減さ
れる。順次光１行モードは、連続するデータ要素の完全
Ｌ２キャッシュ行への記憶をサポートシ、シたがってＬ
２キャッシュ・ミスが起こったとき、キャッシュ・イン
ベージを行なう必要が緩和される。これら様々なモード
は異なるデータ編成を、ベクトル・プロセッサの性能が
最高になり、同時に共通し２キヤツシユ資源の利用度が
最小となるような形でサポートする。
第８図を参照すると、データ処理システムに複数のベク
トル・プロセッサ８００Ａ１８００Ｂ。
８００Ｃが含まれている。データ処理システムには、前
述の中央演算処理−装置２ＯＡ、２０Ｂ、２０Ｃも含ま
れている。ベクトル・プロセッサと中央演算処理装置は
、それぞれ制御バス８１０Ａ。
８１０Ｂ、８１０Ｃで接続されている。各ベクトル・プ
ロセッサは、それぞれデータ・バス８２０Ａ１８２０Ｂ
１８２０ＣでＬ１キャッシュ１８Ａ１１８Ｂ、１８Ｃに
接続されている。各データ・バスはＬ２キャッシュを通
過するが、ベクトル記憶動作の場合し１キヤツシユは迂
回される。
好ましい実施例では、ベクトル・プロセッサはとくにＩ
ＢＭシステム３７０ベクトル・アーキテクチャの命令セ
ットを処理するように設計されている。中央演算処理装
置は、まず命゛令コードを復号し作業をベクトル・プロ
セ・ソサに渡すことにより、こうした命令の実行に関与
する。中央演算処理装置は、ベクトル・プロセッサがそ
のための作業を実行している間も活動状態であるが、ベ
クトル・プロセッサが特定のベクトル命令に必要な作業
を完了するまで、次の命令に進まない。
中央演算処理装置は、ベクトル・プロセ、ソサに対する
すべての記憶装置参照を処理する。ベクトル取出しは、
中央演算処理装置がベクトル・プロセッサに代わって出
す要求である。中央演算処理装置２ＯＡ、２０Ｂ、２０
Ｃが使用するノ＼−ドウエア経路は、ベクトル取出し中
も使用される。各中央演算処理装置は、ベクトル取出し
動作の間、Ｌ２キャッシュ２６Ａに接続された制御バス
８４０Ａ、８４０Ｂ、８４０Ｃを介してＬ２キャッシュ
にコマンドを出す。
ベクトル取出し動作の間、ＬＬキャッシュは、ベクトル
・プロセッサに渡された記憶装置データを記録しない。
すべてのベクトル取出してＬ１キャッシュは迂回される
ので、Ｌ２キャッシュ・バッファ記憶機構がベクトル取
出し要求バイブライン中でデータ供給源となる。
ベクトル記憶動作は、中央演算処理装置がベクトル・プ
ロセッサに代わって出す要求である。Ｌ１記憶待ち行列
とベクトル・プロセッサに対して同時に要求が出される
。ベクトル・プロセッサからくる、記憶要求に関連する
データは、コマンド及びアドレスの後にＬ１記憶待ち行
列に入る。ベクトル記憶要求に必要なすべての情報がＬ
１記憶待ち行列に入っているとき、それは続いてＬ２キ
ャッシュ・バッファ記憶機構に記憶するため、Ｌ２記憶
待ち行列に渡される。Ｌ１キャッシュは、ストア・スル
ー型設計なので、Ｌ１キャッシュ中にコピーが見つかっ
たとき、ベクトル記憶要求によってそれを更新すること
ができ、また記憶要求がＬ２キャッシュに入ったとき無
効にすることができる。Ｌ２キャッシュは、ベクトル記
憶要求用のストアイン型キャッシュであり、記憶装置の
整合性は既存のＬ２キャッシュ・ノ１−ドウエアによっ
て維持される。
ベクトル動作は、様々なデータ・タイプ及びデータ編成
に関連する。ベクトルは、記憶装置内の同様のデータ要
素の集まりであると定義される。ベクトルは共通の要素
長とデータ形式をもつ。その長さは２バイト、４バイト
または８バイトであり、記憶装置内の一体的境界上に境
界合せされて、半ワード要素（ＨＷＥ）　、フルワード
要素（ＦＷＥ）及びダブルワード要素（ＤＷＥ）を作成
する。ベクトル中の各要素間の分離間隔をストライドと
呼ぶ。ベクトル内の連続する要素のストライドは１であ
る。
複素数は、同一要素の実数部と虚数部が記憶装置内の連
続する位置に記憶される。複素数が記憶装置内でベクト
ルの連続する要素として記憶されるとき、実数部及び虚
数部は２のストライドで分離されることになる。複素数
ベクトルを処理するには、実数部と虚数部を別々に処理
する必要がある。したがって、２のストライドを処理で
きることは、このシステムの重要な様態である。
行列のデータは、行本位または列本位で記憶される。記
憶が行木位で、ある行のすべての要素にアクセスするこ
とが望まれる場合、ある行のすべての要素は記憶装置中
で連続して記憶されるので、データは１のストライドで
アクセスされる。ある列のすべての要素にアクセスする
ことが望まれるときは、列の数に等しいストライドで各
要素が分離される。大きな行列では、所期の各要素がそ
れぞれ異なるキャッシュ行中にあるように分離すること
ができる。最適の性能を実現するには、キャッシュ行の
全体ではなくて所期の要素だけにアクセスすることが不
可欠である。
以上の議論から、要素サイズとストライドがベクトル記
憶装置アクセス動作における重要なファクタであること
が容易に理解できる。
ベクトル取出しには、行取出しと要素取出しがある。行
取出しはＬ１キャッシュのサイズに関係するもので、こ
のサイズは好ましい実施例では６４バイトである。この
タイプの各取出しアクセスはＬ１キャッシュを何効に迂
回して、Ｌ２キャッシュに直接送られる。各行取出しは
、Ｌ２キャツシュ・ハードウェアにとってプロセッサ上
１キヤツシユ・インページ要求に見える。各行取出しに
は、Ｌ２キャッシュ読取りサイクルが必要であり、各サ
イクルで所期のＬ１キャッシュ行の３２バイトにアクセ
スする。データは８サイクルかかって要求側プロセッサ
のＬ１キャッシュを経て関連するベクトル・プロセッサ
に転送される。
要素取出しも２つのＬ２キャッシュ読取りサイクルを利
用するが、読取りアクセスはただ１つでよい。これは、
２サイクルＬ２キヤツシユ設計となっているためである
。Ｌ１キャッシュを介してその要素を関連するベクトル
・プロセッサに送るのに、ただ１つのデータ転送サイク
ルでよい。
要素取出し及び行取出しのＬ２キャッシュ・ミスは、要
素取出し時にＬ１キャッンユに行なわれるデータ転送の
回数以外の点では、Ｌ２キャソンユ・ミスの場合のプロ
セッサ上１キヤツシユ・インページ要求と同様に処理さ
れる。
プロセッサ・マイクロコードを使って、どのタイプの要
求を使用するか決定する。３連式システム、すなわち３
プロセツサ・システムでは、回転木馬型優先順位アルゴ
リズムが、Ｌ２キャッシュに対するプロセッサのアクセ
スを制御する。すなわち、各プロセッサが３優先順位サ
イクルごとに１回アクセスでき、各アクセスに２サイク
ルを要する場合、各プロセッサは６サイクルに１回Ｌ２
キャッシュにアクセスできることになる。行取出しに８
データ転送サイクルを要する場合、Ｌ２キャッシュの処
理速度ではなくて転送サイクルが、データ転送速度に対
する制限要因となる。非連続の要素が行取出しを使用す
る取出しのとき、その余分のデータは単にベクトル・プ
ロセッサによって廃棄される。
要素取出しでは、Ｌ２キャッシュが３つのプロセッサす
べてによって完全に利用される場合、６サイクルごとに
ただ１回の要素転送が行なわれる。
最良のケースでは、要求側プロセッサがあらゆる優先順
位サイクルでＬ２キャッシュに対するアクセスを許可さ
れる場合、２サイクルごとに１回のデータ転送が起こる
。行取出しでは、可能ならより大きな帯域幅がもたらさ
れる。
ハードウェアによる行取出し動作の実施態様では、プロ
センサ上１キヤツシユ・インページ要求の場合と同じコ
マンド・バッファを利用する。コマンドと所期の最初の
要素のダブルワード・アドレスがＬ２キャッシュに転送
される。オペランド・キャッシュを示すＬ１キャッシュ
識別子と、実際のＬ１キャッシュではなくベクトル・プ
ロセッサをデータの宛先として識別するＬ１キャッシュ
・セントが、行取出し要求の一部である。データはＬ１
キャッシュにインページされず、接続されたベクトル・
プロセッサ中に存在するデータのレコードはＬ２キャッ
ンユ・レベルで維持されない。
要素取出し中のＬ２キャッシュの利用度を高めるため、
要求はプロセッサの記憶待ち行列を利用する。こうした
動作では、記憶待ち行列が要素取出し待ち行列として働
く。データは各Ｌ２キャッシュ取出しアクセスで転送さ
れるので、コマンドとアドレスだけが待ち行列に入れら
れる。その利点は、取出し要求が、プロセッサ記憶の要
求源中のＬ２キャッシュ要求優先順位への入力端でスタ
ックされることである。Ｌ２キャッシュ優先順位に対す
る要求タイプを識別するベクトル要素取出しビットが、
記憶待ち行列に加えられる。ＩＢＭシステム３７０ベク
トル命令の環境では、あるシステム３７０命令のための
記憶待ち行列内で、ベクトル取出し及び記憶混合要求を
扱う必要はない。
要素取出しは、２サイクルごとに１回の最大速度で記憶
待ち行列から処理を受けることができる。
ベクトル記憶要求は、要素記憶、部分行記憶、丸１行記
憶の３つのモードで扱われる。要素記憶は、記憶サブシ
ステム中ではプロセッサ非順次記憶及び動作終了と同様
にして処理される。唯一の違いは、Ｌ１キャッシュ・レ
ベルにある。中央演算処理装置記憶要求のためのデータ
はベクトル・プロセッサからくるので、コマンド及びア
ドレスの後でＬ１記憶待ち行列に入る。データを受は取
ると、要求を共通記憶レベルで処理するためＬ２記憶待
ち行列に転送することができる。Ｌ２キャッシュ・ヒツ
トの各要素記憶には、２つのＬ２キャフシュ書込みサイ
クルを要する。第１のサイクルは選択されたキャッシュ
・セット情報がキャッシュ書込みコマンド制御を処理で
きるようにするために必要であり、第２サイクルで８バ
イト要素ニ正しい２バイトが書き込まれる。
部分行記憶は、記憶サブシステム中でプロセッサ順次記
憶要求と同様に扱われるが、例外が２点ある。第１に、
プロセッサ順次記憶要求は記憶フィールド内のすべての
バイトを変更するが、部分行記憶は記憶されるバイトに
ギャップを設けて、結果を２のストライドで記憶できる
ようにする。
Ｌ１記憶待ち行列内で、要求は真の順次記憶と同様に扱
われる。この相違は、記憶待ち行列から結果が除去され
るとき、Ｌ２記憶書込みバッファ内で処理される。当該
のデータ・バイトと記憶バイト・フラグがＬ２順次記憶
書込みバッファにロードされる。Ｌ２キャッシュが更新
されると、記憶バイト・フラグの制御下でＬ２キャッシ
ュ行内の所期のバイトだけを修正して、１２８バイトの
キャッシュ行の書込みが行なわれる。
第２の相違点は、Ｌ２キャッシュ更新のタイミングに関
するものである。ＩＢＭシステム３７０ベクトル命令は
、記憶装置内の２５６バイトよりはるかに多くのバイト
をも変更することができる。
Ｌ２順次記憶書込みバッファは、長さ２５６バイトであ
る。したがって、ベクトル記憶フィールド中で２５６バ
イトの境界を横切る度に、ハードウェアによって強制的
に内部順次記憶が動作終了になり、Ｌ２順次記憶書込み
バッファ中で作成されたＬ２キャッシュ行がＬ２キャッ
シュに書き込まれる。そのため、ベクトル命令に対する
記憶待ち行列のあふれが、有効に防止される。
丸１行記憶は、アクセスされたＬ２キャッシュ行内のす
べてを変更する記憶動作に等しいストライドに対してし
か使用されないこと以外は、部分行記憶と同様に扱われ
る。丸１行記憶は最終的にＬ２キャッシュ行の全体を更
新するので、旧データを後で重ね書きするためだけにイ
ンページする必要がない。そのため、通常ならＬ２キャ
ッンユ中での順次記憶処理に関連するＬ２キャッシュ・
ミスに必要な、Ｌ３取出しアクセスを迂回することがで
き、したがってＬ３使用中時間が減り、それに応じてベ
クトル記憶応答時間が改善される。
この動作は、回線保留レジスタに関連するｎｏｔ−ｉｎ
−ｈｅｒｅビットを利用する。
マイクロコードは、ＩＢＭシステム３７０ベクトル命令
の要件に基づいて、使用する記憶要求のタイプを決定す
る。要素記憶は、２よりも大きなストライドを必要とす
るベクトル命令に使用される。こうした動作は、そのマ
スク・ビットが活動状態にセットされている要素に対し
てのみ記憶を実行させる、マスク・レジスタの制御下で
ベクトル命令の結果を記憶することを含むことがある。
部分行記憶は、複素数のようにその要素が２のストライ
ドで分離されているベクトルに使用される。
部分行記憶はまた、ストライドは１であるが、Ｌ２キャ
ッシュ行全体が更新されることはない場合にも使用され
る。丸１行記憶は、ストライドが１であり、完了したＬ
２キャッシュ行が変更される場合にのみ使用される。
Ｌ２キャッシュ・ヒツトの場合、要素記憶を用いると、
２サイクルごとに要素１個という最大記憶速度が可能と
なる。もちろん、プロセッサが利用可能なあらゆるサイ
クルで優先順位を得ると仮定しての話である。最悪の場
合、プロセッサは３優先順位サイクルごとに１回優先順
位を得ることが保証されている。その場合、６サイクル
ごとに要素１つの記憶速度になる。順次記憶の場合、部
分行記憶でも丸１行記憶でも、記憶速度は１サイクル当
たり１要素である。大部分の記憶要求ではＬ２キャッシ
ュに対するアクセスが不要なので、この速度は基本的に
Ｌ２キャッシュ中の他のプロセッサの動作とは独立して
いる。Ｌ２キャッシュに記憶された各１２８バイトごと
に、５つのＬ２キャッシュ・サイクルしか要さない。２
つは初期Ｌ２キャッシュ行検査のためであり、３つはＬ
２キャッシュへの実際の行書込みのためである。
ベクトル要素記憶をサポートするため、それがベクトル
記憶非順次記憶要求であることを示す特定のビットを記
憶待ち行列に入れる。Ｌ１記憶待ち行列中で転送ポイン
タは更新されず、ベクトル・プロセッサからデータを受
は取るまで、この要求がＬ２キャッシュに転送されるこ
とが妨げられる。
Ｌ２キャッシュ要求優先順位中では、ベクトル非順次記
憶が動作終了を伴うプロセッサ非順次記憶として現われ
、Ｌ２記憶待ち行列化時に処理可能な記憶となる。
ベクトル行の記憶では、記憶要求が順次部分行記憶要求
または順次丸１行記憶要求というベクトル記憶であるこ
とを示す記憶待ち行列項目制御ビットを加える必要があ
る。また、２５６バイトの記憶域境界を横切るたびに、
Ｌ２記憶待ち行列順次記憶処理ハードウェアが内部動作
終了を発生する。
ｎｏｔ−ｉｎ−ｈｅｒｅビットは、丸１行処理中に、Ｌ
２キャッシュ・ミスに伴う不利益を減らすために利用さ
れる。
Ｌ２キャッシュ・ヒツトの場合のベクトル・プロセッサ
要素取出しのタイミング図を、第９図に示す。前記の様
々な信号のタイミングと信号列が示されている。
Ｅ０発明の効果 本発明により、その反転−再試行技術は、エラーが発生
しない限りシステムの性能に影響を与えない。すなわち
、システムの正常動作はまったく影響を受けず、余分の
時間がかからない。それに、本発明ハ、ハード・ビット
・エラーから回復し、短い回復アルゴリズムの実行に必
要な最小限のハードウェアでデータを回復させる能力を
もたらす。
【図面の簡単な説明】
第１図は、単一プロセッサ・コンピュータ・システムの
概略図である。 第２図は、３連式コンピュータ・システムの概略図でる
。 第３図は、第１図及び第２図に示したＩ／Ｄキャッシュ
（ＬＬ）、Ｉユニット、Ｅユニット、制御記憶装置（Ｃ
／Ｓ）の詳細構成図である。 第４図は、第２図の３連式コンピュータ・システムの別
の概略図である。 第５図は、第４図の記憶サブシステムの詳細構成図であ
る。 第６図は、主記憶装置内の実記憶装置と拡張記憶機構の
配置図である。 第７図は、記憶バッファ用制御装置の構成図である。 第８図は、ベクトル・プロセッサを中央演算処理装置に
接続する仕方を示す構成図である。 第９図は、ベクトル・プロセッサの取出し動作のタイミ
ング図である。 １０・・・・Ｌ３メモリ、１２・・・・記憶制御装置（
ＳＣＬ）、１４・・・・統合入出力サブシステム、１６
・・・・統合アダプタ／単一カード・チャネル、１８・
・・・命令／データ（Ｉ　／Ｄ）キャッシュ（Ｌｌ）、
２０・・・・制御記憶装置（命令／実行ユニット）、２
２・・・・ベクトル・プロセッサ（ＶＰ）、２４・・・
・多重システム・チャネル通信ユニット、２６・・・・
記憶サブシステム（ＢＳＵ）　、２６Ａ。 ２６Ｂ・・・・Ｌ２キャッシュ／バス切換えユニット、
２８Ａ、２８Ｂ・・・・共用チャネル・プロセッサ。

Claims (2)

    【特許請求の範囲】
  1. （１）中央演算処理装置と、主記憶装置と、前記中央演
    算処理装置と前記主記憶装置との間に論理的に配置され
    たデータ・キャッシュと、前記主記憶装置との間でデー
    タを転送する拡張記憶装置とを有するデータ処理システ
    ムであって、 前記データ・キャッシュと同じサイズを有する専用記憶
    バッファと、 拡張記憶装置から記憶バッファへのデータ転送命令に応
    じて、前記拡張記憶装置からデータを取り出して当該取
    り出したデータを前記専用記憶バッファへロードするデ
    ータ転送手段と、 記憶バッファから実記憶装置へのデータ転送命令に応じ
    て、前記専用記憶バッファからデータを取り出して当該
    取り出したデータを前記実記憶装置へロードするデータ
    転送手段と、 を含む前記データ処理システム。
  2. （２）中央演算処理装置と、主記憶装置と、前記中央演
    算処理装置と前記主記憶装置との間に論理的に配置され
    たデータ・キャッシュと、前記主記憶装置との間でデー
    タを転送する拡張記憶装置とを有するデータ処理システ
    ムであって、 前記データ・キャッシュと同じサイズを有する専用記憶
    バッファと、 主記憶装置から記憶バッファへのデータ転送命令に応じ
    て、前記主記憶装置からデータを取り出して当該取り出
    したデータを前記専用記憶バッファへロードするデータ
    転送手段と、 記憶バッファから拡張記憶装置へのデータ転送命令に応
    じて、前記記憶バッファからデータを取り出して当該取
    り出したデータを前記拡張記憶装置へロードするデータ
    転送手段と、 を含む前記データ処理システム。
JP1155987A 1988-06-28 1989-06-20 データ処理システム Granted JPH0245845A (ja)

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US21243288A 1988-06-28 1988-06-28
US212432 1988-06-28

Publications (2)

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JPH0245845A true JPH0245845A (ja) 1990-02-15
JPH0574101B2 JPH0574101B2 (ja) 1993-10-15

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BR (1) BR8903173A (ja)
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5980296A (en) * 1996-06-24 1999-11-09 Yazaki Corporation Connecting structure for flat circuit body and connector
US11296467B2 (en) 2012-11-06 2022-04-05 Server Technology, Inc. High outlet density power distribution unit

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5269009A (en) * 1990-09-04 1993-12-07 International Business Machines Corporation Processor system with improved memory transfer means
US5717895A (en) * 1994-12-01 1998-02-10 Cray Research, Inc. Associative scalar data cache with write-through capabilities for a vector processor
GB2390700B (en) 2002-04-15 2006-03-15 Alphamosaic Ltd Narrow/wide cache
US6922754B2 (en) 2002-12-09 2005-07-26 Infabric Technologies, Inc. Data-aware data flow manager
DE102012203640A1 (de) 2012-03-08 2013-09-12 Robert Bosch Gmbh Verfahren zum Lösen einer Rückhalteeinrichtung für einen Aufsaßen auf einem Fahrzeug und ein diesbezügliches Fahrzeug
US9477550B2 (en) 2013-10-24 2016-10-25 Globalfoundries Inc. ECC bypass using low latency CE correction with retry select signal

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60138653A (ja) * 1983-12-27 1985-07-23 Hitachi Ltd 階層記憶制御方式
JPS61169949A (ja) * 1985-01-22 1986-07-31 Fujitsu Ltd バツフアメモリ制御方式
JPS6237754A (ja) * 1985-08-13 1987-02-18 Fujitsu Ltd 仮想拡張記憶方式

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084236A (en) * 1977-02-18 1978-04-11 Honeywell Information Systems Inc. Error detection and correction capability for a memory system
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60138653A (ja) * 1983-12-27 1985-07-23 Hitachi Ltd 階層記憶制御方式
JPS61169949A (ja) * 1985-01-22 1986-07-31 Fujitsu Ltd バツフアメモリ制御方式
JPS6237754A (ja) * 1985-08-13 1987-02-18 Fujitsu Ltd 仮想拡張記憶方式

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5980296A (en) * 1996-06-24 1999-11-09 Yazaki Corporation Connecting structure for flat circuit body and connector
US11296467B2 (en) 2012-11-06 2022-04-05 Server Technology, Inc. High outlet density power distribution unit

Also Published As

Publication number Publication date
EP0348616B1 (en) 1995-10-11
JPH0574101B2 (ja) 1993-10-15
EP0348616A2 (en) 1990-01-03
DE68924501D1 (de) 1995-11-16
DE68924501T2 (de) 1996-06-13
BR8903173A (pt) 1990-03-06
EP0348616A3 (en) 1991-03-13

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