JPS60138653A - 階層記憶制御方式 - Google Patents
階層記憶制御方式Info
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- JPS60138653A JPS60138653A JP58248678A JP24867883A JPS60138653A JP S60138653 A JPS60138653 A JP S60138653A JP 58248678 A JP58248678 A JP 58248678A JP 24867883 A JP24867883 A JP 24867883A JP S60138653 A JPS60138653 A JP S60138653A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は階層記憶制御方式に係シ、詳しくは、主記憶と
２階層以上のバッファ記憶とよ構成る多階層記憶におい
て、各階層のバッファ記憶が複数個存在し、それらに同
一アドレスのデータが入る可能性のある場合のバッファ
記憶間のデータの排他制御方式に関する。
２階層以上のバッファ記憶とよ構成る多階層記憶におい
て、各階層のバッファ記憶が複数個存在し、それらに同
一アドレスのデータが入る可能性のある場合のバッファ
記憶間のデータの排他制御方式に関する。
第１図は多階層記憶システムの一例であり、主記憶（以
下ＭＳと略す）１０１と演算処理装置（以下ＣＰＵ、！
：略す）１０３，１０４内＋７）ハフ７ア記憶（以下Ｂ
Ｓと略す）１０７，１０８と記憶制御装置（以下ＳＣと
略す）１ｏ２内の中間バッファ（以下ＷＳと略す）１ｏ
６とより構成されている例を示す。ＷＳ１０６は入出力
制御装置（以下ＣＨと略す）１０５とも接続されている
。
下ＭＳと略す）１０１と演算処理装置（以下ＣＰＵ、！
：略す）１０３，１０４内＋７）ハフ７ア記憶（以下Ｂ
Ｓと略す）１０７，１０８と記憶制御装置（以下ＳＣと
略す）１ｏ２内の中間バッファ（以下ＷＳと略す）１ｏ
６とより構成されている例を示す。ＷＳ１０６は入出力
制御装置（以下ＣＨと略す）１０５とも接続されている
。
第１図に示す如きシステムにおいては、ＷＳ１０６から
Ｂ５１０７．１０８への転送はブロック単位に行なわれ
、ＭＳ １０１からＷＳｉ０６への転送は１個又は複数
個のブロックを単位とする所謂ライン単位に転送される
のが一般的である。
Ｂ５１０７．１０８への転送はブロック単位に行なわれ
、ＭＳ １０１からＷＳｉ０６への転送は１個又は複数
個のブロックを単位とする所謂ライン単位に転送される
のが一般的である。
第１図では、ラインは４個のブロックよシ構成される例
を示しである。今、ＣＰＵ１０３がブロックα。内のデ
ータを読出そうとした時、該ブロックがＢ５１０７に存
在しない場合、ＷＳ １０６をアクセスしてブロックａ
。をＢ５１０７へ取込む。
を示しである。今、ＣＰＵ１０３がブロックα。内のデ
ータを読出そうとした時、該ブロックがＢ５１０７に存
在しない場合、ＷＳ １０６をアクセスしてブロックａ
。をＢ５１０７へ取込む。
この際、ＷＳ１０６上にブロックα。を含むラインＡが
存在しない場合、５Ｃ１０２はＭＳ １０１をアクセス
し、ＭＳ １０１からラインＡを読出してＷＳ １０６
へ取込むと同時に、Ｂ５１（１７へも転送する。同様に
、ＣＰＵ１０４がブロックα。内のデータを読出そうと
し、該ブロックがＢ５１０８に存在しないと、ＷＳ １
０６よりブロックα。を取込む。この時、第１図に示す
如（、Ｂ５１０７にブロックσ。が登録されていると、
ブロックα。はＢ５１０７と１０８の両方に同時に存在
することになる。
存在しない場合、５Ｃ１０２はＭＳ １０１をアクセス
し、ＭＳ １０１からラインＡを読出してＷＳ １０６
へ取込むと同時に、Ｂ５１（１７へも転送する。同様に
、ＣＰＵ１０４がブロックα。内のデータを読出そうと
し、該ブロックがＢ５１０８に存在しないと、ＷＳ １
０６よりブロックα。を取込む。この時、第１図に示す
如（、Ｂ５１０７にブロックσ。が登録されていると、
ブロックα。はＢ５１０７と１０８の両方に同時に存在
することになる。
第１図の如き多階層記憶システムにおいて、バッファ記
憶のストア方式は、Ｂ５１０７．１０８においてはその
制御の容易さからストアスル一方式（書込みをＢＳと同
時にＭＳにも行う方式）を、又、ＷＳ １０６において
は、ＭＳ １０１のスルーグツト軽減のだめにストアイ
ン方式（誓込みをＷＳだけに行い、リプレースの際にＭ
Ｓにもどす方式）を採用することが多い。こ＼でも、Ｂ
ＳＩＱ７．１０８はストアスル一方式、ＷＳ １０６は
ストアイン方式をとるとする。
憶のストア方式は、Ｂ５１０７．１０８においてはその
制御の容易さからストアスル一方式（書込みをＢＳと同
時にＭＳにも行う方式）を、又、ＷＳ １０６において
は、ＭＳ １０１のスルーグツト軽減のだめにストアイ
ン方式（誓込みをＷＳだけに行い、リプレースの際にＭ
Ｓにもどす方式）を採用することが多い。こ＼でも、Ｂ
ＳＩＱ７．１０８はストアスル一方式、ＷＳ １０６は
ストアイン方式をとるとする。
前述した如く、Ｂ５１０７と１０８には同時に同一のブ
ロックが登録される事がある。今、ブロックｃＬｏが両
Ｂ５１０７，１０８に同時に存在する状態で、ＣＰＵ１
０３がブロックα。内のデータを書変えた場合、Ｂ５１
０７内のブロックｃＬｏは更新されるが、Ｂ５１０８内
のブロックα、は更新され々いため、データの不一致が
発生する。又、ブロックα。が両Ｂ５１０７，１０８に
登録されている状態で、Ｃｕ２Ｏ３がＷ’５１０６内の
ブロックα。
ロックが登録される事がある。今、ブロックｃＬｏが両
Ｂ５１０７，１０８に同時に存在する状態で、ＣＰＵ１
０３がブロックα。内のデータを書変えた場合、Ｂ５１
０７内のブロックｃＬｏは更新されるが、Ｂ５１０８内
のブロックα、は更新され々いため、データの不一致が
発生する。又、ブロックα。が両Ｂ５１０７，１０８に
登録されている状態で、Ｃｕ２Ｏ３がＷ’５１０６内の
ブロックα。
のデータを書変え更新した場合も、Ｂ５１０７゜１０８
内のブロックα。は更新されないため、ＷＳ１０６内の
ブロックα。とＢ５１０７，１０８内のブロックα。と
では、データの不一致が発生する。
内のブロックα。は更新されないため、ＷＳ１０６内の
ブロックα。とＢ５１０７，１０８内のブロックα。と
では、データの不一致が発生する。
か＼るデータの不一致を解消する方式としては、データ
の更新されなかったＢＳの該当ブロックを無効化する方
式が一般的に採用されている。
の更新されなかったＢＳの該当ブロックを無効化する方
式が一般的に採用されている。
第２図はＢＳのブロック無効化方式の一例を説明する図
である。第２図において、ＢＡＡ２０１はＢ５１０７の
ディレクトリ（バッファ・アドレス・アレイ）であり、
ＢＡＡ２０２はＢ５１０８のディレクトリである。ＢＡ
Ａ２０１．２０２は複数゛のエントリからなシ、各エン
トリはＢ５ｌＯ７，１０８のブロックと１対１に対応し
ている。
である。第２図において、ＢＡＡ２０１はＢ５１０７の
ディレクトリ（バッファ・アドレス・アレイ）であり、
ＢＡＡ２０２はＢ５１０８のディレクトリである。ＢＡ
Ａ２０１．２０２は複数゛のエントリからなシ、各エン
トリはＢ５ｌＯ７，１０８のブロックと１対１に対応し
ている。
その１つのエン） ＩＪは、第３図に示す如く、対応す
るＢＳブロックがＭＳ １０１の何番地に相当するアド
レスのデータであるかを示すアドレス（ＡＤＨ）部と、
そのエントリの有効性を示すＶビット部よシなっている
。インタフェース線ＺＯａ。
るＢＳブロックがＭＳ １０１の何番地に相当するアド
レスのデータであるかを示すアドレス（ＡＤＨ）部と、
そのエントリの有効性を示すＶビット部よシなっている
。インタフェース線ＺＯａ。
２０４．２０５は、各々ＣＰＵ１０３．１０４、ＣＨＩ
Ｏ５がストアを行なう事を示す信号と、そのストアア
ドレスを各ＣＰＵへ伝えるものである。
Ｏ５がストアを行なう事を示す信号と、そのストアア
ドレスを各ＣＰＵへ伝えるものである。
今、Ｂ５１０７．１０８にブロックα。が存在する場合
、ＢＡＡ２０１．２０２の該当エントリのＡＤＲ部には
、ブロックα。のＭＳ １０１上のアドレスαα０が登
録され、そのエントリのＶビットは′１″となって、該
ブロックのデータが有効である事を示している。こ＼で
ＣＰＵ１０３がＢ５ｌＯ７のブロックα。内のデータを
査変える場合、インタフェース２０３を介してＣＰＵ１
０４にブロックα。を書変える事を連絡する。これによ
りＣＰＵ１０４はＢＡＡ２０２を検索し、インタフェー
ス２０３によって送られてきたＣＰＵＩＯ３のストアア
ドレスαａｏがＢＡＡ２０２に登録されていることが分
るので、そのエントリを無効化（Ｖ＝０）する。もし、
ＢＡＡ２０２にアドレスαα０が登録されていなければ
何もしない。ＣＰＵ２０４がストアを行なう場合も同様
である。又、ＣＨＩ ０５がＷＳ １０６にストアを行
なう場合は、ＣＰＵＩＯ３，１０４の両方にインクフェ
ース２０５によってストアアドレスを送る。ＣＰＵ １
０３，１０４の無効化動作は、上記と同じである。
、ＢＡＡ２０１．２０２の該当エントリのＡＤＲ部には
、ブロックα。のＭＳ １０１上のアドレスαα０が登
録され、そのエントリのＶビットは′１″となって、該
ブロックのデータが有効である事を示している。こ＼で
ＣＰＵ１０３がＢ５ｌＯ７のブロックα。内のデータを
査変える場合、インタフェース２０３を介してＣＰＵ１
０４にブロックα。を書変える事を連絡する。これによ
りＣＰＵ１０４はＢＡＡ２０２を検索し、インタフェー
ス２０３によって送られてきたＣＰＵＩＯ３のストアア
ドレスαａｏがＢＡＡ２０２に登録されていることが分
るので、そのエントリを無効化（Ｖ＝０）する。もし、
ＢＡＡ２０２にアドレスαα０が登録されていなければ
何もしない。ＣＰＵ２０４がストアを行なう場合も同様
である。又、ＣＨＩ ０５がＷＳ １０６にストアを行
なう場合は、ＣＰＵＩＯ３，１０４の両方にインクフェ
ース２０５によってストアアドレスを送る。ＣＰＵ １
０３，１０４の無効化動作は、上記と同じである。
第４図はＢＳのデータネ一致を防止するための他の方式
を説明する図である。第４図においては、８Ｃ１０２内
にＢＡＡ２０１のコピーでちるＦ’ＡＡ４０１と、ＢＡ
Ａ２０２のコピーであるＦＡＡ４０２を持っている。Ｆ
ＡＡ４０１．４０２の構成はＢＡＡ２０１．２０２と同
じであり、ＢＡＡに登録する際に対応するＦＡＡにも登
録する。
を説明する図である。第４図においては、８Ｃ１０２内
にＢＡＡ２０１のコピーでちるＦ’ＡＡ４０１と、ＢＡ
Ａ２０２のコピーであるＦＡＡ４０２を持っている。Ｆ
ＡＡ４０１．４０２の構成はＢＡＡ２０１．２０２と同
じであり、ＢＡＡに登録する際に対応するＦＡＡにも登
録する。
Ｂ５１０７．１０８上に同時にブロックα。が存在する
場合、そのブロックアドレスａα０はＢＡＡ２０１．２
０２に登録されておシ、更にＦＡＡ４０１．４０２にも
登録されている。この時、ＣＰＵ１０３がＢ５１０７の
ブロックａ。内のデータを書変えようとすると、ＢＳは
ストアスル一方式であるので、ストアリクエストはＣＰ
ＵＩ ０３よりインタフェース４０４を介して５Ｃ１０
２へ発せられる。８０１０２はＷＳ １０６上のブロッ
クα。
場合、そのブロックアドレスａα０はＢＡＡ２０１．２
０２に登録されておシ、更にＦＡＡ４０１．４０２にも
登録されている。この時、ＣＰＵ１０３がＢ５１０７の
ブロックａ。内のデータを書変えようとすると、ＢＳは
ストアスル一方式であるので、ストアリクエストはＣＰ
ＵＩ ０３よりインタフェース４０４を介して５Ｃ１０
２へ発せられる。８０１０２はＷＳ １０６上のブロッ
クα。
内の要求データを書変えると共に、ＦＡＡ４０２を検索
し、Ｂ５１０８上に該ブロックが存在しないか調べる。
し、Ｂ５１０８上に該ブロックが存在しないか調べる。
この場合、ＦＡＡ４０２にもブロックα。のアドレスα
α０が登録されているので、５Ｃ１０２はＦＡＡ４０２
の該エントリを無効化すると共に、インタフェース４０
５を介してＢＡＡ２０２の該当エントリの無効化をＣＰ
Ｕ１０４へ要求する。これによシ、ＣＰＵ１０４はＢＡ
Ａ２０２の該当エントリを無効化する。同様に、ＣＰＵ
１０４がストアを行なう場合は、５Ｃ１０２はＦＡＡ４
０１を検索し、もしそのブロックアドレスが登録されて
いれば該エントリを無効化すると共にインタフェース４
０４を介してＣＰＵ１０３にＢＡＡ２０１の該当エント
リの無効化を要求する０ＣＨ１０５がストアする場合は
、５Ｃ１０２はＦＡＡ４０１，４０２両方を検索する。
α０が登録されているので、５Ｃ１０２はＦＡＡ４０２
の該エントリを無効化すると共に、インタフェース４０
５を介してＢＡＡ２０２の該当エントリの無効化をＣＰ
Ｕ１０４へ要求する。これによシ、ＣＰＵ１０４はＢＡ
Ａ２０２の該当エントリを無効化する。同様に、ＣＰＵ
１０４がストアを行なう場合は、５Ｃ１０２はＦＡＡ４
０１を検索し、もしそのブロックアドレスが登録されて
いれば該エントリを無効化すると共にインタフェース４
０４を介してＣＰＵ１０３にＢＡＡ２０１の該当エント
リの無効化を要求する０ＣＨ１０５がストアする場合は
、５Ｃ１０２はＦＡＡ４０１，４０２両方を検索する。
５Ｃ１０２はＦＡＡ４０１，４０２のほかに、ＷＳ １
０６のディレクトリであるＷＡＡ４０３を有している。
０６のディレクトリであるＷＡＡ４０３を有している。
ＷＡＡ４０３の各エントリは、第５図に示す如く、その
エントリの有効性を示すＶビット部、そのエントリに対
応するＷＳ１’０６のラインのＭＳ １０１上のアドレ
スを示すＡＤＲ部、及び、そのライ／がＷＳ １０６に
取込まれてから該ラインの書変えが行なわれた事を示す
Ｃビット部より成っている。ＷＳは前述した様にストア
イン方式であるために、ＷＳ１０６にてラインのリプレ
ースが発生した際に、Ｓ Ｃ１０’２゛はｗｓ １０６
よシ追出されるラインをＭＳ １０１に書き戻す必要が
あるか否かをＣピットにより決める。
エントリの有効性を示すＶビット部、そのエントリに対
応するＷＳ１’０６のラインのＭＳ １０１上のアドレ
スを示すＡＤＲ部、及び、そのライ／がＷＳ １０６に
取込まれてから該ラインの書変えが行なわれた事を示す
Ｃビット部より成っている。ＷＳは前述した様にストア
イン方式であるために、ＷＳ１０６にてラインのリプレ
ースが発生した際に、Ｓ Ｃ１０’２゛はｗｓ １０６
よシ追出されるラインをＭＳ １０１に書き戻す必要が
あるか否かをＣピットにより決める。
ところで、近年の著しいデータ処理蓋の増加に耐えうる
システムを提供するために、又、種々の利用形態に耐え
うるシステムを提供するために、システムに拡張性を持
たせておく事が必要となっている。第６図はシステムの
拡張方式の一例を示しており、第１図に比して２倍の台
数のＣＰＵ 。
システムを提供するために、又、種々の利用形態に耐え
うるシステムを提供するために、システムに拡張性を持
たせておく事が必要となっている。第６図はシステムの
拡張方式の一例を示しており、第１図に比して２倍の台
数のＣＰＵ 。
ＣＨが接続されている。
しかし、第６図のシステムには以下に示す如き問題点が
ある。すなわち、第６図の構成例を実現するためには、
５Ｃ１０２はＣＰＵ４台、ＣＨ２台からのリクエストを
処理可能なスループットを持っていなければならない。
ある。すなわち、第６図の構成例を実現するためには、
５Ｃ１０２はＣＰＵ４台、ＣＨ２台からのリクエストを
処理可能なスループットを持っていなければならない。
そのためにはＳＳＣＳ側内論理の高速化が必要で、論理
が複雑となシ、論理の量が増加し、更に高速なＷＳ 、
ＷＡＡ素子を必要とする上、ＣＰＵ１０３，１０４，６
０１，６０２、ＣＨ１０５，６０３からのリクエストに
対するＷ−８１０６のヒラ）ａｔ＝１［１図のシステム
と同程度に保つには、第１図に比して２倍以上のＷＳ容
量が必要となってくる。又、ＣＰＵ１０３，１０４゜６
０１．６０２、ＣＨ１０５，６０３との接続ケーブル本
数も多くなシ、５Ｃ１０２はそれだけのケーブル接続口
を用意しておく必要がある。
が複雑となシ、論理の量が増加し、更に高速なＷＳ 、
ＷＡＡ素子を必要とする上、ＣＰＵ１０３，１０４，６
０１，６０２、ＣＨ１０５，６０３からのリクエストに
対するＷ−８１０６のヒラ）ａｔ＝１［１図のシステム
と同程度に保つには、第１図に比して２倍以上のＷＳ容
量が必要となってくる。又、ＣＰＵ１０３，１０４゜６
０１．６０２、ＣＨ１０５，６０３との接続ケーブル本
数も多くなシ、５Ｃ１０２はそれだけのケーブル接続口
を用意しておく必要がある。
第７図は前述の如き問題点を解決するためのシステム構
成例でｓｂ、２台のＳ Ｃ１０’２及び５Ｃ７０１にて
構成されている。第７図より明らかな如く、５Ｃ１０２
，５Ｃ７０１共、接続されるＣＰＵ、ＣＨの台数は第１
図に示すシステム構成例と同じである。このため、第７
図のシステムにおける５Ｃ１０２，７０１に要求される
スループットは、第１図の５Ｃ１０２のそれとほぼ同じ
で良いことになシ、第６図の構成例の如き問題点は解決
される。
成例でｓｂ、２台のＳ Ｃ１０’２及び５Ｃ７０１にて
構成されている。第７図より明らかな如く、５Ｃ１０２
，５Ｃ７０１共、接続されるＣＰＵ、ＣＨの台数は第１
図に示すシステム構成例と同じである。このため、第７
図のシステムにおける５Ｃ１０２，７０１に要求される
スループットは、第１図の５Ｃ１０２のそれとほぼ同じ
で良いことになシ、第６図の構成例の如き問題点は解決
される。
しかし、第７図に示す如きシステム構成では、ＢＳのデ
ータ一致制御をＢ５１０７，１０８に加えてＢ５６０４
．６０５についても行なう必要がある上、更にＷＳ１０
６，７０２についても行なう必要がある。
ータ一致制御をＢ５１０７，１０８に加えてＢ５６０４
．６０５についても行なう必要がある上、更にＷＳ１０
６，７０２についても行なう必要がある。
今、ブロックα。がＷＳ、ＢＳに登録されていないとし
て、ＣＰＵ１０３がブロックα。内のデータに対して読
出し要求を５Ｃ１０２へ発すると、ブロックａ０を含む
２インＡがＷＳ１０６に登録されると共に、Ｂ５１０７
にブロックα。が登録される。
て、ＣＰＵ１０３がブロックα。内のデータに対して読
出し要求を５Ｃ１０２へ発すると、ブロックａ０を含む
２インＡがＷＳ１０６に登録されると共に、Ｂ５１０７
にブロックα。が登録される。
この状態でＣＰＵ６０１がやはジブロックα。内のデー
タの読出し要求を５Ｃ７０１に対して発すると、ＷＳ
７０２にもラインＡが登録され、Ｂ５６０４にもブロッ
クα。が登録される。この状態で更にＣＰＵ１０４．６
０２かやはジブロック（Ｚ。内のデータの読出し要求を
５Ｃ１０２，７０１へ各々発すると、Ｂ５１０８．６０
５にもブロックα。が登録される。この結果、ＷＳ１０
６，７０２には共に２インＡが登録され、かつＢＳ １
０７，１０８゜６０４．６０５ 全てにブロックα。が
同時に登録されている状態が存在する。
タの読出し要求を５Ｃ７０１に対して発すると、ＷＳ
７０２にもラインＡが登録され、Ｂ５６０４にもブロッ
クα。が登録される。この状態で更にＣＰＵ１０４．６
０２かやはジブロック（Ｚ。内のデータの読出し要求を
５Ｃ１０２，７０１へ各々発すると、Ｂ５１０８．６０
５にもブロックα。が登録される。この結果、ＷＳ１０
６，７０２には共に２インＡが登録され、かつＢＳ １
０７，１０８゜６０４．６０５ 全てにブロックα。が
同時に登録されている状態が存在する。
この状態で、ＣＰＵ１０３がブロックα。内のデータを
書変えると、Ｂ５１０７内のブロックα。とＷＳ１０６
内のラインＡ内の該データは書変えられる。しかし、Ｂ
Ｓ １０８，６０４，６０５内のブロックα。とＷＳ
７０２内のラインＡ内の該データは書変見られない。こ
のため、ＢＳのデータ一致制御によシ、ＢＳ １０８，
６０４，６０５ 内のブロックα。
書変えると、Ｂ５１０７内のブロックα。とＷＳ１０６
内のラインＡ内の該データは書変えられる。しかし、Ｂ
Ｓ １０８，６０４，６０５内のブロックα。とＷＳ
７０２内のラインＡ内の該データは書変見られない。こ
のため、ＢＳのデータ一致制御によシ、ＢＳ １０８，
６０４，６０５ 内のブロックα。
を無効化すると共に、ＷＳのデータ一致制御によ、！７
Ｗｓ７０２のラインＡを無効化する必要がある。
Ｗｓ７０２のラインＡを無効化する必要がある。
第８図は前述の第２図によるブロック無効化方式を第７
図のシステム構成に適用した例である。
図のシステム構成に適用した例である。
’Ｂ Ｓのブロック無効化制御はインタフェース２０３
．２０４，２０５，８０４，８０５，８０６により各Ｃ
Ｉ（。
．２０４，２０５，８０４，８０５，８０６により各Ｃ
Ｉ（。
ＣＰＵ間でストアアドレスを交換して行なう。又、ＷＳ
のブロック無効化制御は、インクフェース８０２．８０
３によりＳＣ間でストアアドレスを交換して行なう。各
ＣＰＵ、ＳＣでのブロック無効化処理は、第２図で説明
した通シである。
のブロック無効化制御は、インクフェース８０２．８０
３によりＳＣ間でストアアドレスを交換して行なう。各
ＣＰＵ、ＳＣでのブロック無効化処理は、第２図で説明
した通シである。
第８図の方式の問題点は、ＯＨ，ＣＰＵ間のストアアド
レス交換用インタフェースの本数が多い事と、ＷＡＡ
、ＢＡＡのスルーブツトが増大し、本来必要なりＳ、Ｗ
ＳアクセスのためのＢＡＡ。
レス交換用インタフェースの本数が多い事と、ＷＡＡ
、ＢＡＡのスルーブツトが増大し、本来必要なりＳ、Ｗ
ＳアクセスのためのＢＡＡ。
ＷＡＡ検査を阻害する事である。
第９図は第４図で説明したＢＡＡの写しであるＦＡＡを
ＳＣ内に持つ方式を第７図のシステム構成に適用した例
である。５Ｃ７０１内のＦＡＡ９０１．９０２はＢＡＡ
８０７，８０８の写しであシ、インタフェース９０５．
９０６はＣＰＵ６０１．６０２に対してＢＳ無効化要求
を行うものである。インクフェース９０３及び９０４は
各々Ｗ８１０６、ＷＳ７０２に対して、接続されている
ＣＰＵ 、ＣＭから書込みが行なわれる際に、その臀込
みアドレスを送出するインタフェースである。
ＳＣ内に持つ方式を第７図のシステム構成に適用した例
である。５Ｃ７０１内のＦＡＡ９０１．９０２はＢＡＡ
８０７，８０８の写しであシ、インタフェース９０５．
９０６はＣＰＵ６０１．６０２に対してＢＳ無効化要求
を行うものである。インクフェース９０３及び９０４は
各々Ｗ８１０６、ＷＳ７０２に対して、接続されている
ＣＰＵ 、ＣＭから書込みが行なわれる際に、その臀込
みアドレスを送出するインタフェースである。
今、ＣＰＵ１０３がブロックα。内のデータを曹変える
と、５Ｃ１０２ではＦ’ＡＡ４０２を検索してＢ５１０
８にブロックα。が取込まれていないか調べ、取込まれ
ていればインタフェース４０５によりＢ５１０８の該ブ
ロックの無効化要求をＣＰＵ１０４に対して行なう。又
、インタフェース９０３により、この書込みアドレスを
５Ｃ７０１へ送る。これにより、５Ｃ７０１はＷＡＡ８
０１を検索してラインＡ７５ＫＷＳ ７０２に登録され
ていないか調べ、取込まれていればこれを無効化する。
と、５Ｃ１０２ではＦ’ＡＡ４０２を検索してＢ５１０
８にブロックα。が取込まれていないか調べ、取込まれ
ていればインタフェース４０５によりＢ５１０８の該ブ
ロックの無効化要求をＣＰＵ１０４に対して行なう。又
、インタフェース９０３により、この書込みアドレスを
５Ｃ７０１へ送る。これにより、５Ｃ７０１はＷＡＡ８
０１を検索してラインＡ７５ＫＷＳ ７０２に登録され
ていないか調べ、取込まれていればこれを無効化する。
さらに、ＦＡＡ９０１，９０２を検索してＢ５６０４．
６０５にブロックα。が登録されていないか調べ、あれ
ばこれをインタフェース９０５．９０６を介してＣＰＵ
６０１．６０２に無効化を要求する０ 第９図の方式での問題点は、第４図の構成に比して、Ｆ
ＡＡのスループットが２倍必喪となる事と、ＷＡＡのス
ループットが第４図に比して相手ＳＣでＷＳへの書込み
が行なわれる分だけ増加することである。したがって、
ＣＰＵ、ＣＨからの誓込みリクエストの発生頻度が高く
なった場合には、ＢＳ、ＷＳのデータ一致制御のための
ＦＡＡ。
６０５にブロックα。が登録されていないか調べ、あれ
ばこれをインタフェース９０５．９０６を介してＣＰＵ
６０１．６０２に無効化を要求する０ 第９図の方式での問題点は、第４図の構成に比して、Ｆ
ＡＡのスループットが２倍必喪となる事と、ＷＡＡのス
ループットが第４図に比して相手ＳＣでＷＳへの書込み
が行なわれる分だけ増加することである。したがって、
ＣＰＵ、ＣＨからの誓込みリクエストの発生頻度が高く
なった場合には、ＢＳ、ＷＳのデータ一致制御のための
ＦＡＡ。
ＷＡＡの検索がスループットネックとなって、システム
の性能を低下させてしまう。
の性能を低下させてしまう。
本発明の目的は、ＳＣ間のデータ一致のためのインタフ
ェース動作やＷＡＡ 、ＦＡＡのスループットをほとん
ど増加させることなく、小規模システムから大規模シス
テム塩の拡張性のある多階層記憶制御方式を提供するこ
とにある。
ェース動作やＷＡＡ 、ＦＡＡのスループットをほとん
ど増加させることなく、小規模システムから大規模シス
テム塩の拡張性のある多階層記憶制御方式を提供するこ
とにある。
第９図の方式において、ＢＳ、ＷＳのデータ一致制御の
際、ＦＡＡ 、ＷＡＡのスループットが増大するのは、
ＣＰＵ又はＣＨがストアを行なう度に、各ＳＣがＷＡＡ
、ＦＡＡを検索して該ストアアドレスを含むブロック
又はラインの無効化処理を行なうか否かを調べることに
よる。しかし良く考えてみれば、ＢＳについては、ある
ブロックについては一度無効化処理を行なえば、又、Ｗ
Ｓについては、あるラインについて一度無効化処理を行
なえば、該ブロック又はラインが再びＢＳ又はＷＳに登
録される迄は、この無効化処理のだめのＦＡＡ、ＷＡＡ
の検索は不用である事が判る。
際、ＦＡＡ 、ＷＡＡのスループットが増大するのは、
ＣＰＵ又はＣＨがストアを行なう度に、各ＳＣがＷＡＡ
、ＦＡＡを検索して該ストアアドレスを含むブロック
又はラインの無効化処理を行なうか否かを調べることに
よる。しかし良く考えてみれば、ＢＳについては、ある
ブロックについては一度無効化処理を行なえば、又、Ｗ
Ｓについては、あるラインについて一度無効化処理を行
なえば、該ブロック又はラインが再びＢＳ又はＷＳに登
録される迄は、この無効化処理のだめのＦＡＡ、ＷＡＡ
の検索は不用である事が判る。
例えばＣＰＵ１０３がブロックα。内のデータを書変え
ようとして、５Ｃ１０２に書込みリクエストを送出し、
５Ｃ１０２がＷＡＡ４０３を検出した際に、該ブロック
がＢ５６０４．６０５になく、かつ、該ブロックを含む
ラインがＷＳ ７０２に無い事カ判れば、インタフェー
ス９０３を起動する必要は無くなる。これによジインタ
フエース９０３．９０４の起動回数は大巾に減少し、第
９図について前述した問題点は解決される。
ようとして、５Ｃ１０２に書込みリクエストを送出し、
５Ｃ１０２がＷＡＡ４０３を検出した際に、該ブロック
がＢ５６０４．６０５になく、かつ、該ブロックを含む
ラインがＷＳ ７０２に無い事カ判れば、インタフェー
ス９０３を起動する必要は無くなる。これによジインタ
フエース９０３．９０４の起動回数は大巾に減少し、第
９図について前述した問題点は解決される。
ところで、ＷＡＡの各エントリの登録内容は、従来、第
５図の如くでｓｂ、これでは５Ｃ１０２゜７０１がスト
アリクエストを受付けた際にインタフェース９０３．９
０４を起動する必要があるか否かは分らない。
５図の如くでｓｂ、これでは５Ｃ１０２゜７０１がスト
アリクエストを受付けた際にインタフェース９０３．９
０４を起動する必要があるか否かは分らない。
そこで、本発明では、ＷＡＡの各エントリの登録内容を
第１０図に示す如く拡張する。すなわち、Ｖビット部、
ＡＤＲ部、０部にＥＸビット部を追加する。そして、と
のＥＸビットに次の意味をもたせる。ＥＸピットが１”
のラインは、ＷＳについては自ＳＣ内のＷＳにのみ存在
し、自分以外のＳＣ内のＷＳには存在しない事を意味し
、ＢＳについては、自ＳＣに接続されるＣＰＵ内のＢＳ
には存在しうるが、自分以外のＳＣに接がるＣＰＵ内の
ＢＳには存在しない事を意味する。
第１０図に示す如く拡張する。すなわち、Ｖビット部、
ＡＤＲ部、０部にＥＸビット部を追加する。そして、と
のＥＸビットに次の意味をもたせる。ＥＸピットが１”
のラインは、ＷＳについては自ＳＣ内のＷＳにのみ存在
し、自分以外のＳＣ内のＷＳには存在しない事を意味し
、ＢＳについては、自ＳＣに接続されるＣＰＵ内のＢＳ
には存在しうるが、自分以外のＳＣに接がるＣＰＵ内の
ＢＳには存在しない事を意味する。
これによシ、あるＣＰＵがあるブロックのデータを書変
えるとき、該ＣＰＵに接続されるＳＣは自ＷＡＡを検索
することによシ、該ブロックを含むラインが自分以外の
ＳＣのＷＳに存在するかどうか直ちに分かり、存在しな
い場合、他ＳＣを起動しないですむ。
えるとき、該ＣＰＵに接続されるＳＣは自ＷＡＡを検索
することによシ、該ブロックを含むラインが自分以外の
ＳＣのＷＳに存在するかどうか直ちに分かり、存在しな
い場合、他ＳＣを起動しないですむ。
菓１１図は本発明の一実施例で、システム構成は第７図
と同様である。すなわち、ＭＳＩＯＩに２台の５Ｃ１０
２及び５Ｃ７０１が接続され、さらに、５Ｃ１０２には
ＣＰＵ１０３．１０４、ＣＨ１０５が、５Ｃ７０１には
ＣＰＵ６０１．６０２、ＣＨ６０３がそれぞれ接続され
る。ＣＰＵＩＯ３はＢ５１０７とそのディレクトリのＢ
ＡＡ２０１を有し、同様にＣＰＵ１０４はＢ５１０８と
そのディレクトリのＢＡＡ２０２を有する。５Ｃ１０２
はＷＳ １０６とそのディレクトリのＷＡＡ４０３、さ
らにＢＡＡ２０１．２０２の写しであるＦＡＡ４０１，
４０２を有する。５Ｃ７０１及びＣＰＵ６０１．６０２
も同様の構成であるｏＢＡＡ２０１，２０２，８０７，
８０８ の各エントリの登録内容は第３図の如くであり
、ＷＡＡ４０３，８０１の各エントリの登録内容は第１
０図の如くである。
と同様である。すなわち、ＭＳＩＯＩに２台の５Ｃ１０
２及び５Ｃ７０１が接続され、さらに、５Ｃ１０２には
ＣＰＵ１０３．１０４、ＣＨ１０５が、５Ｃ７０１には
ＣＰＵ６０１．６０２、ＣＨ６０３がそれぞれ接続され
る。ＣＰＵＩＯ３はＢ５１０７とそのディレクトリのＢ
ＡＡ２０１を有し、同様にＣＰＵ１０４はＢ５１０８と
そのディレクトリのＢＡＡ２０２を有する。５Ｃ１０２
はＷＳ １０６とそのディレクトリのＷＡＡ４０３、さ
らにＢＡＡ２０１．２０２の写しであるＦＡＡ４０１，
４０２を有する。５Ｃ７０１及びＣＰＵ６０１．６０２
も同様の構成であるｏＢＡＡ２０１，２０２，８０７，
８０８ の各エントリの登録内容は第３図の如くであり
、ＷＡＡ４０３，８０１の各エントリの登録内容は第１
０図の如くである。
ＣＰＵ１０３からラインＡのブロックαθ内のデータに
対する書込み要求を５Ｃ１０２が受取ると、５Ｃ１０２
はＷＡＡ４０３を検索する。
対する書込み要求を５Ｃ１０２が受取ると、５Ｃ１０２
はＷＡＡ４０３を検索する。
先ずＷＡＡ４０３にラインＡが登録されているケースか
ら説明する。この場合、該書込み要求はＷＳ １０６上
で処理され、ＷＳ １０６上のラインＡのブロックα。
ら説明する。この場合、該書込み要求はＷＳ １０６上
で処理され、ＷＳ １０６上のラインＡのブロックα。
内のデータを書変える。さらに、Ｂ５１０８に対するデ
ータ一致のため、５Ｃ１０２はＦＡＡ４０２を検索し、
該ブロックが登録されていれば、ＦＡＡ４０２の該当エ
ントリを無効化するとともに、ＣＰＵ１０４に対してイ
ンタフェース４０５によりＢＡＡ２０２の該当ブロック
の無効化要求を発する。ＦＡＡ４０２に該当ラインが登
録されていなければ何もしない。
ータ一致のため、５Ｃ１０２はＦＡＡ４０２を検索し、
該ブロックが登録されていれば、ＦＡＡ４０２の該当エ
ントリを無効化するとともに、ＣＰＵ１０４に対してイ
ンタフェース４０５によりＢＡＡ２０２の該当ブロック
の無効化要求を発する。ＦＡＡ４０２に該当ラインが登
録されていなければ何もしない。
ＷＳ ７０２とＢ５６０４．６０５に対するデータ一致
制御は、ＷＡＡ４０３のラインＡの登録されているエン
トリのＥＸビットの値によって変る。
制御は、ＷＡＡ４０３のラインＡの登録されているエン
トリのＥＸビットの値によって変る。
先ずＥＸビットが１″のケースは、ラインＡがＷＳ７０
２にも、Ｂ５６０４．６０５にも存在しないので、５Ｃ
１０２はインクフェース９０３を起動しない。ＥＸビッ
トが１０″のケースは、ラインＡがＷＳ ７０２に、又
、ラインＡ内のブロック（Ｃ０，αｌＴａ２Ｔα、とす
る）がＢ５６０４．６０５に存在する可能性があるので
、５０１０２はインタフェース９０３を起動して５Ｃ７
０１ヘデータ一致制御を要求する。この要求によシ、５
Ｃ７０１はＷＡＡ８０１を検索し、ラインＡが登録され
ていればこのエントリを無効化する０又、ＦＡＡ９０１
．９０２については、ラインＡ内の全ブロックについて
（ここではブロックα。、Ｃ１，Ｃ２，Ｃ８について）
検索し、登録されているブロックがあれば該当エントリ
を無効にするとともに、ＣＰＵ６０１．６０２に対して
インタフェース９０５，９０６によシ該ブロックの無効
化要求を発する。これにより、ＷＳ７０２．Ｂ５６０４
，６０５王にラインＡのデータは存在しなくなるので、
５Ｃ１０２はＷＡＡ４０３内のラインＡの登録されてい
るエントリのＥＸビットを”１”にセットしなおす。
２にも、Ｂ５６０４．６０５にも存在しないので、５Ｃ
１０２はインクフェース９０３を起動しない。ＥＸビッ
トが１０″のケースは、ラインＡがＷＳ ７０２に、又
、ラインＡ内のブロック（Ｃ０，αｌＴａ２Ｔα、とす
る）がＢ５６０４．６０５に存在する可能性があるので
、５０１０２はインタフェース９０３を起動して５Ｃ７
０１ヘデータ一致制御を要求する。この要求によシ、５
Ｃ７０１はＷＡＡ８０１を検索し、ラインＡが登録され
ていればこのエントリを無効化する０又、ＦＡＡ９０１
．９０２については、ラインＡ内の全ブロックについて
（ここではブロックα。、Ｃ１，Ｃ２，Ｃ８について）
検索し、登録されているブロックがあれば該当エントリ
を無効にするとともに、ＣＰＵ６０１．６０２に対して
インタフェース９０５，９０６によシ該ブロックの無効
化要求を発する。これにより、ＷＳ７０２．Ｂ５６０４
，６０５王にラインＡのデータは存在しなくなるので、
５Ｃ１０２はＷＡＡ４０３内のラインＡの登録されてい
るエントリのＥＸビットを”１”にセットしなおす。
次にＷＡＡ４０３にラインＡが登録されていない場合を
説明する。この場合、５Ｃ１０２はインタフェース９０
３によ如、５Ｃ７０１に対してデータ一致制御の要求を
送出して、該ＷＳ １０６への書込み要求処理は中断す
る。５Ｃ７０１はＷＡＡ８０１を検索し、その結果を、
つまり、ＷＡＡ８０１に登録されていなかったか、ある
いは登録されていた時は該当エントリのＣビットの値を
インタフェース９０３により５Ｃ１０２へ連絡し、ＷＡ
Ａ８０１上の該当ラインを無効にする。又、５Ｃ７０１
はＦＡＡ９０１．９０２を検索し、登録されていれば、
Ｂ５６０４，６０５の無効化要求をＣＰＵ６０１．６０
２に発する。
説明する。この場合、５Ｃ１０２はインタフェース９０
３によ如、５Ｃ７０１に対してデータ一致制御の要求を
送出して、該ＷＳ １０６への書込み要求処理は中断す
る。５Ｃ７０１はＷＡＡ８０１を検索し、その結果を、
つまり、ＷＡＡ８０１に登録されていなかったか、ある
いは登録されていた時は該当エントリのＣビットの値を
インタフェース９０３により５Ｃ１０２へ連絡し、ＷＡ
Ａ８０１上の該当ラインを無効にする。又、５Ｃ７０１
はＦＡＡ９０１．９０２を検索し、登録されていれば、
Ｂ５６０４，６０５の無効化要求をＣＰＵ６０１．６０
２に発する。
５Ｃ１０２はインタフェース９０３による５Ｃ７０１の
上記ＷＡＡ８０１の検索結果の連絡を受取ると、ＭＳｌ
ｏｌよりラインＡを読出しＷＳｔ０６へ書込み、ＣＰＵ
１０３からの書込み要求を処理し、ラインＡをＷＡＡ４
Ｑ３に登録する。この時、前述の如（ＷＳ ７０２、Ｂ
５６０４，６０５からはラインＡが追出されているので
、ＷＡＡ４０３にはＥＸビットを“１″として登録する
。
上記ＷＡＡ８０１の検索結果の連絡を受取ると、ＭＳｌ
ｏｌよりラインＡを読出しＷＳｔ０６へ書込み、ＣＰＵ
１０３からの書込み要求を処理し、ラインＡをＷＡＡ４
Ｑ３に登録する。この時、前述の如（ＷＳ ７０２、Ｂ
５６０４，６０５からはラインＡが追出されているので
、ＷＡＡ４０３にはＥＸビットを“１″として登録する
。
なお、いづれの場合も、ＷＡＡ４０３＋Ｃ）ｔ（ｙＡの
登録されているエントリのＣビットが１″にセットされ
る事は言うまでもない。
登録されているエントリのＣビットが１″にセットされ
る事は言うまでもない。
いままでは書込み要求についてのみ説明してきたが、読
出し要求に対してもＥＸビットをセットすると効果があ
る場合がある。すなわち、ラインＡ内のデータを読出し
た後、そのデータを書変える可能性のある場合、ライン
Ａ′ｉｉ−読出した除にあらかじめＥＸビットをセット
すれば良い。
出し要求に対してもＥＸビットをセットすると効果があ
る場合がある。すなわち、ラインＡ内のデータを読出し
た後、そのデータを書変える可能性のある場合、ライン
Ａ′ｉｉ−読出した除にあらかじめＥＸビットをセット
すれば良い。
次に、ＣＰｔＬ＄るいはＣＨからのラインＡに対するＥ
Ｘｔｔットの読出し要求が米た場合のＳＣの動作を説明
する。
Ｘｔｔットの読出し要求が米た場合のＳＣの動作を説明
する。
第１１図にてＣＰＵ１０３がラインＡのデータに対する
ＥＸビット・セットの読出し要求を発した場合、該デー
タがＢ５１０７上にあれば、該要求はＢ５１０７にて処
理されるので、ＷＡＡ４０３のＥＸビットはセットされ
ない。もし、Ｂ５１０７に該データが存在しなければ、
ＥＸセットの読出し要求が、５Ｃ１０２に対して発せら
れる。
ＥＸビット・セットの読出し要求を発した場合、該デー
タがＢ５１０７上にあれば、該要求はＢ５１０７にて処
理されるので、ＷＡＡ４０３のＥＸビットはセットされ
ない。もし、Ｂ５１０７に該データが存在しなければ、
ＥＸセットの読出し要求が、５Ｃ１０２に対して発せら
れる。
もし、ラインＡがＷＡＡ ４０３に登録されている場合
は、該読出し要求はＷＳ １０６を読出す事によＪＳＣ
１０２内で処理されるので、やはりＥＸビットはセット
されない。しかし、ラインＡがＷＳ１０６上に存在しな
い場合は、インタフェース９０３にてＳＣ７０１に対し
て該ラインがＷＳ７０２上にて書変えられて存在するか
否か間合せる必要がある。この際、５Ｃ７０１はＷＡＡ
８０１の検索と並んでＩ”ＡＡ９０１，９０２を検索し
、ラインＡがいづれにも存在しない場合は、インタフェ
ース９０３にてＥＸビット−セット可を連絡する。この
場合、５Ｃ１０２はラインＡのデータをＭＳＩＯＩよシ
続出してＷＳ １０２に格納し、ラインＡをＷＡＡ４０
３に登録する際にＥＸビットを“１″にセットする。
は、該読出し要求はＷＳ １０６を読出す事によＪＳＣ
１０２内で処理されるので、やはりＥＸビットはセット
されない。しかし、ラインＡがＷＳ１０６上に存在しな
い場合は、インタフェース９０３にてＳＣ７０１に対し
て該ラインがＷＳ７０２上にて書変えられて存在するか
否か間合せる必要がある。この際、５Ｃ７０１はＷＡＡ
８０１の検索と並んでＩ”ＡＡ９０１，９０２を検索し
、ラインＡがいづれにも存在しない場合は、インタフェ
ース９０３にてＥＸビット−セット可を連絡する。この
場合、５Ｃ１０２はラインＡのデータをＭＳＩＯＩよシ
続出してＷＳ １０２に格納し、ラインＡをＷＡＡ４０
３に登録する際にＥＸビットを“１″にセットする。
第１１図では階層記憶は３階層であるが、４１ｉｆｉ層
以上にも本発明は適用可能なこと、ＣＰＵ、ＣＨ，ＷＳ
の構成数も第１１図に束縛される事なく拡張可能である
事は言うまでもない。
以上にも本発明は適用可能なこと、ＣＰＵ、ＣＨ，ＷＳ
の構成数も第１１図に束縛される事なく拡張可能である
事は言うまでもない。
本発明によれば、主記憶（ＭＳ ）と、複数の中間バッ
ファ（ＷＳ）及び複数のバッファ記憶（ＢＳ）からなる
多階層記憶システムにおいて、ストア動作に伴うＷＳ、
ＢＳ上のデータの無効化のだめの、ＷＳ間のインタフェ
ース動作頻度、ＷＳのディレクトリの検索頻度は、ＷＳ
が１台のシステム構成の場合とあまシ変らず、小規模シ
ステムから大規模システムまではソ同−性能で実現が可
能である。
ファ（ＷＳ）及び複数のバッファ記憶（ＢＳ）からなる
多階層記憶システムにおいて、ストア動作に伴うＷＳ、
ＢＳ上のデータの無効化のだめの、ＷＳ間のインタフェ
ース動作頻度、ＷＳのディレクトリの検索頻度は、ＷＳ
が１台のシステム構成の場合とあまシ変らず、小規模シ
ステムから大規模システムまではソ同−性能で実現が可
能である。
第１図は多階層記憶システムの一例を示す図、第２図は
第１図のシステムに対する従来のデータ一致制御方式の
一例を示す図、第３図はＢＡＡの１エントリの内容を示
す図、第４図は第１図のシステムに対する従来のデータ
一致制御方式の他の一例を示す図、第５図はＷＡＡの従
来の１エントリの内容を示す図、第６図及び第７図は多
階層記憶システムの他の一例を示す図、第８図及び第９
図は第７図のシステムに対する従来のデータ一致制御方
式の一例を示す図、第１０図はＷＡＡＯ本発明の１エン
トリの内容を示す図、第１１図は本発明によるデータ一
致制御方式の一実施例を示す図である。 １０１・・・主記憶（ＭＳ）、１０２，７０１・・・記
憶制御装置（ＳＣ）、１０３，１０４，６０１，６０２
・・・演算処理装置、１０６，７０２ ・・・中間バ
ッファ（ＷＳ）、１０７．１０８，６０１，６０２ ・
・・バッファ記憶（ＢＳ ）、２０１．２０２，８０７
，８０８ ・・・ＢＳディレクトリ（ＢＡＡ）、４０１
，４０２，９０１，９０２ ・・・コピーＢＡＡ（ＦＡ
Ａ）、４０３，８０１・・・ＷＳディレクトリ（ＷＡＡ
）。 牙 １ 図 ｎ１ ｃｐｕ ｃｐｕ 第２図 ０１ ０２ ０５ ｃｐｕ ｃｐｕ ″ｉ３図 口 ＡＤＲ＝コ Ａ−５図 ｖ ＡＤＲＣ 第１０図 Ｖ ＡＤＲＣＥＸ
第１図のシステムに対する従来のデータ一致制御方式の
一例を示す図、第３図はＢＡＡの１エントリの内容を示
す図、第４図は第１図のシステムに対する従来のデータ
一致制御方式の他の一例を示す図、第５図はＷＡＡの従
来の１エントリの内容を示す図、第６図及び第７図は多
階層記憶システムの他の一例を示す図、第８図及び第９
図は第７図のシステムに対する従来のデータ一致制御方
式の一例を示す図、第１０図はＷＡＡＯ本発明の１エン
トリの内容を示す図、第１１図は本発明によるデータ一
致制御方式の一実施例を示す図である。 １０１・・・主記憶（ＭＳ）、１０２，７０１・・・記
憶制御装置（ＳＣ）、１０３，１０４，６０１，６０２
・・・演算処理装置、１０６，７０２ ・・・中間バ
ッファ（ＷＳ）、１０７．１０８，６０１，６０２ ・
・・バッファ記憶（ＢＳ ）、２０１．２０２，８０７
，８０８ ・・・ＢＳディレクトリ（ＢＡＡ）、４０１
，４０２，９０１，９０２ ・・・コピーＢＡＡ（ＦＡ
Ａ）、４０３，８０１・・・ＷＳディレクトリ（ＷＡＡ
）。 牙 １ 図 ｎ１ ｃｐｕ ｃｐｕ 第２図 ０１ ０２ ０５ ｃｐｕ ｃｐｕ ″ｉ３図 口 ＡＤＲ＝コ Ａ−５図 ｖ ＡＤＲＣ 第１０図 Ｖ ＡＤＲＣＥＸ
Claims (1)
- （１）主記憶（ＭＳ ）と、該ＭＳ上のデータの写しを
格納する複数の中間バッファ記憶（ＷＳ ）と、該ＷＳ
毎に少くとも一つ存在し、各々該当ＷＳ上のデータの写
しを格納する複数のバッファ記憶（ＢＳ）とを具備し、
且つ、各ＷＳ、ＢＳ対応に当該ＷＳあるいはＢＳに格納
されているデータの主記憶アドレスを登録するディレク
トリを有する多階層記憶システムにおいて、前ＷＳのデ
ィレクトリに、当該ＷＳに格納されている主記憶アドレ
スのデータが他ＷＳ１及びそれに接続されるＢＳに格納
されているか否かを示すビット（ＥＸビット）を設け、
ＷＳのデータを書き変える際、当該ＷＳのディレクトリ
を検索し、該尚エントリのＥＸビットの値によって他Ｗ
Ｓ及びそれに接続されているＢＳのデータを無効化する
だめの処理の要否を判定することを特徴とする階層記憶
制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248678A JPS60138653A (ja) | 1983-12-27 | 1983-12-27 | 階層記憶制御方式 |
| US06/686,693 US4675811A (en) | 1983-12-27 | 1984-12-27 | Multi-processor system with hierarchy buffer storages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248678A JPS60138653A (ja) | 1983-12-27 | 1983-12-27 | 階層記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138653A true JPS60138653A (ja) | 1985-07-23 |
| JPH0576060B2 JPH0576060B2 (ja) | 1993-10-21 |
Family
ID=17181703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248678A Granted JPS60138653A (ja) | 1983-12-27 | 1983-12-27 | 階層記憶制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4675811A (ja) |
| JP (1) | JPS60138653A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253448A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | マルチ計算機装置 |
| JPH0245845A (ja) * | 1988-06-28 | 1990-02-15 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| US5361342A (en) * | 1990-07-27 | 1994-11-01 | Fujitsu Limited | Tag control system in a hierarchical memory control system |
| JPH07121442A (ja) * | 1993-10-14 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | データ処理システム及び制御方法 |
| JPH07152648A (ja) * | 1993-10-05 | 1995-06-16 | Kofu Nippon Denki Kk | 階層バッファメモリ装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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