JPH02166539A - フェッチ方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にマルチプロセッサ環境におけるキャッ
シュに関し、具体的にはダーティである可能性のあるキ
ャッシュからデータ行を取り出すための方法に関するも
のである。

Ｂ、従来技術 最近の高性能プログラム内蔵型ディジタル・コンピュー
タは、通常主記憶装置から命令及びデータを取り出し、
取り出した命令及びデータをキャッシュ・メモリ内に記
憶する。キャッシュとは、コンピュータの主記憶装置に
くらべ通常はるかに小型で高速のローカル記憶装置であ
る。高性能ディジタル・コンピュータはほとんどすべて
キャッシュを使用し、市販されている一部のマイクロプ
ロセッサでさえもローカル・キャッシュを備えている。

キャッシュが開発されたのは、最近のパイプライン化成
プロセッサに適合するアクセス時間で動作する超大型メ
モリを妥当なコストで構築するのが不可能なためである
。しかし、プロセッサと歩調を合わせることのできる比
較的安価で小型のメモリを構築することは可能である。

キャッシュを利用すると、キャッシュ内の命令とそれに
必要なデータに対してプロセッサが即時アクセスするこ
とができるので、通常コンビエータの性能がスピード・
アップする。

通常、プロセッサ（ＣＰ）はそのキャッシュを介して主
記憶装置（ＭＳ）のデータにアクセスする。キャッシュ
は通常２次元アレイとして編成されている。このアレイ
では、各アレイ項目に、行（ライン）と呼ばれる固定サ
イズのＭＳデータ・ブロックが含まれている。キャッシ
ュのディレクトリに、その行に関するアドレッシング情
報が記述される。ディレクトリの表引きによりＣＰから
の命令またはデータのアクセスがキャッシュ内で見つか
ったとき、そのアクセスはキャッシュをヒツトしたと言
う。それ以外の場合には、キャッシュでのアクセスにミ
スしたと言う。キャッシュ・ミスのときは、キャッシュ
制御機能が、要求された行（ライン）をキャッシュに移
すための要求を生成する。ある行がキャッシュに挿入さ
れるとき、既存の行を置換する。キャッシュは通常、周
知のＬＲＵ置換アルゴリズムなど特定の置換手法によっ
て管理される。キャッシュの設計に応じて、キャッシュ
の行を置換する際に、記憶内容の整合性を保つためにＭ
Ｓに対して置換される内容の更新を行なわなくてはなら
ない。

キャッシュはマルチプロセッサーシステムでもユニプロ
セッサ・システムでも使用できる。複数のＣＰが専用の
キャッシュを持ち、共通のオペレーティング・システム
及びメモリを共用する、緊密結合マルチプロセッサ・シ
ステムと呼ばれるタイプのマルチプロセッサ（ＭＰ）で
は、別の問題がある。それは、各プロセッサのキャッシ
ュが、複数の行（複数のキャッシュ内にあるものでもよ
い）に何が起こったかを同時に知る必要があるからであ
る。同じ１つの主記憶装置を共用している複数のＣＰを
有するマルチプロセッサ・システムでは、アクセスが発
行されたとき、アーキテクチャの仕様に応じて各ＣＰが
最新の更新済みデータを得る必要がある。この要件のた
め、キャッシュの整合性問題として知られている、キャ
ッシュ間におけるデータの整合性の定常的監視が必要と
なる。

従来技ｔＲのマルチプロセッサ惨システムにはいろいろ
な種類のキャッシュがある。１つのタイプのキャッシュ
は、ＩＢＭシステム／３７０モデル３０３３ＭＰに関す
る米国特許第４１４２２３４号明細書に記述されている
ような、ストアスルー型（８Ｔ）キャッシュである。Ｓ
Ｔキャッシュの設計は、常に主記憶装置に対するデータ
変更の更新を行なうために、ＣＰが主記憶装置（または
第２段のキャッシュ）に直接データを記憶するのを妨げ
ないようになっている。主記憶装置に対する記憶の更新
時に、記憶されたキャッシュ行の可能な遠隔コピーを無
効にするための適切な相互無効化処置が行なわれること
がある。記憶制御要素（ＳＣＥ）は、ＭＳ記憶要求を待
ち行列に入れるための適切な記憶スタックを保持し、バ
ッファ制御要素（ＢＣＥ）とＳＣＥの間の標準の通信に
よって記憶スタックのあふれ状態が防止される。ＳＣＥ
記憶スタックが漕杯になると、関連するＢＣＥが、その
条件が解除されるまでＭＳ記憶を保持する。

もう１つのタイプのキャッシュ設計は、ストアイン型キ
ャッシュ（ＳＩＣ）である。ＳＩＣについてはアンダー
ソン（Ａｎｄｅｒｓｏｎ）等の米国特許第３７３５３８
０号°明細書及びワーナー（Ｗａｒｎｅｒ）等の第３７
７１１３７号明細書に記載されている。

ＳＩＣキャッシュ・ディレクトリについてはフラッジｓ
　（Ｆｌｕｓｃｈｅ）等の米国特許第４３９４７３１号
明細書に詳しい記載がある。上記特許では、ストアイソ
型キャッシュ内の各行のマイクロプロセッサ共用可能性
が、排他的／読取り専用（ＥＸ／ＲＯ）フラグ・ビット
によって制御される。ＳＴキャッシュとＳＩＣキャッシ
ュの主な相違は、ＳＩＣではすべての記憶がキャッシュ
自体に送られるという点にある（したがって、記憶され
た行がＳＩＣキャッシュにない場合は、キャッシュ・ミ
スが生じる可能性がある）。米国特許第４５０３４９７
号明細書では、コピーが遠隔キャッシュ内にある場合、
取出しミス時にキャッシュ間転送バス（ＣＴＣ）を介し
てデータ転送を行なうことができると提唱されている。

各キャッシュ内にディレクトリのコピーを含むＳＣＥが
使用される。それによって、相互間合せ（ＸＩ）判断が
ＳＣＥで解決できる。通常、キャッシュ行の修正は、行
がキャッシュから置換されたときだけ主記憶装置に対し
て更新される。

ＲＯであるキャッシュ行は、読取り専用状態の場合のみ
有効である。プロセッサは、その行から取出しだけを行
なうことができる。その行への記憶は禁止される。ＲＯ
キャッシュ行は異なるキャッシュ間で同時に共用可能で
ある。

またＥＸであるキャッシュ行は、有効であるが、特定の
プロセッサのキャッシュ内だけに現れ、その他の（遠隔
）キャッシュ内には存在しない。

（所存）プロセッサだけがその行への記憶を許される。

ＣＨであるキャッシュ行は、その行が有効でＥＸである
ことを示すだけでなく、そこに記憶されていることも示
す。すなわち主記憶装置内のコピーが最新のものでない
可能性がある。ＣＨ行が置換されるとき、廃棄処置によ
ってコピーが主記憶装置に送られる。

ＩＮＶキャッシュ行は無効な行である。

典型的なコンピュータ・システムでは、第１のＣＰｌＰ
ｌは、キャッシュ内の行から命令またはデータにアクセ
スすることができる。それ自体のキャッシュが検査され
、要求されている特定行が読取り専用（ＲＯ）の場合に
は、記憶要求を生成し、記憶制御要素（ＳＣＥ）によっ
てその行をＥＸにする。その行が一度ＥＸになると、記
憶制御要素（ＳＣＥ）は他のキャッシュに対して、その
行が無効であることを示し、第１のキャッシュがその行
に自由に書き込めるようになる。

マルチプロセッサ・キャッシュ環境では、異なるプロセ
ッサ（ＣＰ）による１つのデータ行への比較的接近した
アクセスによって、相互間合せ（ＸＩ）問題として知ら
れる問題が発生する。たとえば、ある行がＣＰ　　ｐｔ
によって修正された場合は、ＰＩによる修正がメモリに
対して更新される前にメモリから行りが取り出される場
合、他のＣＰがその行りのダーティ・コピーを取り出す
可能性がある。

システムに追加されるＣＰの数が増えるに従って、ＸＩ
問題を効率的に取り扱うことがますます難しくなってく
る。次に例として、Ｎ個のＣＰ（Ｐｉｌｌ≦ｉ≦Ｎ）及
び各Ｐｉごとに専用キャッシュＣｉが存在するマルチプ
ロセッサ・システムについて考察する。この考察では、
共用主記憶装置が専用キャッシュの下にある、メモリ階
層構造を想定する。

ＳＴキャッシュの設計に付随する１つの主要な問題は、
システム内のすべてのＣＰによって生成されるトラフィ
ックである。ただし、将来のＭＰシステムにおける傾向
は、すべてのプロセッサ間で高性能の共用記憶装置が利
用できる方向に向かっている。そのような高速共用記憶
装置の例として、第２段共用キャッシュ（Ｌ２）がある
。そのような高性能共用記憶装置を設ける場合、さらに
多くのＣＰをサポートしなからＳＴキャッシュでＭＰシ
ステムを実現することが魅力的になってくる。

ＳＴの設計に付随するもう１つの問題は、米国特許第４
１４２２３４号明細書に示されているような、ＳＣＥと
の使用中記憶初期接続手順である。

このような設計では、ＣＰがＳＣＥからその記憶につい
ての肯定応答を受は取るまで、ＣＰによって記憶される
データ項目を、そのＣＰが取り出すことができない。そ
のような使用中初期接続手順では、プロセッサのパイプ
ライン式動作の速度が低下するだけでなく、多数のＣＰ
が組み込まれている場合にＳＣＥがすべての記憶を効率
的に直列化することも難しくなる。

ＳＴ設計に関する使用中記憶初期接続手順の問題に対す
る既知の１手法は、Ｓ工Ｃ設計からのＥＸ／ＲＯ状態を
使用するものである。任意の瞬間にキャッシュ行が３つ
の状態ＩＮＶ、ＲＯまたはＥＸのどれかをとるストアス
ルー型キャッシュＭＰ環境について考える。ＲＯは複数
のＣＰからの行の異なるコピーに対する同時アクセスが
可能なことを示す。ＥＸは他のキャッシュがアクセスす
べき行のコピーをもたないことを保証する。このプロセ
ッサ・キャッシュ方式の典型的実施態様は次の通りであ
る。行りの取出し時に、その行は（各特定の例、及び特
定のキャッシュ方式に応じて）ＲＯまたはＥＸ杖態でキ
ャッシュにロードされる。ただし、ある行に対する記憶
が要求されているときは、システムは、その行に記憶で
きるようになるまで、その行をＥＸ状態に保たなくては
ならない。ＥＸ状態のこのような許可には、他のキャッ
シュからの行のコピーを無効化するためのＸＩ処装が必
要である。ＣＰまたとえばＰ２がそのキャッシュ内にＥ
Ｘ状態のＥＬを有し、ＰＩがその行りにアクセスしよう
とするとき、記憶制御要素（ＳＣＥ）は、ＰｌがＬを取
り出してそのキャッシュに入れられるように保証する。

ＳＣＥがＰ２に対しＬのＥＸ状態を放棄するように指示
してから、Ｐ２がＥＸ状態を放棄し保留中のすべての記
憶がメモリに対して更新されていること、を示す信号を
ＳＣＥが受は取るまでの間のプロセスは、消去プロ、シ
ージャと呼ばれる。消去プロシージャの目的は、ＸＩ目
標ＣＰにその行のＥＸ制御を放棄させ、その行に対する
あらゆる可能な未捕捉の記憶をメモリに対して更新させ
ることにある。

ただし、遠隔ＥＸに対する上記ＸＩヒツト（ＸＩＥＸ）
は、大きな性能の低化を招き、特に多数のＣＰを有しＸ
Ｉ頚度数が高くなるにつれて、消去プロシージャによる
遅延のため、性能の低下が増大する。

作業負荷の分析結果から、ＸＩＥＸの発生時には（行り
を所有する）遠隔ＣＰがＸＩＥＸ事象前後のわずかな時
間で記憶を生成することは極めて稀なことが認められて
いる。共用行に対する修正の大部分は、実際のピ′ンポ
ン点から離れて、数１０回の参照にわたって行なわれる
傾向にある。その結果、ＸＩＥＸ活動時に、消去プロセ
スが行なわれる前でさえ、高速共用記憶装置内にあるそ
の行のコピーが要求側ＣＰが使用するのに有効となる可
能性が極めて高（なる。その結果、そのような環境では
、ＸＩＥＸに対する消去プロシージャによる大きな性能
の低下はほとんど不要であり、かつ非生産的である。

最近のプロセッサ設計で知られているもう１つの技術は
、分岐予測に基づく条件付き命令実行である。そのよう
な設計では、分岐命令の結果の予測をもとに、復号及び
実行のため命令ストリームが取り出される。まちがった
予測にもとづいて誤って命令が開始された場合、−後で
それを打ち切ることができる。命令の確認前に、条件付
き実行から生じた記憶要求が保留記憶スタック（ＰＳＳ
）内に保持され、終了時にそれが最終的に解除される。

命令の終了及び保留記憶の解除はアーキテクチャ上の順
序に従って行なわれる。ただし、命令は完了前に到着順
に実行できる。条件付き命令ストリームが打ち切られる
と、関連する命令待ち行列とＰＳＳ内の保留記憶はすべ
て適切にリセットされる。

キャッシュ整合性の理由から無効となる可能性のある記
憶データにもとづいて命令が条件付きで実行できるとい
う従来技術は知られていない。

先行データ・アクセスによって、ＸＩＥＸのために生じ
る遅延を最小にする従来の技術は知られていない。ＭＰ
キャッシュ設計の既知の方法はすべて、アーキテクチャ
上の整合性を保つため、その行が既に消去されていると
きだけ、ＣＰがキャッシュ行にアクセスできるようにな
っている。ＸＩＥＸ状態では、その行止でＥＸ状態を保
持している遠隔ＣＰがＥＸ制御を解除して、その行が要
求側ＣＰのキャッシュに取り出せるようにしたときにだ
け、要求側ＣＰはそのキャッシュ行にアクセスすること
ができる。

Ｃ０発明の要旨 本発明の目的及び特徴を表す好ましい例示的な実施例に
よれば、消去プロシージャが完了する前でさえも、ＸＩ
ＥＸ条件のときＣＰにキャッシュ行にアクセスさせる機
能が提供される。その結果、ＸＩＥＸ杖態のときＣＰに
よってアクセスされた行がダーティであることが判明し
、適切な命令を再開させる場合は比較的少ない。これは
、ＸＩＥＸ処理のための消去プロシージャによる非常に
大きな性能低下の大部分がなくなるので、性能上天きな
利益がある。

本発明は、Ｘ工ＥＸ状態のときにデータの取出しを扱う
ための取出し後確認（ＦＴＣ）手法を提供する。

本発明では、ＳＴキャッシュ設計と、ＸＯ／ＲＯ状態を
伴うＳＩＣ型キャッシュ整合性管理機能を有するＭＰシ
ステムを利用する。比較的高速のＭＳまたは共用し２を
想定する。ＸＩＥＸ時の要求されたデータの取出しまた
は使用が、ＳＣＥが消去プロシージャを介して要求され
た行の妥当性（または無効性）確認を受は取る前に可能
となる。

妥当性が断定できない行がＣＰによって使用されるとき
は、ＳＣＥから確認を受は取るまで、その行の妥当性に
応じて命令の実行の結果が外部（たとえばキャッシュ）
にコミットされない。ＳＣＥからの確認が、行りが有効
なことが判明したことを示すときは、Ｌの妥当性に応じ
てすべての結果を通常通りに完了させることができる。

ただし、ＳＣＥが、以前に取り出された妥当性が断定で
きない行りが実際には無効であったことを示す場合、Ｌ
の内容に基づいて実行されるすべての動作を打ち切り適
切に再開させなくてはならない。

したがってＦＴＣ法では、Ｘ工ＥＸ状態がＳＣＥによっ
て検出されたとき、要求側ＣＰにメモリからの行のコピ
ーの取出しが開始させ、同時に、消去プロシージャに関
する信号がＸＩ目標ＣＰに送られる。このような状況で
は、要求側ＣＰは、取り出される行がその妥当性が確認
されておらず、したがって有効ではない可能性があり、
ＳＣＥからの確認を待たなければならないことを認識す
べきである。ＳＣＥはまた、そのような状況を記憶して
、消去プロシージャの結果を待ち、後で要求側ＣＰに適
切な確認を与える。

したがって、本発明の１目的は、ＸＩ問題を解決するた
めキャッシュ行を早期に取り出す方法を提供することで
ある。

本発明の別の目的は、命令の実行時に不必要な遅延をな
くすことである。

本発明のもう１つの目的は、妥当性の判定を行なう前に
、キャッシュ行を利用できるようにすることである。

Ｄ、実施例 第１図は、本発明が適用される多重処理（ＭＰ）システ
ムを示す。ＭＰは４台の中央演算処理装置（ＣＰ）ＣＰ
ＯないしＣＰ３　（１０，１１，１２，１３）を含み、
各ＣＰはそれぞれ命令実行（ＩＥ）装置１４．１５．１
６．１７及びバッファ制御装置（ＢＣＥ）２０．２１．
２２．２３を含む。各ＩＥは、ハードウェアと、主記憶
装置（ＭＳ）５０内でのオペランドの取出し及び記憶を
要求する命令を発行するマイクロコードを内蔵する。

ＩＥ１４−１７は、当該の各キャッシュ制御機構（ＢＣ
Ｅ）２０−２３に対して取出しコマンドまたは記憶コマ
ンドを発行して、取出し動作または記憶動作を開始する
。キャッシュ制御機構は、関連するプロセッサ・キャッ
シュ・ディレクトリ（ＰＤ）を伴うプロセッサ・ストア
スルー（ＳＴ）キャッシュと、関連ＣＰ１０−１３が専
用するすべてのプロセッサ・キャッシュ制御機構を含む
。

ＣＰは一般に、オペランドが必要とする各ダブルワード
（ＤＷ）単位ごとに取出しコマンドまたは記憶コマンド
を発行する。ＤＷを含むキャッシュ行がＰＤ内にある場
合は、キャッシュ・ヒツト状態であり、コマンドに応じ
てＤＷがキャッシュから取り出され、またはキャッシュ
内に記憶される。

キャッシュ内でオペランド取出しヒツトの場合、ＢＣＥ
の外部に出る必要はなく、記憶装置アクセスが完了する
。場合によっては、必要とされるＤＷがキャッシュ内に
ないことがあり、キャッシュ・ミスとなる。

ＩＥ取出しまたは記憶コマンドを完了する前に、ＤＷを
主記憶装置から取り出さなくてはならない。

そのため、ＢＣＥは対応する取出しまたは記憶ミス・コ
マンドを生成する。このコマンドは、記憶制御要素（Ｓ
ＣＥ）３０に、ＩＥが必要とするＤＷを持つデータの行
単位を主記憶装置５０から得るよう要求する。行単位は
主記憶装置内の行境界上にあるが、必要とされるＤＷは
、失敗した行転送の完了前にＩＥ要求を進行させておく
ため要求側ＢＣＥ２０−２３に戻される、取出し行の最
初のＤＷである。

５ＣＥ３０は、ＣＰｌｏ−１３及び主記憶装置５０に接
続されている。主記憶装置５０は、複数の基本記憶モジ
ュール（ＢＳＭ）制御装置ＢＳＧＯないしＢ５Ｃ５（５
１，５２，５３，５４）で構成されている。各基本記憶
制御装置（Ｂ　Ｓ　Ｃ）５１−５４は、２つのＢＳＭＯ
（８０１Ｂ２．８４．８６）及び（８Ｌ　８３．８５．
８７）に接続されている。４個のＢＳＧＯ−３（５１−
５４）がそれぞれ５ＣＥ３０に接続されている。

５ＣＥ３０は４個のコピー・ディレクトリ（ＣＤ）３１
．３２．３３．３４を含む。各ＣＤは米国特許箱４３９
４７３１号明細書に記載されているのと同様に、あるＢ
Ｃ８中に対応するプロセッサ・キャッシュ・ディレクト
リ（ＰＤ）の内容のイメージを含んでいる。ＰＧとＣＤ
は共に、論理アドレスから同じビット位置によってアド
レスされる。ＣＤはすべての相互間合せ（ＸＩ）要求を
処理し、したがってそれぞれのＣＰに対してよりよいサ
ービスを提供することができる。ダブルワード幅の両方
向データ・バスが、主記憶装置内の各ＢＳＭ８０−８７
と各ＳＣＥポートの間に、また各５ＣＥ３０から各ＣＰ
及び入出力チャネル制御プロセッサ４０への間に設けら
れている。データ・バスと共に、制御信号及びアドレス
信号用の独立した１組のコマンド・バスもある。ＣＰが
ＤＷアクセス要求に関してキャッシュ・ミスに出会った
たとき、そのＢＣＥ２０−２３が５ＣＥ３０にミス・コ
マンドを送ることによって、主記憶装置に対する行アク
セス要求を開始する。次に５ＣＥ３０が主記憶装置内の
必要とされる８８Ｍ８０−８７に対してコマンドを再発
行する。ＢＳＭ使用中状態の場合、５ＣＥ３０は、その
要求をコマンド待ち行列に保管し、必要とされる８８Ｍ
８０−８７が後で利用可能となったときにそれを再発行
する。５ＣＥ３０はそのＸＩ論理によってキャッシュの
衝突が発見されたときを除き、特定のＢＳＭに対するす
べてのコマンドが先入れ先出しくＦ　Ｉ　ＦＯ）順に発
行されるよう、主記憶装置コマンドを正しい順序に並べ
る。通常の主記憶装置要求処理シーケンスでは、５ＣＥ
３０は定常的に主記憶装置の状況を監視し、保護キーの
間合せ結果及びすべてのキャッシュ・ディレクトリを分
析し、現在５ＣＥ３０に保持されているすべての保留コ
マンドの更新済み状況を検査し、またＢＣＥ２０−２３
内で待機中の、５ＣＥ３０が受は取るべき新しいＢＣＥ
コマンドがあるかどうか探す。

５ＣＥ３０は複数の記憶スタック５ｓｏ−ｓｓ３　（３
５−３８）を保持する。各記憶スタックはそれぞれ、対
応するＣＰに対する最大１６個のＤＷの主記憶装置記憶
要求を保持する。５ＣＥ３０は主記憶アドレスと妥当性
を示すため記憶スタックに充分なディレクトリ情報を保
持する。記憶スタックがあぶれを起こす危険があるとき
、５ＣＥ３０は関連するＢＣＥ２０−２３に優先順位要
求を送って、ＢＣＥ２０−２３が後で５ＣＥ３０から記
憶スタック溝杯条件を消去するための信号を受は取るま
で、それ以後の記憶要求の送信を保留させる。記憶スタ
ック内のデータは、各記憶スタック内で到着順序を維持
しながら適切なスケジューリングに従っ、て主記憶装置
に対して更新される。

ＣＰからの行取出し要求は、記憶スタック内の行に対す
る既存のすべての記憶が関連するＢ　５Ｍ６Ｏ−６７に
送られたことをＳＣＥが確認するまで、５ＣＥ３０によ
って保留される。

第２図は各ＣＰに関するＩＥ装置の命令制御機構の背景
構成図である。各ＣＰのＩＥは条件付きで命令を実行す
る能力を持つ。必ずしも必要ではないが、分岐予測を採
用してもよい。この説明では、話を単純にして、ＸＩＥ
Ｘ事象のときダーティである可能性のあるデータを取り
出すことが条件付き実行の唯一の原因であると想定する
。ただし、条件付き実行の制御は、分岐予測マシンの場
合と非常によく類似してい′る。特に命令が打ち切られ
たとき、ＩＥ装置は命令が開始される前の点までマシン
状ｒ１！（レジスタ）をリセットすることができる。１
６個のハーフワードを含む命令バッファ（ＩＢＵＦ）７
０がある。ただし、ＩＢＭ３７０アーキテクチャでは、
各ハーフワード（ＨＷ）は２バイト長であり、各命令コ
ードは工ないし３ハーフワードの長さとすることができ
ることに留意されたい。

本発明の実施例を単純化するために、順序通りの逐次実
行だけを想定するが、本発明の概念では、順序以外の実
行に関するより複雑な実施態様も除外されない。条件付
きで実行される命令を含めて、命令は、命令ス）　ＩＪ
−ム内での論理的順序に従っ・てのみ実行される。オペ
ランドの取出し及び記憶は、論理的順序に従ってのみ実
行される。ＩＥ表装置、現在実行されている命令が条件
付きであるか否かを示す単一のフラグ・レジスタＣＮＦ
ＬＧ７１を維持する。ＩＥはまた、レジスタＣＮＩＡＤ
ＤＲ７２も維持する。ＣＮＦＬＧ＝　１の条件付き実行
段階では、ＣＮＩＡＤＤＲは、主記憶装置からのデータ
の条件付き取出しを最初に開始した命令のアドレスを保
持する。

第３図は、ＢＣＥまたとえば２０の全体構成図である。

ＢＣＥはＢＣＥ制御機構８０を介して、ＴＬＢ制御機構
８１を使って論理的主記憶装置アクセス・アドレスから
実アドレスに変換するための変換ルックアサイド・バッ
ファ（ＴＬＢ）を保持する。プロセッサ拳キャッシュ・
ディレクトリ（ＰＤ）８２はプロセッサ・キャッシュ・
ディレクトリである。キャッシュ・アレイ８３は、実際
のキャッシュ・データを含んでいる。保留記憶スタック
（ＰＳＳ）８４は８個のエントリを持つ。

ＰＳＳ８４は、まだキャッシュ及び主記憶装置に送られ
ていないＩＥ実行からのＤＷ記憶を保持するために使用
される。ＢＣＥ制御機構は、そのとき活動状態の、ダー
ティである可能性のあるキャッシュ行があるか否かを示
すフラグ・ピッ）ＣＮＰＨＡ　Ｓ　Ｅ　８　”５を維持
する。

第４図は、米国特許第４４８４２６７号明細書の記載と
類似した、ＢＣＥ（たとえば２０）内の典型的キャッシ
ュ制御機構８０を表している。ＩＥからの取出しまたは
記憶要求アドレス（論理アドレスまたは実アドレス）９
０は、プロセッサ・キャッシュ・ディレクトリ（ＰＤ）
９１から合同クラスを選択するのに使用される。すでに
説明した４方向セット連想式キャッシュ設計では、選択
された合同クラスから読み出される４個のディレクトリ
・エントリＡ−Ｄが存在する。これらの４個のＰＤＥエ
ントリＡ−Ｄに記録された絶対行アドレスが、９２で、
アドレス変換機構９３から得られた絶対要求アドレスと
比較される。これらのアドレスを比較して、どの行がキ
ャッシュ内で紛失しているか、または５ＥＬＡ１ＳＥＬ
Ｂ１ＳＥＬＣ及び５ＥＬＤの各信号によって示されるよ
うに、４行のうちのどれにこのアクセスがヒツトするか
が判定される。アドレス比較の結果はＩＥ表装置アレイ
制御機構の両方に渡される。置換制御機構９４は、置換
状況アレイを保持し、必要に応じてこれらの状況アレイ
を更新し、新しい行がＭＳから取り出されたときに置換
すべき行エントリを選択する。ＰＤエントリ書込み制御
機構９５は、ＰＤエントリの更新を制御する。ＤＷ取出
し要求の場合、ＰＤ読取り及び変換プロセスと並行して
、選択された合同クラス中の４個のＤＷすなわちＡ−Ｄ
が、後で９２でディレクトリ・アドレス比較が行なわれ
たときに９７で選択を行なうため、アレイから読み取ら
れる。制御機構９８による決定に応じて、ＤＷデータが
１０４から必要に応じてＩＥ表装置たはＭＳのいずれか
に読み出される。米国特許第４３９４７３１号明細書に
示されているように、ＩＥからのＤＷ記憶の前に、もっ
と早いサイクルで、記憶間合せ（ＳＩ）要求が先行する
。

ＳＩ要求は、キーの違反、キャッシュ・ミスまたはＥＸ
状況の欠落などの衝突なしに記憶が行なわれることを保
証する。ＳＩサイクルの後に、実際のＤＷ記憶がＩＥに
よって発行され、適切なアレイ位置に直接保存される。

アレイ９６は、９９及び９５の制御下で行またはダブル
ワード単位で更新される。アレイ記憶のためのデータは
ＩＥまたは主記憶装置のいずれかから１０３へ到達する
。

ストアスルー型キャッシュ設計では、ＳＩ要求は、ＭＳ
にＤＷ記憶を発行するか、あるいは保留記憶スタック（
ＰＳＳ）にそれを保持することを可能にしなくてはなら
ない。そうでないと、Ｓ■要求は、衝突状態が後のサイ
クルで解除されるまで、ＩＥで記憶を保留させる。

第５Ａ図と第５Ｂ図はそれぞれ、米国特許第４３９４７
３１号明細書に記載されているものと類似の、ＣＤ　（
１１０）及びＣＤ（１２０）のエントリのフォーマット
の図である。Ｖ（１１６，１２２）はディレクトリ・エ
ントリの有効ビットである。関連ＥＸビット（１１５，
１２１）が１の場合には、有効行は排他的（ＥＸ）状態
であり、それ以外の場合には、読取り専用（ＲＯ）状態
である。

各ＰＤ行はさらに、保護キー（ＰＲＯＴ　　ＫＥＹ）、
行変更（ＬＣＣＨ）ビット、取出し保護（Ｆ　　ＰＲＯ
Ｔ）ビット、及びページ変更（ＰＧＣＨ）ビットを含む
。

ＳＣＥのＣＤは、米国特許第４３９４７３１号明細書に
記載されているのと同様に対応するＢＣＥのＰＤに対す
る鏡像として維持される。ＣＤエフ）！Ｊ（７）内容（
ＥＸｌＶ及びＡＢＳ　　ＡＤＤＲ１１７と１２３）は、
状況変更のための遷移段階の間を除き、対応するＰＤエ
ントリの内容と同じでなくてはならない。ただし、この
ＳＴキャッシュ設計では、キャッシュに対するすべての
ＣＰ記憶がＭＳに反映されるので、ＰＤエントリに、Ｍ
Ｓに送るべくスケジューリングされていないデータをキ
ャッシュ行が保持しているか否かを示す、ＬＮ／ＣＨ（
行変更済）フィールド１１３は必要でない。第５Ｃ図は
、ＰＤエントリの修正されたフォーマット１２５を含ん
でいる。

ＳＴ設計では、ＢＣＥからＳＣＥへの廃棄（ｃａｓｔｏ
ｕｔ）コマンドは不要である。米国特許第４３９４７３
１号明細書に記載されているようなＳＩＣ設計用の廃棄
コマンドは、ＳＩＣにおける変更済みの行を、５ＣＥ３
０によって主記憶装置で更新させる。ＳＴ設計では廃棄
コマンドの代りにＤＷ記憶コマンドが用いられる。この
ＤＷ記憶コマンドを使って、ＳＣＥはＩＥ記憶時に主記
憶装置を更新するため、５ＣＥ３０にＤＷ記憶要求を送
る。ＳＣＥに対する記憶要求がＢＣＥによって行なわれ
ると、その記憶のＤＷデータがデータ・バスを介して並
列に送信される。ＳＣＥは、ＢＣＥからの記憶要求が通
常の条件でＳＣＥの関連記憶スタック（ＳＳ）で必ず受
は取られるよう、ＢＣＥと調整しなくてはならない。Ｃ
Ｄを検査することによるＳＣＥでの相互間合せ（ＸＩ）
の処理は、米国特許第４３９４７３１号明細書の処理と
類似している。本発明では、キャッシュ・ミスでも、消
去プロシージャがＸＩＥＸ状態で完了する前に、主記憶
装置から行を取り出すことが可能である。ＳＣＥからＢ
ＣＥへの応答信号は、追加の消去済み（ＣＬＲ）ビット
で機能強化される。ＣＬＲビットが０のとき、ＢＣＥは
、この新しく取り出された行をダーティである可能性が
あり使用した場合打ち切られる場合があるものとして扱
う。

そうでない場合は、取り出された行は通常通り有効であ
るとみなされる。

ＩＥは、やはり米国特許第４３９４７３１号明細書に記
載されているような、ＥＸの意図を含む取出し要求また
はＳＩ要求を発行することができる。このような要求は
、要求されたＤＷが、ＥＸビットがオンのキャッシュ行
にヒツトしたときだけうまく取り扱える。ＲＯの意図を
含む取出し要求は、Ｖビットがオンのキャッシュ内の有
効行のみを必要とする。キャッシュ・アクセスにおける
保護上のエラー及びその他の例外条件は、特殊な例外論
理によって処理される。

ＢＣＥ　（たとえば２０）における保留記憶スタック（
ＰＳＳ）１３２を第６Ａ図に示す。ＰＳＳＩ３２は、０
ないし７で表した８個のエントリを含む円形ＦＩＦＯ待
ち行列として実施されている。

各ＰＳＳエントリは、ＩＥから発行された記憶に関する
ＤＷデータを含む。第６Ｂ図は、ビット単位で表したサ
イズを含む、ＰＳＳディレクトリ・エントリ１４０のフ
ォーマットを示す。各ＰＳＳディレクトリ・エントリに
は、絶対ＤＷアドレス・フィールド５ＴＲＡＤＤＲ（２
８ビツト）１４４．２個のフラグ・ビットＣＲＬＳＥ　
（１ビツト）１４１とＭＳＯＮＬＹ　（１ビツト）１４
２、及び記憶されたＤＷのキャッシュ位置を記録するフ
ィールド５ＴＲＣＯＯＲＤ　１４３の少なくとも３つの
フィールドがある。ＣＲＬＳＥ１４１ビットがオンのと
き、ＤＷ記憶は条件付き段階にあり、主記憶装置に解放
されない。ＰＳＳエントリに関するＭＳＯＮＬＹ１４２
ビットがオンのとき、その記憶は既にキャッシュに保存
されているが、まだ主記憶装置には送られていない。Ｂ
ＣＥは、ＰＳＳ管理に関する３個のインデックス・レジ
スタＮＸＴＲＬＳＥ１３５、ＣＮ５ＴＲ１３Ｂ及びＮＸ
ＴＳＴＲ１３７を維持する。これらのレジスタはそれぞ
れ０ないし７のいずれかの整数値を保持する。

最初、これら３つのレジスタはすべてＯにリセットされ
ている。ＮＸＴＲＬＳＥ１３５は、最初の記憶を保持し
ているＰＳＳエントリを指し、ＮＸＴＳＴＲ１３７は次
の記憶を挿入すべき次のエントリを指す。ＣＮ５ＴＲ１
３８は、ＣＮＰＨＡＳＥ＝１の場合、最初の条件付き記
憶を保持するＰＳＳエントリを指す。ＢＣＥ２０はまた
、空きエントリの数を示すカウンタ・レジスタＰＳＳＦ
ＲＥＥ１３４を維持する。これは最初８に設定されてい
る。ＰＳＳがそのとき空でない場合、ＢＣＥは定常的に
記憶を保存しているかどうか調べるためＰＳＳ内の最初
のＤＷを探索する。ＰＳＳ内の記憶はすべて到着順にキ
ャッシュ及び主記憶装置に保存される。

本発明の説明を簡単にするために、各ＤＣＥは、いつで
も複数の未処理要求がＳＣＥに発行できないようにする
必要がある。ただし完了済みの命令または無条件で実行
された命令に関するＰＳＳから主記憶装置への記憶解放
は例外である。次の説明でも、例外条件の処理は無視す
る。

第７Ａ図は、工Ｅ装置からＲＯの意図を含む取出し要求
を受は取った際（２００）のＢＣＥの処理を表すフロー
チャートである。ＢＣＥでＣＮＰＨＡＳＥ＝Ｏである場
合（ステップ２０１）、ＢＣＥは、ＳＣＥに対してＲＯ
の意図を含むミス取出し要求を発行する（ステップ２０
２）。そうでなくＣＮＰＨＡＳＥ＝１である場合（２０
１）、ＣＮＰＨＡＳＥが後でクリアされる（ステップ２
０３）までミス取出しは保留される。ＩＥは遊休状態に
入り、未着ＤＷがＭＳから到達するのを待つ。キャッシ
ュ・ヒツトになると（ステップ２０４）、ＰＳＳ内に存
在している可能性があるＤＷ記憶のどれかと衝突しない
場合、遅延なしにＤＷがキャッシュからアクセスされる
（ステップ２０５）。このような衝突の検出は、オペラ
ンド記憶比較コマンドによって行なわれる。このコマン
ドは、要求された取出しＤＷアドレスを、ＭＳＯＮＬＹ
ビットがオフになっているＰＳＳ内のすべての有効なり
Ｗアドレスと突き合わせる。一致が見出された場合は、
衝突が検出され、その場合その取出しは、後で衝突条件
が解消されるまで再発行される。

第７Ｂ図は、工Ｅ装置からＥＸの意図を含む取出し要求
を受は取った際（ステップ２１０）のＢＣＥの処理に関
するフローチャートである。この取出しは、その行がＥ
Ｘ状態で（ステップ２１２）キャッシュ内に常駐してい
る場合（ステップ２１１）、遅延なしに実行される（ス
テップ２１３）。

ＤＷがキャッシュ内でＲＯ行にヒツトした場合（ステッ
プ２１４）、ＢＣＥは、可能なとき、ＳＣＨに対してＥ
Ｘ状況に移ることを求める要求を発行する（ステップ２
１５）。その行がキャッシュ内に存在しない場合（ステ
ップ２１１）、ＢＣＥは、可能なときＳＣＥに対してＥ
Ｘの意図を含むミス取出し要求を発行する（ステップ２
１８）。

このようなＳＣＥ要求は、条件付き実行が有効な場合に
は保留される（ステップ２１６及び２１９）。

第７Ｃ図は、ＩＥ装置からＥＸの意図を含む記憶間合せ
（ＳＩ）要求を受は取った際（ステップ２２ｏ）のＢＣ
Ｅの処理に関するフローチャートである。ＢＣＥの動作
は第７Ｂ図に記載されている動作と類似している。ただ
しＩＥに対するＤＷの取出しば必要でない。ＢＣＥは、
工Ｅから記憶が到来すると予想して、ＤＷに関して見つ
かったキャッシュ座標を記録する。この取出しは、その
行がＥＸ状態で（ステップ２２２）キャッシュ内に常駐
している場合（ステップ２２１）、遅延なしに実行され
る（ステップ２２６）。ＤＷがキャッシュ内でＲＯ行に
ヒツトした場合（ステップ２２３）、ＢＣＥは、可能な
ときＳＣＥに対してＥＸ状況に移ることを求める要求を
発行する（ステップ２２４）。その行がキャッシュ内に
存在しない場合（ステップ２２１）、ＢＣＥは、可能な
ときＳＣＥに対してＥＸの意図を含むミス取出し要求を
発行する（ステップ２２８）。このようなＳＣＥ要求は
、条件付き実行が有効な場合には保留される（ステップ
２２５及び２２９）。

第７Ｄ図は、ＩＥ装置から記憶要求を受は取った際（ス
テップ２３０）のＢＣＨの処理に関するフローチャート
である。条件付き実行では、ＣＮＰＨＡＳＥ＝１　（ス
テップ２３１）のとき、可能ならＤＷ記憶がＰＳＳに置
かれる（ステップ２３２及び２３３）。ＰＳＳが溝杯の
場合は（ステップ２３４）、ＰＳＳに空きができるまで
その記憶は保留される。いずれの場合も、記憶要求が条
件付き実行のためＰＳＳに置かれるとき、その記憶はキ
ャッシュ・アレイには保存されず、記憶が後で解放され
たときにキャッシュ記憶の保存が必要となるようにＭＳ
ＯＮＬＹフラグが関連ＰＳＳエントリでＯに設定される
（ステップ２３３）。ＣＮＰＨＡＳＥ＝Ｏの記憶要求で
は（ステップ２３１）、ＢＣＥはキャッシュにＤＷを保
存しようとしくステップ２３５）、可能なら直接ＭＳに
ＤＷを送ろうとする（ステップ２３６及び２３８）。

その記憶は、そのときＰＳＳ内に他に未処理の記憶がな
い場合、キャッシュに保存される（ステップ２３７．２
４１）。何らかの理由でＢＣＥがキャッシュへの保存や
ＭＳに記憶を送るのを完了できない場合、ＢＣＥは、空
きがある場合ＰＳＳに記憶要求を置く。ＤＷがキャッシ
ュに保存され、その要求がＭＳ記憶スタック清杯条件の
ためＰＳＳに置かれる場合には、後でキャッシュ記憶が
反復されるのを防止するため、ＰＳＳエントリでＭＳＯ
ＮＬＹビットが１に設定される。

ＳＣＥがＣＰｉからＤＷ記憶要求を受は取ると、その要
求はＳＣＥの記憶スタックＳＳｉの待ち行列に入れられ
る。ＳＣＥは可能なとき、ＤＷ記憶を記憶スタックから
主記憶装置に定常的に更新する。

ＳＣＥはＢＣＥから３つの主要な要求を受は取る。ＲＯ
の意図を含むミス取出しは、ＲＯ状態の主記憶装置から
のキャッシュ行の転送を要求する。

ＥＸの意図を含むミス取出しは、ＥＸ状態の主記憶装置
からの行の転送を要求する。第３の要求のタイプは、Ｅ
Ｘ状況へのアップグレードであり、ＲＯ状態ですでにＢ
ＣＥに存在しているキャッシュ行に関してＥＸ状況だけ
を要求するＢＣＥからの要求は、相互間合せ（ＸＩ）活
動をトリガする。

ＳＣＥは、米国特許第４３９４７３１号明細書に示され
ている方式に類似しているが、実際には異なる方法でＸ
Ｉを処理する。ＣＤの維持及びＸＩ条件を判定する際の
それらの探索は類似しているが、ＸＩ条件の解決には異
なるアルゴリズムが使用される。以下に、ＢＣＥ要求の
ＳＣＨによる処理を、ＣＰｉ　（０≦ｉ≦３）のＢＣＥ
からの要求に関して説明する。第８Ａ図ないし第８Ｃ図
は、ＢＣＥからの３種類の要求のＳＣＥによる処理を表
すフローチャートである。

第８Ａ図は、ＲＯの意図を含むＣＰｉからの行ミス要求
（ステップ２７０）のＳＣＥによる処理に関するフロー
チャートである。この行が遠隔位置でＥＸに保持されて
いない場合（２７１）、ＳＣＥは、主記憶装置からＣＰ
ｉに行取出しをスケジューリングし、ＣＲＬビットがオ
ンの行受信信号でＣＰｉに合図を送る（ステップ２７２
）。ここで、ＣＰｊ　（ｊ〆ｉ）が行ＥＸを保持してい
ると仮定する。ＳＣＥはＥＸをＲＯに変更する（ＣＥＲ
Ｏ）信号をＣＰｊに送る（ステップ２７３）。

次に、ＳＣＥは、その行が記憶スタックＳＳｊ内の未処
理ＤＷとオーバラップしているか否かを検査する（ステ
ップ２７４）。オーバラップしていない場合には、ＳＣ
Ｅは主記憶装置からＰＯ状態が割り当てられているＣＰ
ｉへの行の条件付き取出しをスケジ一−リングし、ＣＰ
ｌのＢＣＥにＣＲＬピットがオフである行受信信号で通
知する。

ここで、ＳＣＥは、ＣＰｊがなおその行に対してＥＸ状
態を想定していることを認識し、ＣＰｊが後のサイクル
でＥＸ状況の解放を肯定応答すると期待する。一方、Ｓ
ＣＥは、そのときにその行が既にＳＳｊ内の記憶と衝突
していることを検出した場合、ＣＰｊからＥＸ伏況解除
信号を受は取りた後、ＳＳｊ内の衝突するすべての記憶
が主記憶装置に送り出されたときに限り、主記憶装置か
らＣＰｊへの無条件行取出しくＣＬＲ＝１）をスケジュ
ーリングする。一般に、ＳＣＥは、記憶スタック内の衝
突する記憶が解消されるまで、主記憶装置の行の取出し
のスケジューリングを行なわない（ステップ２７７）。

ＳＣＥが未処理の記憶の衝突を検出したときに、条件付
きの主記憶装置の行取出しをスケジューリングしない理
由は、この場合ＣＰｊが他にも記憶を生成する可能性が
大きいということである。

第８Ｂ図は、ＣＰｉからのＥＸの意図を含む行取出し要
求に関するＳＣＥの動作を示す。これは、第８Ａ図に示
されているプロシージャと類似している。ただし、ＳＣ
Ｅは、ＣＤ内に示されているような行のコピーを保持す
るすべてのＣＰに対し行無効化信号を送らなくてはなら
ない。

その行が遠隔位置でＥＸ状態に保持されていない場合は
（２８１）　、遠隔キャッシュ内にその行が存在してい
るか否か（ステップ２８２）、及び、遠隔ＢＣＥがその
行を無効化するよう指示されているか否か（ステップ２
８８）を判定するため検査が行なわれる。その後、その
行が遠隔キャッシュに存在しない場合には（ステップ２
８２）、ＳＣＥは主記憶装置からＣＰｉへの行取出しを
スケジューリングし、ＣＬＲビットがオンの受信行信号
でＣＰｉに合図する（ステップ２８９）。ＣＰｊ　（ｊ
Ｐ’ｉ）が行をＥＸ状態で保持している場合、ＳＣＥは
ＣＰＪにその行を無効化するよう指示する（ステップ２
８３）。次に、ＳＣＥは、その行が記憶スタックＳＳｊ
内の未処理ＤＷとオーバラップするかどうかを検査する
（ステップ２８４）。

オーバラップしていない場合には、ＳＣＥは、主記憶装
置からＲＯ状態が割り当てられているＣＰｉへの行の条
件付き取出しをスケジューリングし、ＣＰｉのＢＣＥに
、ＣＬＲビットがオフの受信行信号で通知する。ここで
、ＳＣＥは、ＣＰｊがまだその行に対してＥＸ状態であ
ると想定していることを認識し、ＣＰｊが後のサイクル
でＥＸ状況の解除を肯定応答するよう期待する（ステッ
プ２８５）。一方、ＳＣＥは、そのときにその行がＳＳ
ｊ内の記憶とすでに衝突していることを検出した場合は
、ＥＸ状態解除信号をＣＰｊから受は取った後、ＳＳｊ
内の衝突するすべての記憶が主記憶装置に送り出された
ときに限り、主記憶装置からＣＰｊへの無条件行取出し
くＣＬＲ＝１）をスケジューリングする。

一般に、ＳＣＥは、記憶スタック内の衝突する記憶が解
消されるまで、主記憶装置行取出しをスケジューリング
しない（ステップ２８７）。ＳＣＥが未処理の記憶の衝
突を検出したときに条件付き主記憶装置行取出しをスケ
ジューリングしない理由は、この場合ＣＰＪが他にも記
憶を生成する可能性が大きいということである。

第８Ｃ図は、ＣＰｉからのＥＸへのグレードアップ要求
に関するＳＣＥの動作を示す（ステップ２９０）。この
場合、その行はすでに有効で、ＣＰｌのＢＣＥでＲＯ状
態にある。ＳＣＥは、その行が遠隔キャッシュ内に保持
されていると判断した場合（ステップ２９１）、その行
のコピーを含むＢＣＥに無効イヒ信号を送り出すだけで
よい（ステップ２９２）。この設計では、ＣＰＩがＲＯ
状態からＥＸ状態へのグレードアップに関する信号を受
は取る前に、すべての無効化信号の受信装置が、その信
号を受は取るようになっている（ステップ２９３）。タ
イミングの制御は、実施環境によって異なる。

第８Ａ図及び８Ｂ図では、ＳＣＥがＣＰｊ　（ＪＰ′ｉ
）によって保持されている行のＥＸ状態の解除を最終的
に決定する前に、主記憶装置からＣＰｉへの条件付き行
取出しが、スケジューリングされる。ＥＸ状況の解除に
関する肯定応答の前に、ＳＣＥがその行に関する後続の
記憶をＣＰｊから受は取ることが可能で′ある。このよ
うな場合、ＳＣＥは、ＣＰｉに、定期釣行無効化信号に
よって条件付きで取り出されたデータを打ち切るようｔ
指示しなくてはならない。一方、ＳＣＥは、ＣＰｊから
その行に対する余分な記憶を生成せずにＥＸ状態を解除
することについての肯定応答を受は取った場合、状態の
変更を最終的に決定することができ、ＣＰｉに状況確認
信号を送る。ＣＰｉが状況確認信号を受は取った後、Ｂ
ＣＥは後で説明するように、その行の条件付き状況を廃
棄する。

関連する記憶スタック内の関連記憶が主記憶装置にクリ
アされたことを確認するまで、ＳＣＥはＣＰによる行の
ＥＸ状態の解除を最終的に承認しない。これは一般に必
ずしも不可欠な要件ではない。この設計の説明を簡単に
するため、ここではこの仮定を行なった。またＸＩの処
理をＳＣＥが正しく直列化するものと想定した。ＳＣＥ
は、ＣＰ自体からのそれ以前の要求の処理を完了するま
では、ＣＰに対して行に関するＸＩ要求を発行しない。

ｃｐのＢ　Ｃ’Ｅは、ＳＣＥから、行の受取り、状況確
認、ＣＥＲＯ及び行無効化という４種類の主要な信号を
受は取る。第９Ａ図ないし第９Ｄ図は、これらの信号を
受は取った際のＢＣＥの活動に関するフローチャートで
ある。

第９Ａ図は、ＳＣＥからの行受信信号に対するＢＣＥの
活動を示す（ステップ３００）。ＢＣＥは、その後主記
憶装置からデータを受は取れる状態となる（ステップ３
０１）。信号内のＣＬＲビットが１で、無条件取出しを
示す場合、ＢＣＥは通常のようにデータの到着を待つ（
ステップ３０４）。ＣＬＲビットが０（ステップ３ｏ２
）で条件付き転送を示す場合は、ＢＣＥは、後で第１０
図に関して説明するように、条件付き実行段階を開始す
る（ステップ３０３）。

第９Ｂ図は、ＳＣＥから状況確認信号を受は取った際（
ステップ３１０）のＢＣＥの活動を示す。

この状況では、条件付きで取り出された未処理の行が存
在していなくてはならない。ＢＣＥは、そのＣＮＰＨＡ
ＳＥフラグをオフにし、ＰＳＳディレクトリ内のＣＲＬ
ＳＥビットをすべて０にリセットして、条件付き実行段
階をリセットする。またＢＣＥは、ＩＥ装置に、そのＣ
ＮＦＬＧレジスタをＯにリセットするよう指示する（ス
テップ３１１）。

第９Ｃ図は、ＳＣＥからＣＥＲＯ要求を受は取った際（
ステップ３２０）のＢＣＥの活動を示す。

ＢＣＥはＳＣＨにまだ解放されていない前の無条件実行
からの保留記憶が存在するかどうかを検査する。（ステ
ップ３２１）。ＢＣＥはＰＳＳを検査しくＣＮ５ＴＲ＝
Ｏの保留記憶と突き合わせ）、ＳＣＥ及びキャッシュに
対する現在進行中であるが未完了の記憶の解放が存在す
るかどうかを判断して、これを確認する（ステップ３２
２）。衝突条件がすでに存在しないときには、ＢＣＥは
、その行がキャッシユ・ディレクトリにある場合（ステ
ップ３２３）、その行のＥＸ状態をＲＯに変更しくステ
ップ３２４）　、ＣＥＲＯ動作の完了をＳＣＥに指示す
る（ステップ３２７）。条件付き実行段階が完了したこ
とがＢＣＥでＣＮＰＨＡＳＥ＝１によって示され（ステ
ップ３２５）、その行のＥＸ状態がキャッシュに存在し
ていた場合（ステップ３２３）、ＢＣＥは、すべての無
条件命令の打切りをトリガする（ステップ３２６）。

第９Ｄ図はＳＣＥから行無効化要求を受は取った際（ス
テップ３３０）のＢＣＥの活動を示す。

この動作は、ＣＥＲＯ要求の処理に関する動作と類似し
ている。

ＢＣＥは、行がキャッシュ内で見つかった場合（ステッ
プ３３１）、まだＳＣＥに解放されていない前の無条件
実行からの保留記憶が存在するがどうか検査する。ＢＣ
Ｅは、ＰＳＳを検査しくＣＲＬＳＥ＝Ｏの保有記憶と突
き合わせ）、ＳＣＥ及びキャッシュに対する進行中であ
るが未完了の記憶解放が存在するかどうかを判断して、
これを確認する（ステップ３３３）。その後、ステップ
３３４でこの行が無効化される。条件付き実行段階が完
了したコトカＢ　ＣＥ　テＣＮ　Ｐ　ＨＡ　Ｓ　Ｅ　＝
　１によって示される場合、ＢＣＥはすべての条件付き
命令の打切りをトリガする（ステップ３３６）。

ただし、その行がすでにキャッシュに存在しない場合に
は、存在する可能性のある条件付き実行を必ずしも打ち
切る必要はない。ＢＣＥは、その行がキャッシュ内でＥ
Ｘ状態にない限り、ｓｃＥに完了を指示する必要はない
（ステップ３３７）。

第１０図は条件付き実行段階を開始するためのＢＣＥ及
び■Ｅの活動を示す。Ｂ　ＣＥ　Ｉｔ、ＳＣＥからＣＬ
Ｒビットがオンの行取出し信号を受は取ると（ステップ
３４０）　、ＣＮＰＨＡＳＥを１にセットし、ＰＳＳ管
理のためＣＮ５ＴＲレジスタにＮＸＴＳＴＲインデック
ス・レジスタの値を割り当てる。ＢＣＥはまた、ＩＥ表
装置、条件付き実行を開始するよう指示する（ステップ
３４１）。

ＩＥ表装置ＣＮＦＬＧ＝１によって条件付き実行段階を
認識する。ＣＮＦＬＧが最初にオンになったとき、■Ｅ
表装置、レジスタＣＮＩＡＤＤＲ内に命令アドレスを記
憶する（ステップ３４２）。

条件付き実行段階では、ＰＳＳで記憶が待機していると
ＣＲＬＳＥ及びＭＳＯＮＬＹビットがオフになり、ＮＸ
ＴＳＴＲレジスタが１だけ増分され（モジューロ８）、
ＰＳＳＦＲＥＥが１だけ減分される。また、先行するＳ
Ｉコマンドによって識別されるキャッシュ行の位置が、
新しいＰＳＳエントリの５ＴＲＣＯＯＲＤフイールドに
記録される。ＰＳＳＦＲＥＥ＝Ｏのとき、ＰＳＳ挿入に
関する２８８桁あふれ条件が検出される。この場合、記
憶はＩＥによって保留される。無条件実行段階では、Ｓ
ＣＥにおける記憶スタックが満杯のとき、記憶がＰＳＳ
に置かれる。ただしＤＷはキャッシュに保存される。こ
のような場合、ＰＳＳエントリでＭＳＯＮＬＹビットが
オン１こなり、５ＲＬＳＥビツトもオンになる。

第１１図は、ＰＳＳから次に解放される記憶を見つける
ためのＣＰｉ内のＢＣＥの動作を示す。

ＢＣＥは定常的に、次にＳＣＥに解放すべき保留記憶が
あるかどうかＰＳＳを検査する。ＰＳＳ内の次の記憶は
、ＮＸＴＲＬＳＥレジスタによってインデクシングされ
る（ステップ３５０）。ＮＸＴＲＬＳＥがＮＸＴＳＴＲ
（空のＰＳＳを示す）に等しいか、またはＣＲＬＳＥビ
ットがオンの場合（条件付き記憶を示す）（ステップ３
５１）、ＰＳＳ上の次の記憶は解放できない。記憶がＰ
ＳＳから解放されるとき、ＢＣＥは、レジスタＮＸＴＲ
ＬＳＥを１だけ増分しくモジューロ８）（ステップ３５
７）、ＰＳＳＦＲＥＥを１だけ増分する。解放されたＰ
ＳＳ記憶エントリのＭＳＯＮＬＹビットがオフのとき（
ステップ３５５）、ＤＷも、ＰＳＳディレクトリ・エン
トリの５ＴＲＣＯＯＲＤフイールドによって位置決めさ
れるキャッシュに保存される（ステップ３５６）。

条件付き実行の打切りは、ＢＣＥによってトリガされ、
やはりＩＥ表装置よって処理される。ＢＣＥは、ＣＮＰ
ＨＡＳＥフラグを０にセットし、ＣＮ５ＴＲレジスタの
値でＮＸＴＳＴＲレジスタをリセットし、ＰＳＳＦＲＥ
Ｅを調整してＰＳＳにあるすべての条件付き記憶をクリ
アする。ＩＥ表装置打切りを指示されると、ＣＮＦＬＧ
をオフにし、ＣＮＩＩＤＸアドレス・レジスタに記録さ
れた命令の実行を再開する。

実行の再開には、実施態様に応じて、マシンの状態を適
切にリセットする必要がある。１つの簡単な技法は、条
件付き実行の前にＩＥがＰＳＷやＧＰＲなどのマシンの
状態をコピーするものである。実施態様に応じて、命令
実行のバックアップやシステム回復が好ましくないほど
複雑になるときには、条件付き実行を保留しあるいは打
ち切るのが好都合である。たとえば、この設計では比較
後スワップ（Ｃ８）などの直列化命令については条件付
き実行を禁止している。極端な場合、この設計は、どん
な条件付き実行も行なわず、ただＸＩＥＸ状態時にキャ
ッシュ行の早期取出しを行なうだけである。本発明をＲ
Ｏ及びＥＸ状態のＭＰキャッシュ設計に関して説明して
きたが、データ行の早期取出しを可能にするため、ＥＸ
／ＲＯ状態を伴わないストアスルー型ＭＰキャッシュに
同様のコンセット及び技術を適用することも可能である
。

【図面の簡単な説明】

第１図は、本発明が使用される多重処理システムを示す
図である。 第２図は、各プロセッサの命令実行装置における命令制
御機構の構成図である。 第３図は、バッファ制御要素の全体構成図である。 第４図は、代表的キャッシュ制御機構の構成図である。 第５Ａ図、第５Ｂ図及び第５Ｃ図は、ブロセッサ・キャ
ッシュ・ディレクトリ・エントリ及びコピー・ディレク
トリ・エントリの各フォーマットを示す図である。 第６Ａ図は、保留記憶スタックの構造を示す図である。 第６Ｂ図は、保留記憶スタック・ディレクトリ・エント
リのフォーマットを示す図である。 第７Ａ図、第７Ｂ図、第７Ｃ図及び第７Ｄ図は、本発明
の詳細な説明に有用なフローチャートである。 第８Ａ図、第８Ｂ図及び第８Ｃ図は、本発明の詳細な説
明に有用なフローチャートである。 第９Ａ図、第９Ｂ図、第９Ｃ図及び第９Ｄ図は、本発明
の詳細な説明に有用なフローチャートである。 第１０図は、本発明の詳細な説明に有用なフローチャー
トである。 第１１図は、本発明の詳細な説明に有用なフローチャー
トである。 １０−１３・・・・中央演算処理装置（ＣＰ）、１４−
１７・・・・・命令実行装置（ＩＥ）、２０−２３．８
０・・・・バッフ１制御装置（ＢＣＥ）、３０・・・・
記憶制御要素（ＳＣＥ）、・３１−３４・・・・コピー
・ディレクトリ（ＣＤ）、３５−３８・・・・記憶スタ
ック（８８）、４０・・・・チャネル、５０・・・・主
記憶装置（ＭＳ）　、５１−５４・・・・基本記憶モジ
ュール制御装置（ＢＳＣ）、６０−８７・・・・基本記
憶モジュール（ＢＳＭ）　、７０・・・・命令バッフ１
．７１．７２・・・・レジスタ、８１・・・・変換ルッ
クアサイド・バッファ（ＴＬＢ）制御機構、８２・・・
・プロセッサ・キャッシュ・ディレクトリ（ＰＤ）、８
８・・・・キャッシュ・アレイ、８４・・・・保留記憶
スタック（ＰＳＳ）。 出願人　　インターナシ日ナル・ビジネス・マシーンズ
・コーボレーシｅン 復代理人　弁理士　　澤　　１）　俊　　大筒５ｒｌＪ １ε装置へ ＢＣＥへ 保留記憶 スタック （ＰＳＳ） 第６Ａ図 第１０図

Claims (1)

1. 【特許請求の範囲】 少なくとも２台のプロセッサ、プロセッサごとのキャッ
   シュ構造及び主記憶装置を有するコンピュータ・システ
   ムにおいてキャッシュ・ラインを取り出すキャッシュ・
   ライン取出し方法において、 前記キャッシュ・ラインの妥当性を確認するステップと
   、 キャッシュ間の問い合わせが終了するのを待つことなく
   前記プロセッサが要求するキャッシュ・ラインを取り出
   すステップを有し、 取り出したキャッシュ・ラインへのアクセスを当該キャ
   ッシュ・ラインが確認されるまで許可しないようにした
   ことを特徴とするキャッシュ・ライン取出し方法。