JPH0195344A - キャッシュ・メモリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は共有メモリーを有する密結合型のマルチ・プロ
セッサ・マルチ・キャッシュ・システムにおいて、稲の
プロセッサが主記憶データを更新した時、自らのキャッ
シュ・メモリー中のデータを更新することを可能とした
キャッシュ・メモリー・システムに関するものである。

従来の技術 近年、コンピュータ・システムの高性能化に対する要求
は高まる一方なので、コンピュータ・システムの設計に
おいては、特にそのアーキテクチャがますます重要視さ
れている。そして、３２ビツトの高性能なマイクロプロ
セッサの入手が容易になってきたことを背景に、これら
を複数個用いたマルチプロセッサ・システムの開発が盛
んになっている。

マルチ・プロセッサの構成方式の１つに共有メモリーを
持つ密結合方式がある。この方式は複数のプロセッサと
主記憶をシステム・バスで結合して、各プロセッサがシ
ステム・バスを介して対等に主記憶のデータを参照でき
るようにしたものである。この方式はシステム・バスの
利用率が非常に高くなりプロセッサの台数に比例した性
能が得難いので、各プロセッサにキャッシュ・メモリー
を持たせシステム・バスの利用率を低下させることでこ
の性能低下を避けることが一般的である。

このようにすると同一データが複数のキャッシュ・メモ
リー内に点在する可能性がある。したがってシステムに
分散した同一データの一致性を保つ必要が生じる。これ
を解決するために、まず、あるプロセッサが自身のキャ
ッシュ・メモリーのデータを更新するときは必ず対応す
る主記憶データも更新することにする。その結果、ある
キャッシュ・メモリー内のデータが更新されると必ずシ
ステム・バス上を書仄み信号が通過することになる。次
に、常にシステム・バス上の書込み信号を監視する回路
を設けて各キャッシュ・メモリーと連動させて、システ
ム内のどこかで更新されたデータが自身のキャッシュ・
メモリーに存在するか調べる。存在が判明すると、対応
するデータの有効・無効を示すフラグを無効化すること
で旧データがシステム内に残留しないことを保証する。

以下図面を参照しながら、上述した従来のキャッシュ・
メモリーの一例について説明する。

第２図は従来のキャッシュ・メモリーを用いたプロセッ
サ・システムの構成を示すものである。

第２図において、２１はプロセッサである。２２は第１
アドレス記憶部であり、プロセッサからの下位アドレス
（以下、インデックスと呼ぶ）参照によりプロセッサか
らの上位アドレス（以下、タグと呼ぶ）を記憶する。２
４は第１比較部であり、２２に記憶されたタグと２１の
プロセッサからのタグとを比較する。２６はフラグ記憶
部であり、２２と２３に記憶されているタグとそれを参
照するインデックスとで示すアドレスとデータの関係の
有効性をフラグで記憶する。２８はデータ記憶部であり
、２２に記憶したタグとそれを参照するインデックスと
で示すアドレスに対応するデータを記憶する。２９はバ
ス・モニタであり、システム・バス上を書込み信号が通
過したときそのアドレス値をラッチする。２３は第２ア
ドレス記憶部であり、２１のプロセッサからのインデッ
クス参照により２１のプロセッサのタグを記憶する。ま
た、２３は２９のバス・モニタからのインデックス参照
によりタグを出力する。２５は第２の比較部であり、２
３に記憶されたタグと２９のバス・モニタからのタグと
を比較する。２７は制御部である。

以上のように構成されたキャッシュ・メモリーについて
、以下その動作について説明する。

まず、システム起動時には、２２の第１アドレス記憶部
と２３の第２アドレス記憶部と２８のデータ記憶部の内
容は無意味である。また、２６のフラグ記憶部は全て０
である。

２２と２６と２８は２１からのインデックスにより共通
に参照される。２２のアドレス記憶部は２１のインデッ
クスで参照されて２１のタグを記憶する。また、２８の
データ記憶部は２１のインデックスで参照されて、２１
のアドレスの内容を記憶する。つまり、２２と２８とで
、主記憶のあるアドレスとその内容を対として記憶する
。そして、２６の第１比較部は２１のインデックスで参
照されてデータの有効・無効を示すフラグを記憶する。

いま、２１のプロセッサが外部データを読出す場合につ
いてその動作を説明する。２２は２１のインデックスを
用いて以前に記憶したタグを２４へ出力する。このとき
同時に２１のタグも２４に入力される。２４は両タグを
比較して、その比較結果を２７へ出力する。また、２６
は２１のインデックスを用いてフラグ出力を２７に入力
する。

２７は２４から一致信号を得たときでかつ２６からデー
タ有効信号を得たとき（以下、キャッシュ・ヒツトと呼
ぶ）には、２１のアドレスに対するデータが２８に記憶
されていることになるので、２７は２８にそのデータの
出力要求を出す、この要求信号と２１のインデックスと
から２８が出力するデータを２１は取り込む。

しかし、両タグが一致していないときかあるいはフラグ
が無効のとき（以下、キャッシュ・ミスと呼ぶ）には、
２７は２８にデータの出力要求を出さない、そして、２
Ｉは主記憶からデータを取り込む、また、２２と２３は
２１が要求しているデータ対応するインデックスで参照
されてタグを記憶しなおす、さらに、２６は同様のイン
デックスで参照されて２７の制御下でフラグを有効にす
る。最後に、２８は同様のインデックスで参照されて主
記憶からのデータを記憶する。

次に、２１のプロセッサが外部にデータを書き込む場合
についてその動作を説明する。キャッシュ・ヒントのと
きは、２８のデータと主記憶のデータを同時に書き換え
る。キャッシュ・ミスのときは、主記憶のデータのみを
書き換える。

以上、プロセッサが外部アクセスをする場合について動
作を説明した。以下、バス・モニタリングの動作につい
て説明する。

まず、２９のバス・モニタはシステム・バス上を書込み
信号が走るかどうか常に監視している。

もし書込み信号がシステム・バス上を走ると、２９はそ
のときのアドレスをラッチする。２３は通常２９からの
インデックスを入力としてすでに記憶しているタグを２
５へ出力する。２５ば２３からのタグ出力とバス・モニ
タからのタグ出力とを比較して、比較結果を２７に人力
する。２７は２５から一致信号を得ると、つまり、他の
プロセッサがこのアドレスに対応するデータを更新した
ことを確認すると、２６のフラグを無効にする。

２７は２５から一致信号を受けない間は２６のフラグを
操作することはない。

発明が解決しようとする問題点 しかしながら上記のような構成では、キャッシュ内のデ
ータは対応するフラグのみでその有効性を示すだけなの
で、バス・モニタリングにより無効化されたデータをプ
ロセッサが再度利用しようとしたときにはキャッシュ・
ミスとなりシステム・バスを経由して主記憶よりデー久
を取込み直すことが必要である。その結果キャッシュ・
メモリーのヒント率は低下するのみならずシステム・バ
スの使用頻度は増大してシステムの性能も低下するとい
う問題点を有していた。

本発明は上記問題点に鑑み、プロセッサならびにバス・
モニタからアドレス参照される第１フラグ記憶部と第２
フラグ記憶部と、プロセッサならびにバス・モニタから
アドレス参照される第１データ記憶部と第２データ記憶
部とを持つことにより、プロセッサは通常のオペレーシ
ョンでは従来どうり動作するのみならず、バス・モニタ
がら他のプロセッサが更新したデータを取り込んで、キ
ャッシュ内のデータを更新することを可能にした。

本発明はこのようにしてキャッシュのヒツト率を向上さ
せるとともにシステム・バスの使用頻度を軽減すること
でマルチ・プロセッサ・システムの性能を図ることを目
的としたキャフ゛シュ・メモリーを提供するものである
。

問題点を解決するための手段 上記問題点を解決するために本発明のキャッシュ・メモ
リーは、従来のキャッシュ・メモリーのフラグ記憶部と
データ記憶部をプロセッサならびにバス・モニタから対
称的にアドレス参照できるよう各々２つの記憶部を有す
る構成を持つ。

作用 本発明は上記した構成によって、キャッシュ・アクセス
は、プロセッサが第１アドレス記憶部と、第１比較部と
、第１フラグ記憶部ないし第２フラグ記憶部と、第１デ
ータ記憶部ないし第２データ記憶部とを用いて常時行う
ことができる。また、バス・モニタリングは、バス・モ
ニタが第２アドレス記憶部と、第２比較部と、第１フラ
グ記憶部ないし第２フラグ記憶部と、第１データ記憶部
ないし第２データ記憶部とを用いて上記のキャッシュ・
アクセスと並行に処理できる。特にフラグ記憶部とデー
タ記憶部を２組もちいることでシステム・バスを書込み
信号が通過したときにアドレスとデータをランチして新
しいデータへキャッシュを更新できる。

実施例 以下本発明の一実施例のキャッシュについて、図面−を
参照しながら説明する。

第五図は本発明の第１の実施例におけるキャッシュ・メ
モリーの構成を示すものである。第１図において、１０
１はプロセッサである。１０２は第１アドレス記憶部、
１０３は第２アドレス記憶部であり、１０４は第１比較
部、１０５は第２比較部である。また、１０６は第１フ
ラグ記憶部、１０７は第”２フラグ記憶部である。１０
８は制御部であり、１０９は第１データ記憶部、１１０
は第２データ記憶部である。１１１はバス・モニタであ
る。

以上のように構成されたキャッシュ・メモリーについて
、以下第１図を用いてその動作を説明する。

まず、システム起動時のデータの設定について説明する
。１０２の第１アドレス記憶部と１０３の第２アドレス
記憶部と１０９の第１データ記憶部と１１０の第２デー
タ記憶部はシステム起動時には内容は不定である。また
、１０６の第１フラグ記憶部と１０７の第２フラグ記憶
部はシステム起動後なんらかの方法によりフラグを無効
値に設定する。

次に、各構成要素間の信号経路を概略説明する。

１０２は１０１のインデックスで参照されて１０１のタ
グの入力あるいは出力を行う。１０３は通常バス・モニ
タからのインデックスで参照されて記憶している夛グを
出力する。また、１０２の内容が更新されたときには１
０１のインデックスで参照されて１０１のタグを入力す
る。この処理の間はバス・モニタリングは停止される。

１０４は１０２の出力と１０１のタグと比較する。１０
５は１０３の出力と１１１のタグとを比較する。

１０４と１０５の比較結果は１０Ｂの制御部への入力と
なる。１０６と１０７の一方は１０１と接続されていて
、他方は１１１に接続されている。

この接続関係は１０８の制御により動的に切り替えられ
る。１０６と１０７は１０１ないし１１１のインデック
スで参照されて１０８とフラグ情報を入出力する。１０
９と１１０の一方は１０１と接続されていて、他方は１
１１に接続されている。

この接続関係は１０８の制御により動的に切り替えられ
る。１０６と１０９，１０７と１１０は連動している。

１０６と１０７は１０１ないし１１１のインデックスで
参照されて１０１ないし１１１のデータを入出力する。

１１１はシステム・バスからアドレスとデータを入力す
る。

いま、プロセッサがこのキャッシュ・メモリーからデー
タを読出す場合について説明する。

１０１がまずアドレス（インデックスとタグ）を出力す
る。インデックスは１０２．　１０６．１０９へ入力さ
れる。１０２はインデックスに対応するタグを１０４へ
出力する。１０４は１０１のタグと１０４の出力を比較
して一致／不一致の信号を１０８へ出力する。１０６は
インデックスに対応するフラグを１０８へ出力する。１
０８は１０４より一致信号を受けかつ１０６より有効フ
ラグ信号を受けた場合には１０９に出力許可をする。す
ると１０９はインデックスに対応するデータをプロセッ
サ・バス上に出力することができるので、１０１はこれ
を取り込み、読出し処理を終了する。

もし１０８が１０４より不一致信号を受けた場合か１０
６より無効フラグ信号を受けた場合には１０９に出力禁
止をする。このときは１０１はシステム・バスを経由し
て主記憶からデータを続出す、引続き１０８は制御を書
込みに移す、つまり、この主記憶へのアクセス時に１０
２は現在のタグを、１０６は有効フラグ信号を、１０９
は新データを書込む。

次に、プロセッサがこのキャッシュ・メモリーにデータ
を書込む場合について説明する。ただし、書込みのアル
ゴリズムは様々であり、このアルゴリズムの差は制御部
の制御方法に帰着できるのでアルゴリズムによって本発
明は拘束されない、そこで、以下、プロセッサが書込む
ときは無条件にキャッシュの更新を行いデータ記憶部の
データ長と同一の長さのデータを書込む時はフラグを有
効とし、異なる長さのデータを書込む時はフラグを無効
とするアルゴリズムを例として書込み動作について説明
する。１０１がまずアドレス（インデックスとタグ）を
出力する。インデックスは１０２．１０６．１０９へ入
力される。１０２はインデックスに対応してタグを記憶
する。１０６はインデックスに対応してフラグを記憶す
る。このとき１０８はプロセッサが書込むデータ長に応
してフラグを有効値あるいは無効値に制御する。

１０９はインデックスに対応してデータを書込む。

こうして、１０２，１０６，１０９の更新を終了する。

本発明では、さらに、上記のようにして１０２゜１０６
．１０９の各記憶部の内容が更新されたときは、１０３
．１０７，１１０の各記憶部も対応して内容を更新する
必要がある。その更新アルゴリズムは、本発明の特徴で
あるバス・モニタ側からのデータの更新機能と関連する
。その更新アルゴリズム自体は本発明を拘束するもので
はない。

そこで、プロセッサが関与して１０２，１０６゜１０９
の内容を更新した場合、次のステップでバス・モニタに
優先して１０３，１０７，１１０の更新を行うアルゴリ
ズムを用いる場合について説明する。この場合１０３，
１０７，１１０内部には、更新するに必要なインデック
ス、タグ、データ、フラグは一時的に保持することがで
きるようなレジスタを設けておき、１０８の制御下でこ
れらのデータを書込む。

以上でキャッシュ・アクセスに関連する本発明のキャッ
シュ・メモリーの動作説明を終える。

以下、バス・モニタリングに関連する本発明のキャッシ
ュ・メモリーの動作を説明する。

１１１のバス・モニタは従来の場合アドレスをラッチす
る機能があれば良かったが本発明のキャッシュ・メモリ
ーを用いる時にはアドレスとデータをラッチする機能が
必要である。１１１のインデックスは１０３，１１０に
入力される。１０３はインデックスに対応するタグを１
０５へ出力する。１０５は１１１のタグと１０３の出力
を比較して一致／不一致の信号を１０８へ出力する。

１０Ｂは１０５より不一致信号を受けた場合には、他の
プロセッサが更新したデータは自らのキャッシュ内には
存在しないのでバス・モニタリングの処理を終了する。

もし１０８が１０５より一致信号を受けた場合には他の
プロセッサが更新したデータは自らのキャッシュ内に存
在することになるのでデータを更新する。１０８は制御
を書込みに移す、このとき、１０３の内容であるタグは
同一なので更新する必要はない、１１０には１１１のイ
ンデックスに対応して１１１からの新データを記憶する
。１０７には、適当なフラグを１０８の制御で書込む。

ここでいう適当とは、以下のような意味である。データ
記憶部のデータ長と新データのデータ長が一致する場合
には有効フラグとし、一致しないときは無効フラグとす
る。あるいは、システム・バス上に転送する書込みデー
タに対してデータの更新の可否などを示す情報が付随し
ている場合などはこれらの信号のデコード結果を考慮し
てフラグ種を決定する。

上記のようにして１０７，１１０の各記憶部の内容が更
新された時には、本発明においては１０６．１０９の各
記憶部の内容も更新する必要がある。この更新アルゴリ
ズムはプロセッサ側からのデータ更新のアルゴリズムと
関連するが、本発明のバス・モニタ側からのデータ更新
機能を拘束するものではない。先に述べたように、プロ
セッサ側からの更新とバス・モニタ側からの更新が重複
するようなときはプロセッサ側からの更新を優先するこ
とにすれば、たとえば、次のようなアルゴリズムをもち
いれば良い、プロセッサ側からの更新の間隙に１０６と
１０９を更新する。このとき、１１１は１０３と１０５
を用いた比較期間と、１０７と１１０のデータ更新期間
と、１０６と１０９のデータ更新期間の間アドレスとデ
ータを保持すればよい。

次に、２組のフラグ記憶部とデータ記憶部の接続関係を
切り替える動作について説明する。システムの性能を向
上させるためには、プロセッサはバス・モニタからのデ
ータ更新の間待ち状態を生じることのないようにするこ
とが必要である。このために、２組のフラグ記憶部とデ
ータ記憶部はプロセッサ側とバス・モニタ側で対称的に
構成する。１０７と１１０のデータを更新した次のステ
ップで、２組のフラグ記憶部とデータ記憶部の接続関係
を反転する。このようにするとバス・モニタ側からデー
タを更新した場合、そのデータが即座にプロセッサで利
用可能となる。

以上のように本実施例によれば、プロセッサのアドレス
を記憶する第１アドレス記憶部と、プロセッサならびに
バス・モニタのアドレスを記憶する第２アドレス記憶部
と、プロセッサのアドレスと上記第１アドレス記憶部の
出力を比較する第１比較部と、バス・モニタのアドレス
と上記第２アドレス記憶部の出力を比較する第２比較部
と、上記第１比較部と上記第２比較部の出力により制御
を行う制御部と、プロセッサならびにバス・モニタのア
ドレスで参照されて上記制御部の出力であるフラグを記
憶する第１フラグ記憶部ならびに第２フラグ記憶部と、
プロセッサならびにバス・モニタのデータを記憶する第
１記憶部ならびに第２記憶部とを設けることにより、バ
ス・モニタ側からシステム・バス上を通過する書込みデ
ータをキャッシュ・メモリーに更新することを可能にす
る。

発明の効果 以上のように本発明は、２種類のアドレス記憶部と２個
の比較部と２組のフラグ記憶部と、２＆ｌｌのデータ記
憶部と、ｍＷ部とを設けることにより、プロセッサの待
ち状態を回避し、キャッシュ・ヒント率を向上させ、シ
ステム・バスの使用頻度を軽減することを可能にする。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるキャッシュ・メ
モリーの構成図、第２図は従来のキャッシュ・メモリー
の構成図である。 １０１・・・・・・プロセッサ、１０２・・・・・・第
１アドレス記憶部、１０３・・・・・・第２アドレス記
憶部、１０４・・・・・・第１比較部、１０５・・・・
・・第２比較部、１０６・・・・・・第１フラグ記憶部
、１０７・・・・・・第２フラグ記憶部、１０８・・・
・・・制御部、１０９・旧・・第１データ記憶部、１１
０・・・・・・第２データ記憶部、１１１・・・・・・
バス・モニタ、２１・・・・・・プロセッサ、２２・・
・・・・第１アドレス記憶部、２３・・・・・・第２ア
ドレス記憶部、２４・・・・・・第１比較部、２５・・
・・・・第２比較部、２６・・・・・・フラグ記憶部、
２７・・・・・・制御部、２８・・・・・・データ部、
２９・旧・・バス・モニタ。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第２図

Claims (1)

【特許請求の範囲】
1. プロセッサのアドレスを記憶する第１アドレス記憶部と
   、プロセッサならびにバス・モニタのアドレスを記憶す
   る第２アドレス記憶部と、プロセッサのアドレスと上記
   第１アドレス記憶部の出力を比較する第１比較部と、バ
   ス・モニタのアドレスと上記第２アドレス記憶部の出力
   を比較する第２比較部と、上記第１比較部と上記第２比
   較部の出力により制御を行う制御部と、プロセッサなら
   びにバス・モニタのアドレスで参照されて上記制御部の
   出力であるフラグを記憶する第１フラグ記憶部ならびに
   第２フラグ記憶部と、プロセッサならびにバス・モニタ
   のデータを記憶する第１記憶部ならびに第２記憶部とを
   具備することを特徴とするキャッシュ・メモリー。