JPH0342745A - 複数キャッシュ・メモリ・アクセス方法 - Google Patents

複数キャッシュ・メモリ・アクセス方法

Info

Publication number
JPH0342745A
JPH0342745A JP2178486A JP17848690A JPH0342745A JP H0342745 A JPH0342745 A JP H0342745A JP 2178486 A JP2178486 A JP 2178486A JP 17848690 A JP17848690 A JP 17848690A JP H0342745 A JPH0342745 A JP H0342745A
Authority
JP
Japan
Prior art keywords
cache memory
data
instruction
memory
cache
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2178486A
Other languages
English (en)
Other versions
JP3016575B2 (ja
Inventor
Douglas B Hunt
ダグラス・ビー・ハント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH0342745A publication Critical patent/JPH0342745A/ja
Application granted granted Critical
Publication of JP3016575B2 publication Critical patent/JP3016575B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、標準的なキャッシュ・メモリの他に、小形、
高速ルックアサイド・キャッシュ・メモリを利用するコ
ンピュータ・システムに関している。
［従来技術およびその問題点］ 大部分の最新コンピュータ・システムは、中央処理装置
（ＣＰＵ）およびメイン・メモリを含んでいる。ＣＰＵ
が命令およびオペランドを解読して実行することのでき
る速度は、命令およびオペランドをメイン・メモリから
ＣＰＵに転送することのできる速度にかかっている。Ｃ
ＰＵが命令およびオペランドをメイン・メモリから取り
込むために要する時間を減らすために、多くのコンピュ
ータ・システムではＣＰＵとメイン・メモリの間にキャ
ッシュ・メモリを設けている。
キャッシュ・メモリは、小形、高速のバッファ・メモリ
であり、メイン・メモリの内容のうちで遠からずＣＰＵ
により使用されるものと考えられる部分を暫定的に保持
するために使用する。キャッシュ・メモリの主な目的は
、データまたは命令を取り出すためにメモリ・アクセス
を行うときに必要な時間を短縮することである。キャッ
シュ・メモリにある情報は、メイン・メモリにある情報
よりもずっと少ない時間でアクセスすることができる。
したがって、キャッシュ・メモリ付きのＣＰＵでは、命
令およびオペランドを取り出したτＳ り格納するときの持ち時間がずっと少なくなる。
キャッシュ・メモリは、データの１つまたは複数のワー
ドの多くのブロックから成る。各ブロックには、メイン
・メモリのどのブロックがその複製であるかを一意に識
別するアドレス・タグが対応付けられている。プロセッ
サがメモリ参照を行う毎に、要求されているデータの複
製がキャッシュ・メモリにあるかどうかを確認するため
にアドレス・タグ比較が行われる。所望のメモリ・ブロ
ックがキャッシュ・メモリにない場合は、そのブロック
がメイン・メモリから検索され、キャッシュ・メモリに
記憶されて、プロセッサに与えられる。
ＣＰＵは、メイン・メモリからデータを検索するために
キャッシュ・メモリを利用することの他に、直接メイン
・メモリに直接書き込むかわりに、キャッシュ・メモリ
にデータを書き込むこともできる。プロセッサがメモリ
にデータを書き込みたい場合には、データを書き込むデ
ータ・ブロックがキャッシュ・メモリにあるかどうかを
確かめるために、キャッシュ・メモリがアドレス・タグ
比較を行う。このデータ・ブロックがキャッシュ・メモ
リに存在する場合には、データがキャッシュ・メモリの
当該データ・ブロックに書き込まれる。
多くのシステムでは、このデータ・ブロックについての
データ“汚染ビット（ｄｉｒｔｙ　ｂｉｔ）”が次にセ
ットされる。汚染ビットは、データ・ブロックのデータ
が汚染されていて（すなわち、変更されている）、従っ
てこのデータ・ブロックをキャッシュ・メモリから削除
する前に、変更されたそのデータをメイン・メモリに書
き込まなければならないことを示す。データを書き込む
データ・ブロックがキャッシュ・メモリ中に存在しない
場合は、データ・ブロックをキャッシュ・メモリに取り
出すか、そのデータを直接メイン・メモリに書き込まな
ければならない。新しいデータをキャッシュ・メモリに
置←際、重ね書きされたりキャッシュ・メモリの外ヘコ
ピーされるデータ・ブロックは、犠牲（ｖｉｃｔｅｍ）
ブロックまたは犠牲ラインと呼ばれる。
幾つかのアプリケーションでは、第１のキャッシュ・メ
モリとメイン・メモリの間にもう１つのキャッシュ・メ
モリが追加される。第１のキャッシュ・メモリには、一
般に、第２のキャッシュ・メモリのデータの部分集合が
入っている。同様に、第２キヤツシユ・メモリには一般
にメイン・メモリのデータの部分集合が入っている。ア
クセスされるデータは、まず第１のキャッシュ・メモリ
の中でサーチされる。第１のキャッシュ・メモリにデー
タがない場合には、アクセスされるデータは第２のキャ
ッシュ・メモリの中でサーチされる。
第２のキャッシュ・メモリにデータがない場合は、この
データはメイン・メモリからフェッチされる。
／ ［発明の目的］ 本発明は、プロセッサに対して並列に設けられた複数の
キャッシュ・メモリの効率的なアクセス方法を提供する
ことを目的とする。
［発明の概要］ 本発明の一実施例によれば、以下のような計算システム
が提供される。このシステムはプロセッサと、このプロ
セッサが使用するデータを含むシステム・メモリと、２
つのキャッシュ・メモリを有する。これらキャッシュ・
メモリは直列接続されてはおらず、各キャッシュ・メモ
リが直接にプロセッサに接続されている。第１のキャッ
シュ・メモリはプロセッサに接続される。第２のキャッ
シュ・メモリはプロセッサへまたシステム・メモリへ接
続される。第２のキャッシュ・メモリはシステム・メモ
リ中のデータの部分集合を含む。第１のキャッシュ・メ
モリは第２のキャッシュ・メモリ中のデータの部分集合
を含む。第１のキャッシュ・メモリのデータはどれもシ
ステム・メモリに向けて書き込まれることはない。シス
テム・メ／／ モリ中のデータの完全性は第２のキャッシュ・メモリの
みによって維持される。一般に、プロセッサがデータを
書き込む際には、プロセッサは第１のキャッシュ・メモ
リと第２のキャッシュ・メモリの両方にデータを書き込
む。プロセッサがデータを読み出す際にはいつも、プロ
セッサはデータを第１のキャッシュ・メモリから読み出
そうとする。もし第１のメモリでキャッシュ・ミスが起
こったら、プロセッサはデータを第２のキャッシュ・メ
モリから読み出そうとする。第２のキャッシュ・メモリ
でキャッシュ・ミスが起こったら、データはシステム・
メモリから検索されて第２のキャッシュ・メモリに置か
れる。プロセッサは次にデータを第２のキャッシュ・メ
モリから読み出す。
一般に、プロセッサがデータを第２のキャッシュ・メモ
リから読み出す時は、読み出されたデータは第１のキャ
ッシュ・メモリに書き込まれる。
データがパイプライン化されたいくつかの段階で実行さ
れるとき、２つの別々の命令に対応する相異なるパイプ
ライン段階が両方とも第１のキャ／／ ッシュ・メモリへのアクセスを求めた場合、衝突が起こ
ることがある。例えば、第１の命令を実行している間に
、第１の命令の実行に必要なデータが第１のキャッシュ
・メモ中では得られないことがあるかもしれない。第１
のキャッシュ・メモリでのこのキャッシュ・ミスの結果
、第１の命令の実行に必要なこのデータは第２のキャッ
シュ・メモリから得られて第１のキャッシュ・メモリに
書き込まれる。しかし、もし第２の命令が必要としてい
るキャッシュ・メモリ・データへのアクセスが試みられ
ており、しかも第１のキャッシュ・メモリをアクセスし
ようというこの試みが、第１の命令の実行のために必要
とされるデータが第２のキャッシュ・メモリから第１の
キャッシュ・メモリへ書き込まれているのと同時に起こ
った場合には、衝突が起こる。第２の命令の実行を、第
１のキャッシュ・メモリが空くまで遅らせる代わりに、
強制的にキャッシュ・ミスを起こすことができる。
つまり、あたかも第１のキャッシュ・メモリには第２の
命令の実行に必要とされるデータが入って／よ いなかったかのように実行が進められ、第２のキャッシ
ュ・メモリは第２の命令の実行に必要とされるデータに
ついてアクセスされる。
従来技術の直列キャッシュ構成のほとんどのものでは、
上で述べたような強制的なキャッシュ・ミスは実行不可
能である。その訳は、典型的な直列キャッシュ構成では
、プロセッサの最も近くにあるデータ・キャッシュには
、最も最近に更新されたデータが入っているからである
。他のキャッシュには古くなったデータが入っているか
もしれない。従って、データがプロセッサに最も近いキ
ャッシュ中に存在するならば、このデータ・キャッシュ
で強制的にキャッシュ・ミスを起こさせると、後で、古
くなっているデータを使用させることになってしまうこ
とがある。本発明においてはこの問題は回避される。そ
の理由は、第１のキャッシュ・メモリは第２のキャッシ
ュ・メモリに関してストア・スルー・キャッシュ・メモ
リとなっており、第２のキャッシュ・メモリは古くなっ
たデータを含まないからである。
／Ｉ７ ［実施例］ 第２図は、従来技術にかかる多重キャッシュ・メモリ・
システムを示す。中央処理装置（ＣＰＵ）１とメイン・
メモリ４の間に、キャッシュ・メモリ２およびキャッシ
ュ・メモリ３が直列に接続されている。ＣＰＵＩは、メ
モリから読み取ったり書き込むときに、読み込み変更の
対象のデータがキャッシュ・メモリ２にあるかどうかを
確かめるためにまずキャッシュ・メモリ２を調べる。
キャッシュ・メモリ２にデータがある場合には、データ
のトランザクションが行われる。キャッシュ・メ、モリ
２にデータがない場合はレベル１キヤツシユ・′メモリ
・逅スであり、読み込み変更の対象のデータがあるかど
うかを確認するためにキャッシュ・メモリ３が調べられ
る。キャッシュ・メモリ３にデータがある場合は、その
データがキャッシュ・メモリ２にロードされ、トランザ
クションが行われる。キャッシュ・メモリ３にデータが
ない場合はレベル２キヤツシユ・メモリ・ミスであり、
メイン・メモリ４からデータが／ｌ／ｌ 検索され、そのデータがキャッシュ・メモリ３および２
にロードされ、データ・トランザクションが行われる。
第１図は、本発明の実施例による多重キャッシュ・メモ
リ・システムを示す。中央処理装置（ＣＰ　Ｕ）１０１
は、メモリからの読み出しを行なったとき、データのア
ドレス１２０を、キャッシュ・メモリ１０２および１０
３に並列に送る。例えば、キャッシュ・メモリ１０２に
は３２ビツト・ワードの２に個のブロックを含み、キャ
ッシュ・メモリ１０３には１６の３２ビツト・ワードの
４に個のブロックを含む。
第３図は、キャッシュ・メモリ１０２または１０３をア
クセスするときのアドレス構成例１２０を示す。
キャッシュ・メモリ１０３をアクセスするときには、ア
ドレス構成１２５を用いる。アドレスは、例えば、３２
ビツトである。ビット０は最上位ビットであり、ビット
３１は最下位ビットである。アドレス構成１２５では、
ビット０−１３をアドレス・タグ１２１として用い、ビ
ット１４−２５をキャッシュ・メモリ・イ／ｆ ンデクス１２２として用い、ビット２６−２９をライン
・インデクス１２３として用い、ビット３０および３１
をバイト・オフセット１２４として用いる。ライン・イ
ンデクス１２３はライン内の１つのワードを指す。
アドレス構成１３５は、キャッシュ・メモリ１０２をア
クセスするときに用いる。アドレス構成１３５では、ビ
ット０−１８をアドレス・タグ１３１　として、ビット
１９−２９をキャッシュ・メモリ・インデクス１３２と
して、およびビット３０および３１をバイト・オフセッ
ト１３４として用いる。
キャッシュ・メモリ１０２に所望のデータがあれば、そ
のデータはＣＰＵｌ０Ｉに送られる。所望のデータがキ
ャッシュ・メモリ１０２ではなくキャッシュ・メモリ１
０３にある場合は、キャッシュ・メモリ１０３はそのデ
ータをＣＰ　ＵＩＯＩに送り、またマルチプレクサ１０
７を介してキャッシュ・メモリ１０２に送る。データを
修正した場合でも、キャッシュ・メモリ１０２の犠牲ラ
インに重ね書きされることがある。所望データがキャッ
シュ・メモリ１０３にない場合は、メイン・メモリ１０
４からデータが／を 取り出されてキャッシュ・メモリ１０３に書き込まれる
。犠牲ラインの汚染ビットがセットされていると、この
犠牲ラインがメイン・メモリ１０４に書き込まれる。そ
うでなければ、キャッシュ・メモリ１０３の犠牲ライン
に重ね書きが行なわれる。
キャッシュ・メモリ１０３は、次に、メイン・メモリ１
０４から検索したデータをＣＰ　ＵＩＯＩに送り、マル
チプレクサ１０７を介してキャッシュ・メモリ１０２に
送る。
メモリに書き込む際には、ＣＰ　ＵＩＯＩば、アドレス
１２０をキャッシュ・メモリ１０２および１０３に送る
。このデータは、キャッシュ・メモリ１０２中のアドレ
ス１２０により指定されるインデクスに書き込まれる。
キャッシュ・メモリ１０３は、変更するデータがキャッ
シュ・メモリ１０３に存在するかどうかを調べて確認す
る。存在するならば、そのデータは、キャッシュ・メモ
リ１０３中のアドレス１２０のインデクスにより指定さ
れるロケーションに書き込まれる。変更するデータがキ
ャッシュ・メモリ１０３にない場合は、変更するデータ
がメイ／／ ン・メモリ１０４から取り出されて、キャッシュ・メモ
リ１０３に書き込まれる。犠牲ラインが汚染されていな
ければ、キャッシュ・メモリ１０３内の犠牲ラインに重
ね書きが行なわれる。犠牲ラインが汚染されていれば、
メイン・メモリ１０４からのデータがキャッシュ・メモ
リ１０３に書き込まれる前に、その犠牲ラインがメイン
・メモリ１０４に書き込まれる。
ＣＰＵｌ０Ｉは、キャッシュ・メモリ１０２および１０
３の両方を使用するが、コプロセッサ１０５はキャッシ
ュ・メモリ１０３だけを使用する。コプロセッサ１０５
がデータを読み取る際にはこのデータはキャッシュ・メ
モリ１０３から読み出される。
キャッシュ・メモリ１０３にこのデータがない場合は、
メイン・メモリ１０４からデータがフェッチされる。新
しいデータはキャッシュ・メモリ１０３に置かれる。
ある機能ユニットからはキャッシュ・メモリ１０２を使
うが他のユニットからは使わないというような使用法に
よりキャッシュ・メモリ１０３の−／／ 層の高速動作が可能になる。例えば、コプロセッサ１０
５は浮動小数点計算をすることができる。したがって、
整数のロードおよび格納（汎用レジスタ・ファイルとの
間）では、キャッシュ・メモリ１０２および１０３を使
用する。しかし、浮動小数点数のロードおよび格納は、
キャッシュ・メモリ　１０３だけを使用して行われる。
データをキャッシュ・メモリ１０３に置くがキャッシュ
・メモリ１０３には置かないとき、例えばデータ・ブロ
ックをメイン・メモリ１０４からキャッシュ・メモリ１
０３に転送したり、コプロセッサ１０５からキャッシュ
・メモリ１０３への３２ビツト・ワードの書込みを行う
場合、キャッシュ・メモリ１０２内の古くなったデータ
を無効にしなければならない。データ・ブロックをメイ
ン・メモリ１０４からキャッシュ・メモリ１０３に転送
する場合、キャッシュ・メモリ１０２内のデータの全領
域を無効にする必要がある。発明の実施例では、実際に
キャッシュ・メモリ１０２の中にあるデータ・ブロック
の時間のかかるチエツクを避けるために、ノ／ メイン・メモリ１０４からキャッシュ・メモリ１０３に
転送されるデータを含むことのできるキャッシュ・メモ
リ１０２内のすべてのデータ・ロケーションは無効にさ
れる。したがって、キャッシュ・メモリ１０２内の無効
にされる領域の大きさは、メイン・メモリ１０４からキ
ャッシュ・メモリ２０３に転送されるブロックの大きさ
と同じである。
コプロセッサ１０５からキャッシュ・メモリ１０３への
３２ヒツト・ワードの書き込みの場合、キャッシュ・メ
モリ１０２内のデータの１ワードを無効にする必要があ
る。
キャッシュ・メモリ１０２中で１つの３２ビツト・ワー
ドまたは８つの３２ビツト・ワードのブロックのどちら
でも無効化できるという多様性を与えるため、第４図に
示す特別メモリ１４０を使用する。
メモリ１４０には、キャッシュ・メモリ１０２の各３２
ビツト・ワードのロケーション毎に１つの無効ビットを
含んでいる。キャッシュ・メモリ１０２のデータの個々
の３２ビツト・ワードを無効にするために、−度に１ビ
ツトのデータをメモリ１４０に書ンρ き込むことができ、またキャッシュ・メモリ　１０２内
の１組の８つの３２ビツト・ワードのブロックを無効に
するために、−度に８ビツトのデータをメモリ１４０に
書き込むことができる。
メモリ１４０には、８ビツトのデータを受は取るための
ライン１４７、およびメモリ１４０内のデータが置かれ
るライン１４１を含む。メモリ１４０内のデータは、ア
ドレス・ライン１４２および１４３を用いてアドレス指
定される。８ビツト・バイトのデータをアドレス指定す
るときには、アドレス・ライン１４２だけを使用する。
データの個々のピントをアドレス指定するときには、ア
ドレス・ライン１４２および１４３を使用する。ライン
１４５上には、書き込みイネーブルが置かれる。ライン
１４６上には、１ビツトのデータと８ビツトのデータの
いずれかをメモリ１４０に書き込むかを示す信号が置か
れる。
すでに述べたように、ＣＰ　ＵＩＯＩはキャッシュ・メ
モリ１０２および１０３を同時にアクセスする。実行効
率を更に高めるために、ＣＰ　ＵＩＯＩは、要求ヅ したデータがキャッシュ・メモリ１０２にないのでまだ
完了していないロード（Ｌｏａｄ）命令以降にある命令
を続けて実行できる。この動作は、ＣＰＵ１０１が、こ
のロードの完了する前に、このロードの結果を要求する
命令に遭遇しない限り行うことができる。
以下の諸表により、命令を実行することのできる各種の
方法を明らかにする。下記の表１には、ＣＰＵＩの動作
が示されている。この表には、ＣＰＵＩが命令のパイプ
ライン実行を行うことが示しである。各命令は３段階で
実行される。第１段階はフェッチ段階である。フェッチ
段階においてはＣＰＵ１は命令をフェッチする。第２段
階はＡＬＵ段階である。ＡＬＵ段階では命令がデコード
され、算術計算（アドレス計算を含む）が行われる。第
３段階はメモリ段階である。メモリ段階ではデータがメ
モリに書き込まれたりメモリから読み出される。表１に
は５つの実行サイクルが示してあり、この間に１つのロ
ード命令（Ｌｏａｄ）および３つの操作命令（○ｐ１〜
０ｐ３）がスタートよλ される。サイクル２では、“”Ｌｏａｄ　　Ａ”命令が
目的を達し損なった（ｍｉｓｓ）　、すなわちＣＰＵＩ
がキャッシュ・メモリ２中で所望のデータを見つけられ
なかった。したがって、キャッシュ・メモリ２でキャッ
シュ°メモリ・ミス（ｃｈａｃｈｅ　ｍｅｍｏｒｙｍｉ
ｓｓ）が起った。サイクル３および４では、所望のデー
タがキャッシュ・メモリ３から検索され、キャッシュ・
メモリ２にロードされ、ＣＰＵＩで利用することができ
る。サイクル５では通常の動作が再開される。
表１ サイクル　　フェッチ　　ＡＬＵ　　　メモリ番　　号
　　段　　階　　段　階　　段　階Ｌｏａｄ　　＾ ｐｌ ｐ２ ｐ２ ｐ２ ＊＊＊ Ｌｏａｄ　　Ａ ｐｌ ｐｌ ○ｐ１ ＊＊＊ ＊＊＊ Ｌｏａｄ　　Ａ Ｌｏａｄ　　Ａ Ｌｏａｄ　　Ａ ムノ ５　　　　０ｐ３　　　　０ｐ２　　　０ｐｌすでに述
べたように、サイクル２ではキャッシュ・メモリ２でキ
ャッシュ・メモリ・５スが起っているので、キャッシュ
・メモリ３からデータを検索するまでは、それ以上の処
理が停止される。しかし、データ“′Ａ”′がすぐに必
要でないならば、ＣＰＵＩは、まだ完了していないロー
ド動作の先にある命令の実行を継続することができる。
表２には、これを説明するために、２つのキャッシュ・
メモリのアクセス段階（キャッシュ段階Ｉ２およびキャ
ッシュ段階■）が追加しである。
キャッシュ・メモリのアクセス段階は、キャッシュ・メ
モリ２でミスのあったとき、キャッシュ・メモリ３から
データを検索するために必要なサイクルを表している。
キャッシュ段階Ｉおよび■は疑似段階であり、キャッシ
ュ・メモリ２でくスがあった場合にそのような命令だけ
が利用する。
しかし、キャッシュ・メモリ３からフェッチさン／ れるデータがすくに必要である場合には、キャッシュ・
メモリ２でミスを起した命令の先にある命令を実行する
ことはもはやできない。例えば、表２のサイクル４では
、“’Ｌｏａｄ　　Ｂ”°が開始される。サイクル６で
は、キャッシュ・メモリ２にデータ゛Ｂ゛′が見つから
ない場合に、キャッシュ・メモリ・くスが起こる。サイ
クルマおよび８では、データがキャッシュ・メモリ３か
ら得られる。しかし、“Ｌｏａｄ　　Ｂ”の次に続く命
令は“ＵｓｅＢ”である。これは命令“Ｌｏａｄ　　Ｂ
’”により得られたデータ“′Ｂ′”を使用する命令で
ある。
したがって、命令のそれ以上の実行は、サイクルマおよ
び８の間は休止したままでなければならず、その間デー
タ“′Ｂパがキャッシュ・メモリ３から検索されている
。サイクル９では通常動作が再開工ｔ 特開平３ ４２７４５　（８） 口 ■ 薗 ロ ロ 中 口 下記の表３にはＣＰＵｌ０Ｉの動作を示す。
ＣＰＵｌ０Ｉも、命令のパイプライン実行が仮定されて
いる。各命令は３段階で実行される。第１段階はフェッ
チ段階である。フェッチ段階ではＣＰ　ＵＩＯＩは命令
をフェッチする。第２段階はＡＬＵ段階である。ＡＬＵ
段階では、命令がデコードされ、算術計算（アドレス計
算を含む）が行われる。第３段階はメモリ段階である。
メモリ段階では、データがメモリに書き込まれたりメモ
リから読み出される。
キャッシュ・メモリ１０２から取り出されたデータにお
いてキャッシュ・メモリ・ミスがあったがそのデータは
すぐには必要ないときには、ＣＰＵ１０１は、完了して
いない操作の先にある命令の実行を継続することができ
る。それを説明するために、キャッシュ・メモリ・アク
セス段階であるキャッシュ段階■および■を表３に示す
。キャッシュ段階Ｉおよび■は、キャッシュ・メモリ　
１０２にデータがないときに、キャッシュ・メモリ　１
０３からデータを検索するために必要なサイクルを表す
、キャッシュ段階Ｉおよび■は疑似段階であり、キャッ
シュ・メモリ１０２にデータがない場合にだけ、当該命
令が利用する。
表３には、まだ完了していないＬｏａｄの先へＣＰ　Ｕ
ＩＯＩが実行を継続する場合に何が起こるかを示しであ
る。サイクル２では、“ＬｏａｄＡ”により、キャッシ
ュ・メモリ１０２におけるデータのキャッシュ・メモリ
・ミスが起る。サイクル３では、命令“Ｌｏａｄ　　Ａ
”がキャッシュ・メモリ１０３からデータを得る。サイ
クル４では、′“Ｌｏａｄ　　Ａ”が、キャッシュ・メ
モリ１０３からのデータをキャッシュ・メモリ１０２に
コピーする。しかし、ロードＢは、“メモリ段階゛にあ
り、キャッシュ・メモリ１０２からデータを読み出そう
とする。これら２つの命令はサイクル４中に同時にキャ
ッシュ・メモリ１０２にアクセスすることができないの
で、“ＬｏａｄＡ”がデータのコピーを完了するまで、
機械の通常動作は停止されンＩ 作が再開される。
ン 特開平 ３ ４２７４５　（１（ｉ） （１） 巾 キャッシュ・メモリ１０２にアクセスを試めている命令
の間で対立のあるときに起こる遅延を避けるために、Ｃ
Ｐ　Ｕｌｏｌは、キャッシュ・メモリ１０２のキャッシ
ュ・メモリ・ごスを強制的に起すことができる。すなわ
ち、実際にデータがキャッシュ・メモリ１０２にあって
もなくても、ＣＰＵｌ０Ｉは、キャッシュ・メモリ１０
３からデータを得る。
これを下記の表４で説明する。サイクル４では、命令”
Ｌｏａｄ　　Ａ”および”Ｌｏａｄ　　Ｂ”が、キャッ
シュ・メモリ１０２にアクセスを試みている。ＣＰ　Ｕ
ＩＯＩは、動作を停止するのではなく、キャッシュ・メ
モリ　１０２のキャッシュ・メモリ・旦スを強制的に起
し、サイクル５および６では、データがキャッシュ・メ
モリ　１０３から検索される。
く 口 特開平３ ４２７４５　（１２） 口 表４に示す方法は、同時にキャッシュ・メモリ１０２に
アクセスするようにスケジュールされた２つの命令のあ
いだの争奪によって、ｃｐｕ　１ｏｉによりもたらされ
る性能上の不利益を減らすので、他の設計に比べて改善
されている。
表４に提示されたものの代わりの解決法を下記の表５に
示す。表５のサイクル４では、２つの命令”Ｌｏａｄ　
　Ａ”および”Ｌｏａｄ　　Ｂ”がキャッシュ・メモリ
１０２へのアクセスを試みている。
表４に示す例のように、命令”Ｌｏａｄ　　Ａ“の方を
完了させ、命令”Ｌｏａｄ　　Ｂ”の方は強制的にメモ
リ１０２におけるデータのミスを起こさせる代わりに、
命令”Ｌｏａｄ　　Ｂ”はキャッシュ・メモリ１０２に
アクセスすることができ、命令”Ｌｏａｄ　　Ａ”がキ
ャッシュ・メモリ１０２にデー（ 口 特開平 つ） ４２７４５　（１４） 口 上記表５に示すように、命令“”Ｌｏａｄ　　Ｂ”は、
キャッシュ・メモリ１０２中でデータを首尾よく見つけ
ている。しかし、所望データがキャッシュ・メモリ１０
２になく、キャッシュ・メモリ１０３またはメイン・メ
モリ１０４からデータをフェッチしなければならない可
能性がある。
表５に例証される方法の１つの考えられる短所は、命令
“’Ｌｏａｄ　　Ａ”′がキャッシュ・メモリ１０２を
更新することは許容されていないので、次に更新されて
いないデータが要求されたときには、キャッシュ・メモ
リ１０２において再びキャッシュ・ミスになることであ
る。しかし、キャッシュ・メモリ１０２でキャッシュ・
尖スがおこれば更に衝突を起すことがあるので、キャッ
シュ・メモリ　１０２中において他のデータの更新がで
きなくなることがある。したがって、キャッシュ・メモ
リ１０２の頻繁なごスによって、キャッシュ・メモリ１
０２におけるこの案ス・レートがキャッシュ・メモリ１
０２の更新を妨げるという病的状況をもたらすというこ
とが考えられる。これにより、キャラ、））ｔ シュ・メモリ１０２中にはますますわずかの有用情報し
か含まれなくなり、その結果キャッシュ・メモリ１０２
でますます多くのキャッシュ・ごスが起る可能性がある
。このような病的状況の可能性は、キャッシュ・メモリ
１０２にアクセスする回数およびたいていキャッシュ・
メモリ１０２内に置かれたデータを再使用する回数を含
む多くの要因次第で♂ｇ ［発明の効果］ 以上詳細に説明したように、本発明によればパイプライ
ン処理の複数の段階間でのキャッシュ・メモリ・アクセ
スの衝突による遅延を効果的に回避できるという効果が
ある。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図は従
来技術を示すブロック図、 第３図は本発明の実施例で用いられるアドレス構成を示
す図、 第４図は本発明の実施例で用いられる無効ビットを保持
するメモリを示す図である。 １．１０１：ＣＰＵ ２．３．１０２．１０３：キャッシュ・メモリ４．１０
４：メイン・メモリ １０５：コプロセッサ １０７：マルチプレクサ １２０：アドレス 符開平 ５ ４？／Ｌ）（１０

Claims (2)

    【特許請求の範囲】
  1. （１）複数の命令を実行する計算システムにおいて、 プロセッサが第１のキャッシュ・メモリと第２のキャッ
    シュ・メモリを用いてシステム・メモリ内のデータのア
    クセスを含む複数の命令の実行を円滑化する方法であっ
    て、データ・アクセスの各々は前記システム・メモリと
    の間のデータの読み出しまたは書き込みを目的としてお
    り、前記方法は下記の（ａ）および（ｂ）を設けている
    複数キャッシュ・メモリ・アクセス方法： （ａ）前記プロセッサにより第１の命令を実行する：前
    記第１の命令の実行は下記の（ｉ）および（ｉｉ）のサ
    ブステップを含む： （ｉ）前記第１の命令の実行に必要とされるデータを求
    めて前記第１のキャッシュ・メモリにアクセスする； （ｉｉ）前記第１の命令の実行に必要とされるデータが
    前記第１のキャッシュ・メモリ中にはなかったときは前
    記第１の命令の実行に必要とされるデータを求めて前記
    第２のキャッシュ・メモリにアクセスするとともに、前
    記第１の命令の実行に必要とされるデータを前記第２の
    キャッシュ・メモリから前記第１のキャッシュ・メモリ
    に書き込む： （ｂ）前記プロセッサにより第２の命令を実行する：前
    記第２の命令の実行は下記の（ｉ）ないし（ｉｉｉ）の
    サブステップを含む： （ｉ）前記第１の命令の実行に必要とされるデータを前
    記第２のキャッシュ・メモリから前記第１のキャッシュ
    ・メモリへ書き込んでいる最中かどうかについて判定す
    る； （ｉｉ）前記サブステップ（ｂ）（ｉ）により、前記第
    １の命令の実行に必要とされるデータが前記第２のキャ
    ッシュ・メモリから前記第１のキャッシュ・メモリへ書
    き込まれている最中でないことが示されたときは、前記
    第２の命令の実行に必要とされるデータを求めて前記第
    １のキャッシュ・メモリへアクセスする； （ｉｉｉ）前記サブステップ（ｂ）（ｉ）により、前記
    第１の命令の実行に必要とされるデータが前記第２のキ
    ャッシュ・メモリから前記第１のキャッシュ・メモリへ
    書き込まれている最中であることが示されたときは、あ
    たかも前記第２の命令の実行に必要とされるデータが前
    記第１のキャッシュ・メモリ中にはなかったかのように
    、前記第２の命令の実行に必要とされるデータを求めて
    前記第２のキャッシュ・メモリにアクセスする。
  2. （２）複数の命令を実行する計算システムにおいて、 プロセッサが第１のキャッシュ・メモリと第２のキャッ
    シュ・メモリを用いてシステム・メモリ内のデータのア
    クセスを含む複数の命令の実行を円滑化する方法であっ
    て、データ・アクセスの各々は前記システム・メモリと
    の間のデータの読み出しまたは書き込みを目的としてお
    り、前記方法は下記の（ａ）および（ｂ）を設けている
    複数キャッシュ・メモリ・アクセス方法： （ａ）前記プロセッサにより第１の命令を実行する：前
    記第１の命令の実行は下記の（ｉ）および（ｉｉ）のサ
    ブステップを含む： （ｉ）前記第１の命令の実行に必要とされるデータを求
    めて前記第１のキャッシュ・メモリにアクセスする： （ｉｉ）前記第１の命令の実行に必要とされるデータが
    前記第１のキャッシュ・メモリ中にはなかったときは、
    前記第１の命令の実行に必要とされるデータを求めて前
    記第２のキャッシュ・メモリにアクセスするとともに、
    前記第１の命令の実行に必要とされるデータを前記第２
    のキャッシュ・メモリから前記第１のキャッシュ・メモ
    リに書き込む； （ｂ）前記プロセッサにより第２の命令を実行する：前
    記第２の命令の実行は下記の（ｉ）および（ｉｉ）のサ
    ブステップを含む： （ｉ）前記第２の命令の実行に必要とされるデータを求
    めて前記第１のキャッシュ・メモリをアクセスする； （ｉｉ）サブステップ（ａ）（ｉｉ）における前記第１
    の命令の実行に必要とされるデータの前記第２のキャッ
    シュ・メモリから前記第１のキャッシュ・メモリへの書
    き込みと同時にサブステップ（ｂ）（ｉ）の実行が行な
    われようとしたときには、前記第１の命令の実行に必要
    とされるデータの、前記第２のキャッシュ・メモリから
    前記第１のキャッシュ・メモリへの書き込みをアボート
    する。
JP2178486A 1989-07-05 1990-07-05 複数キャッシュ・メモリ・アクセス方法 Expired - Fee Related JP3016575B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US376,265 1989-07-05
US07/376,265 US5155832A (en) 1989-07-05 1989-07-05 Method to increase performance in a multi-level cache system by the use of forced cache misses

Publications (2)

Publication Number Publication Date
JPH0342745A true JPH0342745A (ja) 1991-02-22
JP3016575B2 JP3016575B2 (ja) 2000-03-06

Family

ID=23484313

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2178486A Expired - Fee Related JP3016575B2 (ja) 1989-07-05 1990-07-05 複数キャッシュ・メモリ・アクセス方法

Country Status (5)

Country Link
US (1) US5155832A (ja)
EP (1) EP0407052B1 (ja)
JP (1) JP3016575B2 (ja)
KR (1) KR100204741B1 (ja)
DE (1) DE69025658T2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261066A (en) * 1990-03-27 1993-11-09 Digital Equipment Corporation Data processing system and method with small fully-associative cache and prefetch buffers
US6101576A (en) * 1992-07-31 2000-08-08 Fujitsu Limited Method for saving generated character image in a cache system including a backup cache
JP3409866B2 (ja) * 1992-09-18 2003-05-26 株式会社日立製作所 並列計算機
US5509135A (en) * 1992-09-25 1996-04-16 Digital Equipment Corporation Multi-index multi-way set-associative cache
JP2768889B2 (ja) * 1993-06-07 1998-06-25 株式会社東芝 論理シミュレーション装置
JPH0784881A (ja) * 1993-09-13 1995-03-31 Mitsubishi Electric Corp キャッシュメモリ
US5809525A (en) * 1993-09-17 1998-09-15 International Business Machines Corporation Multi-level computer cache system providing plural cache controllers associated with memory address ranges and having cache directories
KR970010368B1 (ko) * 1994-01-18 1997-06-25 삼성전자 주식회사 캐시라인 리프레이스장치 및 방법
US5826052A (en) * 1994-04-29 1998-10-20 Advanced Micro Devices, Inc. Method and apparatus for concurrent access to multiple physical caches
US5539895A (en) * 1994-05-12 1996-07-23 International Business Machines Corporation Hierarchical computer cache system
US5553264A (en) * 1994-06-24 1996-09-03 Digital Equipment Corporation Method and apparatus for efficient cache refilling by the use of forced cache misses
US5537575A (en) * 1994-06-30 1996-07-16 Foley; Denis System for handling cache memory victim data which transfers data from cache to the interface while CPU performs a cache lookup using cache status information
DE19526960A1 (de) * 1994-09-27 1996-03-28 Hewlett Packard Co Eine Übersetzungs-Querzuordnungs-Puffer-Organisation mit variabler Seitengrößenabbildung und Opfer-Cache-Speicherung
US5584013A (en) * 1994-12-09 1996-12-10 International Business Machines Corporation Hierarchical cache arrangement wherein the replacement of an LRU entry in a second level cache is prevented when the cache entry is the only inclusive entry in the first level cache
US5721864A (en) * 1995-09-18 1998-02-24 International Business Machines Corporation Prefetching instructions between caches
US5860150A (en) * 1995-10-06 1999-01-12 International Business Machines Corporation Instruction pre-fetching of a cache line within a processor
US5794243A (en) * 1995-12-11 1998-08-11 International Business Machines Corporation Method and apparatus for executing a binary search in a data cache
US5740391A (en) * 1996-03-01 1998-04-14 Hewlett-Packard Co. Preventing premature early exception signaling with special instruction encoding
US5813033A (en) * 1996-03-08 1998-09-22 Advanced Micro Devices, Inc. Superscalar microprocessor including a cache configured to detect dependencies between accesses to the cache and another cache
US5765194A (en) * 1996-05-01 1998-06-09 Hewlett-Packard Company Timing consistent dynamic compare with force miss circuit
US5761490A (en) * 1996-05-28 1998-06-02 Hewlett-Packard Company Changing the meaning of a pre-decode bit in a cache memory depending on branch prediction mode
US5781923A (en) * 1996-05-28 1998-07-14 Hewlett-Packard Company Adding a field to the cache tag in a computer system to indicate byte ordering
US5875469A (en) * 1996-08-26 1999-02-23 International Business Machines Corporation Apparatus and method of snooping processors and look-aside caches
US6122711A (en) * 1997-01-07 2000-09-19 Unisys Corporation Method of and apparatus for store-in second level cache flush
US5895495A (en) * 1997-03-13 1999-04-20 International Business Machines Corporation Demand-based larx-reserve protocol for SMP system buses
US5909697A (en) * 1997-09-30 1999-06-01 Sun Microsystems, Inc. Reducing cache misses by snarfing writebacks in non-inclusive memory systems
US6073212A (en) * 1997-09-30 2000-06-06 Sun Microsystems, Inc. Reducing bandwidth and areas needed for non-inclusive memory hierarchy by using dual tags
US6253291B1 (en) 1998-02-13 2001-06-26 Sun Microsystems, Inc. Method and apparatus for relaxing the FIFO ordering constraint for memory accesses in a multi-processor asynchronous cache system
US6336168B1 (en) * 1999-02-26 2002-01-01 International Business Machines Corporation System and method for merging multiple outstanding load miss instructions
US6341331B1 (en) * 1999-10-01 2002-01-22 International Business Machines Corporation Method and system for managing a raid storage system with cache
TW490637B (en) * 2001-01-16 2002-06-11 Ind Tech Res Inst Memory emulator for simulating memory components of different interface specification and not restrained to memory space
US6996812B2 (en) * 2001-06-18 2006-02-07 International Business Machines Corporation Software implementation of synchronous memory barriers
CN104657145B (zh) * 2015-03-09 2017-12-15 上海兆芯集成电路有限公司 用于微处理器的重发停靠的系统和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3938097A (en) * 1974-04-01 1976-02-10 Xerox Corporation Memory and buffer arrangement for digital computers
US4268907A (en) * 1979-01-22 1981-05-19 Honeywell Information Systems Inc. Cache unit bypass apparatus
JPS57105879A (en) * 1980-12-23 1982-07-01 Hitachi Ltd Control system for storage device
US4667288A (en) * 1983-06-30 1987-05-19 Honeywell Information Systems Inc. Enable/disable control checking apparatus
US4774654A (en) * 1984-12-24 1988-09-27 International Business Machines Corporation Apparatus and method for prefetching subblocks from a low speed memory to a high speed memory of a memory hierarchy depending upon state of replacing bit in the low speed memory
US4755930A (en) * 1985-06-27 1988-07-05 Encore Computer Corporation Hierarchical cache memory system and method
US4713755A (en) * 1985-06-28 1987-12-15 Hewlett-Packard Company Cache memory consistency control with explicit software instructions
US4794521A (en) * 1985-07-22 1988-12-27 Alliant Computer Systems Corporation Digital computer with cache capable of concurrently handling multiple accesses from parallel processors
US4833599A (en) * 1987-04-20 1989-05-23 Multiflow Computer, Inc. Hierarchical priority branch handling for parallel execution in a parallel processor
US5023776A (en) * 1988-02-22 1991-06-11 International Business Machines Corp. Store queue for a tightly coupled multiple processor configuration with two-level cache buffer storage

Also Published As

Publication number Publication date
DE69025658T2 (de) 1996-07-18
US5155832A (en) 1992-10-13
JP3016575B2 (ja) 2000-03-06
KR100204741B1 (ko) 1999-06-15
KR910003496A (ko) 1991-02-27
EP0407052A3 (en) 1992-02-12
EP0407052A2 (en) 1991-01-09
EP0407052B1 (en) 1996-03-06
DE69025658D1 (de) 1996-04-11

Similar Documents

Publication Publication Date Title
JPH0342745A (ja) 複数キャッシュ・メモリ・アクセス方法
JP3587591B2 (ja) キャッシュ・ミスを制御する方法およびその計算機システム
JP3285644B2 (ja) キャッシュメモリを有するデータプロセッサ
US5699551A (en) Software invalidation in a multiple level, multiple cache system
US5202972A (en) Store buffer apparatus in a multiprocessor system
EP1008053B1 (en) Controlling memory access ordering in a multi-processing system
US4851991A (en) Central processor unit for digital data processing system including write buffer management mechanism
US5940858A (en) Cache circuit with programmable sizing and method of operation
JPH0321934B2 (ja)
EP0303648B1 (en) Central processor unit for digital data processing system including cache management mechanism
JPH02190930A (ja) ソフトウエア命令実行装置
JPS58212694A (ja) メモリシステム
US5155828A (en) Computing system with a cache memory and an additional look-aside cache memory
US5091845A (en) System for controlling the storage of information in a cache memory
US5119484A (en) Selections between alternate control word and current instruction generated control word for alu in respond to alu output and current instruction
JP2575598B2 (ja) マルチプロセッサ・コンピュータ・システムのシステム・メモリの並行性を増大する方法およびシステム
US5946718A (en) Shadow translation look-aside buffer and method of operation
US5226170A (en) Interface between processor and special instruction processor in digital data processing system
US6434665B1 (en) Cache memory store buffer
US7310712B1 (en) Virtual copy system and method
JP3971807B2 (ja) キャッシュ記憶装置および方法
US6401173B1 (en) Method and apparatus for optimizing bcache tag performance by inferring bcache tag state from internal processor state
US7234027B2 (en) Instructions for test & set with selectively enabled cache invalidate
EP0375892B1 (en) Data processing system
US5276892A (en) Destination control logic for arithmetic and logic unit for digital data processor

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees