KR910003496A - 캐시 미스의 강제발생에 의한 다중 레벨 캐시 시스템의 성능 증가방법 - Google Patents
캐시 미스의 강제발생에 의한 다중 레벨 캐시 시스템의 성능 증가방법 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 바람직한 실시태양에 따라 중앙처리 장치, 코프로세서 및 메인 메모리사이에 접속된 메인 캐시 메모리 및 룩어사이드 캐시 메모리를 도시하는 도면.
제3도는 본 발명의 바람직한 실시태양에 따른 어드레스 구성을 도시하는 도면.
제4도는 본 발명의 바람직한 실시태양에 따라서 제3도에 도시된 룩어사이드 캐시 메모리 시스템 내에서 무효 데이타를 나타내는데 사용된 기억 장치를 도시하는 도면.
Claims (12)
- 복수의 명령을 실행하는 컴퓨팅 시스템에 있어서, 시스템 메모리내 데이타의 억세스를 포함하는 복수의 명령을 순조롭게 실행하기 위하여 프로세서에 의해 제1캐시 메모리 및 제2캐시 메모리를 이용하며, 상기 각각의 데이타 억세스 목적이 데이타를 상기 시스템 메모리로 부터 판독하거나 또는 상기 시스템 메모리내에 기록하려는 목적인 방법으로서, 상기 방법이, (R)상기 프로세서에 의해 제1명령을 실행하는 단계와, 상기 제1명령을 실행하는 단계가 다음과 같은 부속단계로서, (i)상기 제1명령의 실행에 필요한 데이타를 구하기 위해 제1캐시 메모리를 억세스하는 단계와, (ii)상기 제1명령의 실행에 필요한 데이타가 상기 제1캐시 메모리내에 존재하지 않을때, 상기 제1명령의 실행에 필요한 데이타를 구하기 위해 상기 제3캐시 메모리를 억세스하고 상기 제1명령의 실행에 필요한 데이타를 상기 제2캐시 메모리로 부터 상기 제1캐시 메모리내로 기록하는 단계를 포함하며, (b)상기 프로세서에 의해 제2명령을 실행하는 단계와, 상기 제2명령을 실행하는 단계가 다음과 같은 부속단계로서 (i)상기 제1명령의 실행에 필요한 데이타가 상기 제2캐시 메모리로 부터 상기 제1캐시 메모리내로 기록되어져 있는가의 여부에 대하여 결정하는 단계와, (ii)상기 부속단계(b)의 (i)에서 수행된 결정이 상기 제1명령의 실행에 필요하는 데이타가 상기 제2캐시 메모리로부터 상기 제1캐시 메모리내로 기록되지 않았음을 나타낼 때, 상기 제2명령의 실행에 필요한 데이타를 구하기 위해, 상기 제1캐시 메모리를 엑세스하는 단계와, (iii)상기 부속단계(b)의 (i)에서 수행된 결정이 상기 제1명령의 실행에 따라 필요한 데이타가 상기 제2캐시 메모리로부터 상기 제1캐시 메모리내에 기록되어 있음을 나타낼때, 상기 제2명령에 필요한 데이타가 마치 상기 제1캐시 메모리내에 존재하지 않은 것 처럼하여 상기 제2명령의 실행에 필요한 데이타를 구하기위해 상기 제3캐시 메모리를 억세스하는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 제1캐시 메모리 및 상기 제2캐시 메모리는 상기 프로세서에 의해 병렬로 억세스가능하며 상기 프로세서에 의해 상기 제1캐시 메모리에 기록된 모든 데이타는 또한 상기 제3캐시 메모리에도 기록되는 방법.
- 제1항에 있어서, 상기 프로세서는 명령을 파이프라인 단에서 실행하며, 상기 파이프라인 단은 명령이 페치되는 페치 단과, 산술기능이 수행되는 ALU 단과, 상기 제1캐시 메모리로 데이타가 억세스되는 메모리단을 포함 하는 방법.
- 제3항에 있어서, 복수의 명령중의 한 명령을 실행하는데 필요한 데이타가 상기 제1캐시 메모리에서 취득가능하지 않을때, 상기 명령의 실행에 필요한 데이타는 상기 복수의 캐시단을 억세스하는중에 상기 제2캐시 메모리 로부터 억세스되는 방법.
- 제4항에 있어서, 상기 부속단계(a)는 (ii)는 상기 제1명령을 상기 복수의 캐시단으로 억세스하는 중에 발생하며, 상기 부속단계(b)의 (i)는 상기 제2명령을 상기 메모리 단으로 억세스하는 중에 발생하는 방법.
- 제5항에 있어서, 상기 제1캐시 및 상기 제2캐시 메모리는 상기 프로세서에 의해 병렬로 억세스가능하며 상기 프로세서에 의해 상기 제1캐시 메모리에 기록된 모든 데이타는 또한 상기 제2캐시 메모리에도 기록되는 방법.
- 복수의 명령을 실행하는 컴퓨팅 시스템에 있어서, 시스템 메모리내 데이타의 억세스를 포함하는 복수 명령을 순조롭계 실행하기 위하여 프로세서에 의해 제1캐시 메모리 및 제2캐시 메모리를 이용하며, 상기 각각의 데이타 억세스의 목적이 데이타를 상기 시스템 메모리로부터 판독하거나 또는 상기 시스템 메모리내에 기록하려는 목적인 방법으로서, 상기 방법이, (a)상기 프로세서에 의해 제1명령을 실행하는 단계와, 상기 제1명령을 실행하 는 단계가 다음과 같은 부속단계로서, (i)상기 제1명령의 실행하는데 필요한 데이타를 구하기 위해 상기 제1캐시 메모리를 억세스하는 단계와, (ii)상기 제1명령의 실행에 필요한 데이타가 상기 제1캐시 메모리내에 존재하지 않을때, 상기 제1명령의 실행에 필요한 데이타를 구하기 위해 상기 제2캐시 메모리를 억세스하고 상기 제1명령의 실행에 필요한 데이타를 상기 제2캐시 메모리로 부터 상기 제1캐시 메모리에 기록하는 단계를 포함하며, (b)상기 프로세서에 의해 제2명령을 실행하는 단계를 포함하며, 상기 제2명령을 실행하는 단계가 다음과 같은 부속단계 로서, (i)상기 제2명령의 실행에 필요한 데이타를 구하기 위해 상기 제1캐시 메모리를 억세스하는 단계와, (ii)상기 부속단계(b)의 (i)가 제1명령의 실행에 필요한 데이타를 상기 단계(a)의 (ii)에서 상기 제1캐시 메모리로부터 상기 제1캐시 메모리내에 동시에 기록하려고 시도될때, 상기 제1명령의 실행에 필요한 데이타를 상기 제2캐시 메모리로부터 상기 제1캐시 메모리내에 기록하는 것을 중단시키는 단계를 포함하는 방법.
- 제7항에 있어서, 상기 제1캐시 메모리 및 상기 제2캐시 메모리는 상기 프로세서에 의해 병렬로 억세스가능하며 상기 프로세서에 의해 상기 제1캐시 메모리에 기록된 모든 데이타는 또한 상기 제1캐시 메모리에도 기록되는 방법.
- 제7항에 있어서, 상기 프로세서는 명령을 파이프라인 단에서 실행하며, 상기 파이프라인 단은 명령이 페치 되는 페치단과, 산술기능이 수행되는 ALU단과, 상기 제1캐시 메모리로 데이타가 억세스되는 메모리단을 포함하는 방법.
- 제9항에 있어서, 복수의 명령중의 한 명령을 실행하는데 필요한 상기 데이타가 상기 제1캐시 메모리에서 취득가능하지 않을때, 상기 명령의 진행에 필요한 데이타는 상기 복수의 캐시단을 억세스하는, 중에 상기 제2캐시 메모리로부터 억세스되는 방법.
- 제10항에 있어서, 상기 부속단계(b)의 (ii)는 제1명령을 상기 복수의 캐시단으로 억세스하는 중에 발생하며, 상기 부속단계(b)의 (i)는 상기 제2명령을 상기 메모리단으로 억세스하는 중에 발생하는 방법.
- 제11항에 있어서, 상기 제1캐시 및 상기 제2캐시 메모리는 상기 프로세서에 의해 병렬로 억세스가능하며 상기 프로세서에 의해 상기 제1캐시 메모리에 기록된 모든 데이타는 또한 상기 제2캐시 메모리에도 기록되는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5261066A (en) * | 1990-03-27 | 1993-11-09 | Digital Equipment Corporation | Data processing system and method with small fully-associative cache and prefetch buffers |
US6101576A (en) * | 1992-07-31 | 2000-08-08 | Fujitsu Limited | Method for saving generated character image in a cache system including a backup cache |
JP3409866B2 (ja) * | 1992-09-18 | 2003-05-26 | 株式会社日立製作所 | 並列計算機 |
US5509135A (en) * | 1992-09-25 | 1996-04-16 | Digital Equipment Corporation | Multi-index multi-way set-associative cache |
JP2768889B2 (ja) * | 1993-06-07 | 1998-06-25 | 株式会社東芝 | 論理シミュレーション装置 |
JPH0784881A (ja) * | 1993-09-13 | 1995-03-31 | Mitsubishi Electric Corp | キャッシュメモリ |
US5809525A (en) * | 1993-09-17 | 1998-09-15 | International Business Machines Corporation | Multi-level computer cache system providing plural cache controllers associated with memory address ranges and having cache directories |
KR970010368B1 (ko) * | 1994-01-18 | 1997-06-25 | 삼성전자 주식회사 | 캐시라인 리프레이스장치 및 방법 |
US5826052A (en) * | 1994-04-29 | 1998-10-20 | Advanced Micro Devices, Inc. | Method and apparatus for concurrent access to multiple physical caches |
US5539895A (en) * | 1994-05-12 | 1996-07-23 | International Business Machines Corporation | Hierarchical computer cache system |
US5553264A (en) * | 1994-06-24 | 1996-09-03 | Digital Equipment Corporation | Method and apparatus for efficient cache refilling by the use of forced cache misses |
US5537575A (en) * | 1994-06-30 | 1996-07-16 | Foley; Denis | System for handling cache memory victim data which transfers data from cache to the interface while CPU performs a cache lookup using cache status information |
DE19526960A1 (de) * | 1994-09-27 | 1996-03-28 | Hewlett Packard Co | Eine Übersetzungs-Querzuordnungs-Puffer-Organisation mit variabler Seitengrößenabbildung und Opfer-Cache-Speicherung |
US5584013A (en) * | 1994-12-09 | 1996-12-10 | International Business Machines Corporation | Hierarchical cache arrangement wherein the replacement of an LRU entry in a second level cache is prevented when the cache entry is the only inclusive entry in the first level cache |
US5721864A (en) * | 1995-09-18 | 1998-02-24 | International Business Machines Corporation | Prefetching instructions between caches |
US5860150A (en) * | 1995-10-06 | 1999-01-12 | International Business Machines Corporation | Instruction pre-fetching of a cache line within a processor |
US5794243A (en) * | 1995-12-11 | 1998-08-11 | International Business Machines Corporation | Method and apparatus for executing a binary search in a data cache |
US5740391A (en) * | 1996-03-01 | 1998-04-14 | Hewlett-Packard Co. | Preventing premature early exception signaling with special instruction encoding |
US5813033A (en) * | 1996-03-08 | 1998-09-22 | Advanced Micro Devices, Inc. | Superscalar microprocessor including a cache configured to detect dependencies between accesses to the cache and another cache |
US5765194A (en) * | 1996-05-01 | 1998-06-09 | Hewlett-Packard Company | Timing consistent dynamic compare with force miss circuit |
US5781923A (en) * | 1996-05-28 | 1998-07-14 | Hewlett-Packard Company | Adding a field to the cache tag in a computer system to indicate byte ordering |
US5761490A (en) * | 1996-05-28 | 1998-06-02 | Hewlett-Packard Company | Changing the meaning of a pre-decode bit in a cache memory depending on branch prediction mode |
US5875469A (en) * | 1996-08-26 | 1999-02-23 | International Business Machines Corporation | Apparatus and method of snooping processors and look-aside caches |
US6122711A (en) * | 1997-01-07 | 2000-09-19 | Unisys Corporation | Method of and apparatus for store-in second level cache flush |
US5895495A (en) * | 1997-03-13 | 1999-04-20 | International Business Machines Corporation | Demand-based larx-reserve protocol for SMP system buses |
US6073212A (en) * | 1997-09-30 | 2000-06-06 | Sun Microsystems, Inc. | Reducing bandwidth and areas needed for non-inclusive memory hierarchy by using dual tags |
US5909697A (en) * | 1997-09-30 | 1999-06-01 | Sun Microsystems, Inc. | Reducing cache misses by snarfing writebacks in non-inclusive memory systems |
US6253291B1 (en) | 1998-02-13 | 2001-06-26 | Sun Microsystems, Inc. | Method and apparatus for relaxing the FIFO ordering constraint for memory accesses in a multi-processor asynchronous cache system |
US6336168B1 (en) * | 1999-02-26 | 2002-01-01 | International Business Machines Corporation | System and method for merging multiple outstanding load miss instructions |
US6341331B1 (en) * | 1999-10-01 | 2002-01-22 | International Business Machines Corporation | Method and system for managing a raid storage system with cache |
TW490637B (en) * | 2001-01-16 | 2002-06-11 | Ind Tech Res Inst | Memory emulator for simulating memory components of different interface specification and not restrained to memory space |
US6996812B2 (en) * | 2001-06-18 | 2006-02-07 | International Business Machines Corporation | Software implementation of synchronous memory barriers |
CN104657145B (zh) * | 2015-03-09 | 2017-12-15 | 上海兆芯集成电路有限公司 | 用于微处理器的重发停靠的系统和方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3938097A (en) * | 1974-04-01 | 1976-02-10 | Xerox Corporation | Memory and buffer arrangement for digital computers |
US4268907A (en) * | 1979-01-22 | 1981-05-19 | Honeywell Information Systems Inc. | Cache unit bypass apparatus |
JPS57105879A (en) * | 1980-12-23 | 1982-07-01 | Hitachi Ltd | Control system for storage device |
US4667288A (en) * | 1983-06-30 | 1987-05-19 | Honeywell Information Systems Inc. | Enable/disable control checking apparatus |
US4774654A (en) * | 1984-12-24 | 1988-09-27 | International Business Machines Corporation | Apparatus and method for prefetching subblocks from a low speed memory to a high speed memory of a memory hierarchy depending upon state of replacing bit in the low speed memory |
US4755930A (en) * | 1985-06-27 | 1988-07-05 | Encore Computer Corporation | Hierarchical cache memory system and method |
US4713755A (en) * | 1985-06-28 | 1987-12-15 | Hewlett-Packard Company | Cache memory consistency control with explicit software instructions |
US4794521A (en) * | 1985-07-22 | 1988-12-27 | Alliant Computer Systems Corporation | Digital computer with cache capable of concurrently handling multiple accesses from parallel processors |
US4833599A (en) * | 1987-04-20 | 1989-05-23 | Multiflow Computer, Inc. | Hierarchical priority branch handling for parallel execution in a parallel processor |
US5023776A (en) * | 1988-02-22 | 1991-06-11 | International Business Machines Corp. | Store queue for a tightly coupled multiple processor configuration with two-level cache buffer storage |
-
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