KR890017609A - 멀티프로세서 데이타 처리시스템 및 그것에 사용되는 캐시장치 - Google Patents

멀티프로세서 데이타 처리시스템 및 그것에 사용되는 캐시장치 Download PDF

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KR890017609A
KR890017609A KR1019890007010A KR890007010A KR890017609A KR 890017609 A KR890017609 A KR 890017609A KR 1019890007010 A KR1019890007010 A KR 1019890007010A KR 890007010 A KR890007010 A KR 890007010A KR 890017609 A KR890017609 A KR 890017609A
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cache
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control circuit
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KR1019890007010A
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구니오 우찌야마
히로까즈 아오끼
스스무 하따노
간지 오이시
다까시 기꾸찌
히로시 후꾸다
야스히꼬 사이고
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초 엘 에스 아이엔지니어링 가부시끼가이샤
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Abstract

내용 없음

Description

멀티프로세서 데이타 처리시스템 및 그것에 사용되는 캐시장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 의한 캐시디바이스의 내부 구성을 도시한 블럭도, 제2도는 본 발명의 실시예에 의한 멀티프로세서 데이타 처리 시스템의 블럭도, 제3도는 본 발명의 실시예에 의한 메모리 액세스의 어드레스 필드를 도시한 도면.

Claims (4)

  1. 어드레스를 발생하는 제1과 제2의 프로세서, 버스, 상기 버스에 결합된 메인메모리, 상기 버스에 결합된 입출력 디바이스, 상기 제1의 프로세서와 상기 버스사이에 결합되는 제1의 캐시디바이스 및 상기 제2의 프로세서와 상기 버스사이에 결합되는 제2의 캐시디바이스를 포함하고, 상기 메인메모리는 상기 제1의 프로세서, 상기 제2의 프로세서, 상기 입출력 디바이스에 의해서 라이트 액세스 되는 공유영역과 상기 제1또는 제2의 프로세서에 의해서 라이트 액세스 되는 전용영역으로 분할되어서 형성되고, 상기 제1과제2의 캐시디바이스의 각각은 상기 제1또는 제2의 프로세서에서 발생된 어드레스가 상기 공유영역 또는 상기 전용영역중 어느 하나를 액세스하는것을 판정하는 영역판정 회로와 상기 영역판정 회로의 출력에 응답해서 상기 캐시디바이스 및 상기 메인메모리로의 데이타 저장을 제어하는 캐시제어회로를 갖고 있으며, 상기 제1또는 제2의 프로세서에서 발생된 어드레스가 상기 공유영역을 액세스할때에 상기 캐시제어회로의 출력은 상기 캐시디바이스에 라이트 스루방식에 의한 데이타 라이트 동작을 행하게 하고, 상기 제1또는 제2의 프로세서에서 발생된 어드레스가 상기 전용영역을 액세스 할때에 상기 캐시제어회로의 출력은 상기 캐시디바이스에 카피백 방식에 의한 데이타 라이트 동작을 행하게 하는 멀티프로세서 데이타 처리시스템.
  2. 특허청구의 범위 제1항에 있어서, 상기 제2의 프로세서 또는 상기 입출력 디바이스가 상기 메인메모리의 상기 공유영역의 데이타를 리라이트할때에 장기 제1의 캐시디바이스의 상기 캐시제어 회로는 상기 제1의 캐시디바이스의 상기 공유영역의 저장데이타를 무효화하는 멀티프로세서 데이타 처리시스템.
  3. 어드레스를 발생하는 제1과 제2의 프로세서, 버스, 상기 버스에 결합된 메인메모리 및 상기 버스에 결합된 입출력 버퍼를 갖고, 상기 메인메모리는 상기 제1의 프로세서, 상기 제2의 프로세서, 상기 입출력 디바이스에 의해서 라이트 액세스 되는 공유영역과 상기 제1또는 제2의프로세서에 의해서 라이트 액세스 되는 전용영역으로 분할되어 형성되는 멀티프로세서 데이타 처리시스템중에 사용되는 캐시장치로서, 상기 캐시장치는 상기 제1의 프로세서와 상기 버스사이에 결합되는 제1의 캐시디바이스 및 상기 제2의 프로세서와 상기 버스사이에 결합되는 제2의 캐시디바이스로 형성되고, 상기 제1과 제2의 캐시디바이스의 각각은 상기 제1또는 제2의 프로세서에서 발생된 어드레스가 상기 공유영역 또는 상기 전용영역중 어느 하나를 액세스하는 것을 판정하는 영역판정 회로와 상기 영역판정 회로의 출력에 응답해서 상기 캐시디바이스 및 상기 메인메모리로의 데이타 저장을 제어하는 캐시제어회로를 갖고 있으며, 상기 제1또는 제2의 프로세서에서 발생된 어드레스가 상기 공유영역을 액세스할 때에 상기 캐시제어 회로의 출력은 상기 캐시디바이스에 라이트 스루방식에 의한 데이타 라이트 동작을 행하게 하고, 상기 제1또는 제2의 프로세서에서 발생된 어드레스가 상기 전용영역을 액세스할때에 상기 캐시제어 회로의 출력은 상기 캐시디바이스에 카피백 방식에 의한 데이타 라이트 동작을 행하게 하는 멀티프로세서 데이타 처리시스템에 사용되는 캐시장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 제2의 프로세서 또는 상기 입출력 디바이스가 상기 메인메모리의 상기 공유영역의 데이타를 리라이트할때에 상기 제1의 캐시디바이스의 상기 캐시제어 회로는 상기 제1의 캐시디바이스의 상기 공유영역의 저장데이타를 무효화하는 멀티프로세서 데이타 처리시스템에 사용되는 캐시장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890007010A 1988-05-25 1989-05-25 멀티프로세서 데이타 처리시스템 및 그것에 사용되는 캐시장치 KR890017609A (ko)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5161219A (en) * 1989-01-13 1992-11-03 International Business Machines Corporation Computer system with input/output cache
JPH0666056B2 (ja) * 1989-10-12 1994-08-24 甲府日本電気株式会社 情報処理システム
JPH061463B2 (ja) * 1990-01-16 1994-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチプロセッサ・システムおよびそのプライベート・キャッシュ制御方法
JPH0625984B2 (ja) * 1990-02-20 1994-04-06 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン マルチプロセツサ・システム
CA2045756C (en) * 1990-06-29 1996-08-20 Gregg Bouchard Combined queue for invalidates and return data in multiprocessor system
US5483645A (en) * 1990-10-26 1996-01-09 Advanced Micro Devices, Inc. Cache access system for multiple requestors providing independent access to the cache arrays
US5276836A (en) * 1991-01-10 1994-01-04 Hitachi, Ltd. Data processing device with common memory connecting mechanism
GB2260429B (en) * 1991-10-11 1995-05-24 Intel Corp Versatile cache memory
US5301298A (en) * 1991-10-11 1994-04-05 Intel Corporation Processor for multiple cache coherent protocols
US5286479A (en) * 1991-12-10 1994-02-15 The Dow Chemical Company Oral compositions for suppressing mouth odors
US5418973A (en) * 1992-06-22 1995-05-23 Digital Equipment Corporation Digital computer system with cache controller coordinating both vector and scalar operations
US5388226A (en) * 1992-10-05 1995-02-07 Motorola, Inc. Method and apparatus for accessing a register in a data processing system
EP0600626A1 (en) * 1992-11-13 1994-06-08 Cyrix Corporation Coherency for write-back cache in a system designed for write-through cache
US5561783A (en) * 1992-11-16 1996-10-01 Intel Corporation Dynamic cache coherency method and apparatus using both write-back and write-through operations
FR2707777B1 (fr) * 1993-07-15 1995-08-18 Bull Sa Ensemble informatique à mémoire partagée.
FR2707778B1 (fr) * 1993-07-15 1995-08-18 Bull Sa NÓoeud de processeurs.
FR2707776B1 (fr) 1993-07-15 1995-08-18 Bull Sa Procédé de gestion de mémoires d'un système informatique, système informatique mémoire et support d'enregistrement mettant en Óoeuvre le procédé.
JP3085899B2 (ja) * 1995-06-19 2000-09-11 株式会社東芝 マルチプロセッサシステム
JP3626609B2 (ja) * 1998-10-30 2005-03-09 日本電気株式会社 マルチプロセッサシステム
JP2002032265A (ja) 2000-07-14 2002-01-31 Hitachi Ltd キャッシュ・アクセス制御方式およびデータ処理システム
US7380085B2 (en) * 2001-11-14 2008-05-27 Intel Corporation Memory adapted to provide dedicated and or shared memory to multiple processors and method therefor
JP4043225B2 (ja) * 2001-12-10 2008-02-06 株式会社ルネサステクノロジ キャッシュ装置および方法
JP4765249B2 (ja) * 2003-11-18 2011-09-07 セイコーエプソン株式会社 情報処理装置およびキャッシュメモリ制御方法
JP4189402B2 (ja) * 2005-02-21 2008-12-03 パナソニック株式会社 キャッシュ回路
EP2035948B1 (en) 2006-06-27 2016-04-13 Waterfall Security Solutions Ltd. Unidirectional secure links from and to a security engine
IL180748A (en) * 2007-01-16 2013-03-24 Waterfall Security Solutions Ltd Secure archive
US8166238B2 (en) * 2007-10-23 2012-04-24 Samsung Electronics Co., Ltd. Method, device, and system for preventing refresh starvation in shared memory bank
US7953100B2 (en) * 2008-05-07 2011-05-31 Oracle International Corporation System and method for providing a pluggable architecture for state management in a telecommunication service access gateway
US9635037B2 (en) 2012-09-06 2017-04-25 Waterfall Security Solutions Ltd. Remote control of secure installations
US9419975B2 (en) 2013-04-22 2016-08-16 Waterfall Security Solutions Ltd. Bi-directional communication over a one-way link
IL235175A (en) 2014-10-19 2017-08-31 Frenkel Lior Secure desktop remote control
US9678872B2 (en) * 2015-01-16 2017-06-13 Oracle International Corporation Memory paging for processors using physical addresses
IL250010B (en) 2016-02-14 2020-04-30 Waterfall Security Solutions Ltd Secure connection with protected facilities
CN108833570B (zh) * 2018-06-27 2021-03-16 苏州浪潮智能科技有限公司 一种基于云存储的集群存储及均衡传输系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5149535A (ja) * 1974-10-25 1976-04-28 Hitachi Shipbuilding Eng Co Chosuidamuniokerudenshokuboshihosuikan
US4264953A (en) * 1979-03-30 1981-04-28 Honeywell Inc. Virtual cache
US4484267A (en) * 1981-12-30 1984-11-20 International Business Machines Corporation Cache sharing control in a multiprocessor
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
US4755930A (en) * 1985-06-27 1988-07-05 Encore Computer Corporation Hierarchical cache memory system and method
US4959777A (en) * 1987-07-27 1990-09-25 Motorola Computer X Write-shared cache circuit for multiprocessor system
US5025365A (en) * 1988-11-14 1991-06-18 Unisys Corporation Hardware implemented cache coherency protocol with duplicated distributed directories for high-performance multiprocessors

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US5140681A (en) 1992-08-18

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