JP4189402B2 - キャッシュ回路 - Google Patents
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Description
橋本 昭洋、"情報工学入門選書7 計算機アーキテクチャ"、昭晃堂、平成7年7月20日
バスに接続されたメインメモリに対して情報処理装置が読み書きするデータおよび前記メインメモリから読み込む命令コードの少なくとも一方が保持されるキャッシュメモリと、
前記情報処理装置によってデータまたは命令コードに対する読み込み要求がなされた際に、キャッシュヒットの場合には、前記キャッシュメモリからデータまたは命令コードを読み込んで前記情報処理装置に出力する一方、キャッシュミスの場合には、前記メインメモリからデータまたは命令コードを読み込んで前記キャッシュメモリに保持させるとともに前記情報処理装置に出力し、情報処理装置によってデータの書き込み要求がなされた際には、前記キャッシュメモリにデータを書き込むキャッシュ制御回路と、
キャッシュヒットの回数が所定の回数を超えた場合に、前記キャッシュメモリに保持されたデータまたは命令コードを無効化するキャッシュメモリ無効化回路と、
を備えたことを特徴とする。
請求項1のキャッシュ回路であって、
さらに、キャッシュヒットの回数をカウントするヒット数カウント回路を備え、
前記キャッシュメモリ無効化回路は、前記ヒット数カウント回路のカウント数が所定の回数を超えた場合に、前記キャッシュメモリのデータまたは命令コードを無効化するように構成されていることを特徴とする。
請求項1のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
データ用キャッシュメモリ無効化回路は、データ用キャッシュメモリについてのキャッシュヒット回数が所定の回数を超え、かつ命令コード用キャッシュメモリについてのキャッシュヒットの回数が所定の回数を超えた場合に、前記データ用キャッシュメモリのデータを無効化するように構成されていることを特徴とする。
請求項1のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
命令コード用キャッシュメモリ無効化回路は、命令コード用キャッシュメモリについてのキャッシュヒットの回数が所定の回数を超え、かつデータ用キャッシュメモリについてのキャッシュヒット回数が所定の回数を超えた場合に、前記命令コード用キャッシュメモリの命令コードを無効化するように構成されていることを特徴とする。
バスに接続されたメインメモリに対して情報処理装置が読み書きするデータおよび前記メインメモリから読み込む命令コードの少なくとも一方が保持されるキャッシュメモリと、
前記情報処理装置によってデータまたは命令コードに対する読み込み要求がなされた際に、キャッシュヒットの場合には、前記キャッシュメモリからデータまたは命令コードを読み込んで前記情報処理装置に出力する一方、キャッシュミスの場合には、前記メインメモリからデータまたは命令コードを読み込んで前記キャッシュメモリに保持させるとともに前記情報処理装置に出力し、情報処理装置によってデータの書き込み要求がなされた際には、前記キャッシュメモリにデータを書き込むキャッシュ制御回路と、
読み書きの要求がなされた回数に対するキャッシュヒットの回数の割合であるキャッシュヒット率が所定の値を超えた場合に、前記キャッシュメモリに保持されたデータまたは命令コードを無効化するキャッシュメモリ無効化回路と、
を備えたことを特徴とする。
請求項5のキャッシュ回路であって、
さらに、前記キャッシュメモリで保持されるデータまたは命令コードに対して、前記情報処理装置によって読み書きの要求がなされた回数をカウントするアクセス回数カウント回路と、
上記読み書きの要求に対するキャッシュヒットの回数をカウントするヒット数カウント回路と、
前記アクセス回数カウント回路がカウントした回数に対する前記ヒット数カウント回路がカウントしたキャッシュヒットの回数の割合を算出するヒット率算出回路と、
を備えていることを特徴とする。
請求項6のキャッシュ回路であって、
前記ヒット率算出回路は、前記アクセス回数カウント回路がカウントした回数が所定の回数を超えた場合に、前記キャッシュヒット率を算出するとともに、前記アクセス回数カウント回路とヒット数カウント回路とをリセットするように構成されていることを特徴とする。
請求項5のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
データ用キャッシュメモリ無効化回路は、データ用キャッシュメモリについてのキャッシュヒット率が所定の値を超え、かつ命令コード用キャッシュメモリについてのキャッシュヒット率が所定の値を超えた場合に、前記データ用キャッシュメモリのデータを無効化するように構成されていることを特徴とする。
請求項5のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
命令コード用キャッシュメモリ無効化回路は、命令コード用キャッシュメモリについてのキャッシュヒット率が所定の値を超え、かつデータ用キャッシュメモリについてのキャッシュヒット率が所定の値を超えた場合に、前記命令コード用キャッシュメモリの命令コードを無効化するように構成されていることを特徴とする。
請求項1又は請求項5のキャッシュ回路であって、
前記キャッシュメモリは、少なくともデータが保持されるように構成され、
前記キャッシュメモリ無効化回路は、前記キャッシュメモリに保持されたデータまたは命令コードを無効化する際に、前記キャッシュメモリに保持されているデータとメインメモリに保持されているデータとが一致していない場合には、前記キャッシュメモリに保持されているデータを前記メインメモリに書き戻すように構成されていることを特徴とする。
請求項1又は請求項5のキャッシュ回路であって、
前記キャッシュメモリ無効化回路は、前記キャッシュメモリに保持されたデータまたは命令コードが、メインメモリの所定のアドレス範囲と対応するデータまたは命令コードである場合に、前記キャッシュメモリに保持されたデータまたは命令コードを無効化するように構成されていることを特徴とする。
例えばバスの動作の検証や評価が行われる場合に、CPUの命令コードが保持される命令コード用のキャッシュメモリ(命令キャッシュメモリ)についてのキャッシュヒット率を低く抑えるキャッシュ回路の例を説明する。
CPUにアクセスされるデータが保持されるデータ用のキャッシュメモリ(データキャッシュメモリ)についてのキャッシュヒット率を低く抑えるキャッシュ回路の例を説明する。
図3は、本発明の実施形態3におけるキャッシュ回路300の構成を示すブロック図である。
図4は、発明の実施形態3の変形例に係るキャッシュ回路を示すブロック図である。実施形態3の変形例に係るキャッシュ回路は、図4に示すように、上記のキャッシュ回路300に対して、プログラム暴走検出回路701が追加されて構成されている。
101 命令キャッシュ制御回路
102 命令キャッシュヒットカウンタ
103 命令メモリアクセスカウンタ
104 命令キャッシュヒット率算出/エントリ無効化制御回路
200 キャッシュ回路
201 データキャッシュ制御回路
202 データキャッシュヒットカウンタ
203 データメモリアクセスカウンタ
204 データキャッシュヒット率算出/エントリ無効化制御回路
205 アドレス記憶回路
300 キャッシュ回路
314 命令キャッシュヒット率算出/エントリ無効化制御回路
324 データキャッシュヒット率算出/エントリ無効化制御回路
400 CPU
500 CPU
600 CPU
701 プログラム暴走検出回路
Claims (11)
- バスに接続されたメインメモリに対して情報処理装置が読み書きするデータおよび前記メインメモリから読み込む命令コードの少なくとも一方が保持されるキャッシュメモリと、
前記情報処理装置によってデータまたは命令コードに対する読み込み要求がなされた際に、キャッシュヒットの場合には、前記キャッシュメモリからデータまたは命令コードを読み込んで前記情報処理装置に出力する一方、キャッシュミスの場合には、前記メインメモリからデータまたは命令コードを読み込んで前記キャッシュメモリに保持させるとともに前記情報処理装置に出力し、情報処理装置によってデータの書き込み要求がなされた際には、前記キャッシュメモリにデータを書き込むキャッシュ制御回路と、
キャッシュヒットの回数が所定の回数を超えた場合に、前記キャッシュメモリに保持されたデータまたは命令コードを無効化するキャッシュメモリ無効化回路と、
を備えたことを特徴とするキャッシュ回路。 - 請求項1のキャッシュ回路であって、
さらに、キャッシュヒットの回数をカウントするヒット数カウント回路を備え、
前記キャッシュメモリ無効化回路は、前記ヒット数カウント回路のカウント数が所定の回数を超えた場合に、前記キャッシュメモリのデータまたは命令コードを無効化するように構成されていることを特徴とするキャッシュ回路。 - 請求項1のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
データ用キャッシュメモリ無効化回路は、データ用キャッシュメモリについてのキャッシュヒット回数が所定の回数を超え、かつ命令コード用キャッシュメモリについてのキャッシュヒットの回数が所定の回数を超えた場合に、前記データ用キャッシュメモリのデータを無効化するように構成されていることを特徴とするキャッシュ回路。 - 請求項1のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
命令コード用キャッシュメモリ無効化回路は、命令コード用キャッシュメモリについてのキャッシュヒットの回数が所定の回数を超え、かつデータ用キャッシュメモリについてのキャッシュヒット回数が所定の回数を超えた場合に、前記命令コード用キャッシュメモリの命令コードを無効化するように構成されていることを特徴とするキャッシュ回路。 - バスに接続されたメインメモリに対して情報処理装置が読み書きするデータおよび前記メインメモリから読み込む命令コードの少なくとも一方が保持されるキャッシュメモリと、
前記情報処理装置によってデータまたは命令コードに対する読み込み要求がなされた際に、キャッシュヒットの場合には、前記キャッシュメモリからデータまたは命令コードを読み込んで前記情報処理装置に出力する一方、キャッシュミスの場合には、前記メインメモリからデータまたは命令コードを読み込んで前記キャッシュメモリに保持させるとともに前記情報処理装置に出力し、情報処理装置によってデータの書き込み要求がなされた際には、前記キャッシュメモリにデータを書き込むキャッシュ制御回路と、
読み書きの要求がなされた回数に対するキャッシュヒットの回数の割合であるキャッシュヒット率が所定の値を超えた場合に、前記キャッシュメモリに保持されたデータまたは命令コードを無効化するキャッシュメモリ無効化回路と、
を備えたことを特徴とするキャッシュ回路。 - 請求項5のキャッシュ回路であって、
さらに、前記キャッシュメモリで保持されるデータまたは命令コードに対して、前記情報処理装置によって読み書きの要求がなされた回数をカウントするアクセス回数カウント回路と、
上記読み書きの要求に対するキャッシュヒットの回数をカウントするヒット数カウント回路と、
前記アクセス回数カウント回路がカウントした回数に対する前記ヒット数カウント回路がカウントしたキャッシュヒットの回数の割合を算出するヒット率算出回路と、
を備えていることを特徴とするキャッシュ回路。 - 請求項6のキャッシュ回路であって、
前記ヒット率算出回路は、前記アクセス回数カウント回路がカウントした回数が所定の回数を超えた場合に、前記キャッシュヒット率を算出するとともに、前記アクセス回数カウント回路とヒット数カウント回路とをリセットするように構成されていることを特徴とするキャッシュ回路。 - 請求項5のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
データ用キャッシュメモリ無効化回路は、データ用キャッシュメモリについてのキャッシュヒット率が所定の値を超え、かつ命令コード用キャッシュメモリについてのキャッシュヒット率が所定の値を超えた場合に、前記データ用キャッシュメモリのデータを無効化するように構成されていることを特徴とするキャッシュ回路。 - 請求項5のキャッシュ回路であって、
前記キャッシュメモリ、キャッシュ制御回路、およびキャッシュメモリ無効化回路は、それぞれデータ用と命令コード用との少なくとも2つずつ設けられ、
命令コード用キャッシュメモリ無効化回路は、命令コード用キャッシュメモリについてのキャッシュヒット率が所定の値を超え、かつデータ用キャッシュメモリについてのキャッシュヒット率が所定の値を超えた場合に、前記命令コード用キャッシュメモリの命令コードを無効化するように構成されていることを特徴とするキャッシュ回路。 - 請求項1又は請求項5のキャッシュ回路であって、
前記キャッシュメモリは、少なくともデータが保持されるように構成され、
前記キャッシュメモリ無効化回路は、前記キャッシュメモリに保持されたデータまたは命令コードを無効化する際に、前記キャッシュメモリに保持されているデータとメインメモリに保持されているデータとが一致していない場合には、前記キャッシュメモリに保持されているデータを前記メインメモリに書き戻すように構成されていることを特徴とするキャッシュ回路。 - 請求項1又は請求項5のキャッシュ回路であって、
前記キャッシュメモリ無効化回路は、前記キャッシュメモリに保持されたデータまたは命令コードが、メインメモリの所定のアドレス範囲と対応するデータまたは命令コードである場合に、前記キャッシュメモリに保持されたデータまたは命令コードを無効化するように構成されていることを特徴とするキャッシュ回路。
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