JP2636107B2 - デバッグ支援装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、スヌープキャッシュを
持つ共有バス型並列処理システムにおけるデバッグ支援
装置に関する。 【０００２】 【従来の技術】プロセッサの実行するプロセスをデバッ
グする場合に、プログラムがアクセスするメモリアドレ
スをトレースする機構を持つものがある。これによれ
ば、命令やデータの処理をするためのプログラムの実行
軌跡をトレースすることができる（特開昭62-103779 号
公報）。高度かつ複雑なプロセスを実行するための並列
処理システムでは、ひとつのまとまった所定のプロセス
を複数のプロセッサに分担させて処理する。この場合
に、複数のプロセッサは必要に応じて互いに通信しなが
ら処理を実行する。 【０００３】図２にこのような処理を実行する共有バス
型並列処理システムブロック図を示す。図のシステム
は、例えば２台のプロセッサボード１Ａ，１Ｂが、バス
ライン２を介して共有メモリ３をアクセスする構成とな
っている。このバスライン２のアクセスを制御するため
にバス制御部４が設けられている。また、システム全体
の制御のために、バス制御部４にサービスプロセッサ５
が接続されている。このようなシステムにおいては、プ
ロセッサボード１Ａのプロセッサとプロセッサボード１
Ｂのプロセッサが共有メモリ３を介して通信を行う。ま
た、各プロセッサボード１Ａ，１Ｂには、キャッシュメ
モリ６Ａ，６Ｂがそれぞれ設けられており、各プロセッ
サボード１Ａ，１Ｂにおけるアクセス高速化のために共
有メモリ３上のデータの一部が転記される。このような
システムにおいてもプロセスデバッグのために上記のよ
うなメモリアドレスをトレースする機構が設けられる。 【０００４】 【発明が解決しようとする課題】ここで、上記のような
システムにおいて、従来の単一のプロセッサによるプロ
セスのメモリアドレストレースをそのまま実行した場
合、次のような問題が生じる。まず、あるプロセッサが
共有メモリ３に他のプロセッサに送信すべきデータを書
き込む場合、両プロセッサのアクセス競合による誤動作
を避けるため、受信側のプロセッサのアクセスを一時的
に禁止する同期命令が出される。例えば、このような同
期命令を実行する部分にプログラムバグが存在する場
合、受信側のプロセッサは正常に動作している場合にお
いても、共有メモリ３を誤ったタイミングでアクセス
し、プロセスに障害が生じる。従って、このような場
合、トレース結果を詳細に時間をかけて解析し、同期部
分に関するデバッグを行わなければならない。しかしな
がら、この作業は極めて複雑になり、作業効率が悪くな
るという難点がある。また、並列処理システムにおいて
は、プロセス実行時、そのプログラムを実行するプロセ
ッサが動的に決定されるため、デバッグ対象となるプロ
セッサが移り変わる。従って、デバッグが非常に難しく
なるという問題もある。 【０００５】また、ハードウエアの初期デバッグ及び故
障診断等においては、キャッシュ間の一貫性が正しく保
たれていなければならないが、これを確保するのが難し
い。即ち、各プロセッサボード１Ａ，１Ｂごとに、共有
メモリ３上のデータがキャッシュメモリ６Ａ，６Ｂに転
記されるため、キャッシュメモリ６Ａ，６Ｂがバッファ
となって、実際のメモリアクセスをプログラムの進行に
合わせて忠実にトレースすることが難しい。即ち、プロ
セッサボード１Ａ，１Ｂ中でのデータ読み書きのタイミ
ングと、実際に共有メモリ３にデータが読み書きされる
タイミングは、キャッシュメモリ６Ａ，６Ｂからのデー
タの追い出しタイミング等によって時間的なずれを生じ
るため、リアルタイムなトレースが困難になる。本発明
は以上の点に着目してなされたもので、上記のようなス
ヌープキャッシュを持つ共有バス型並列処理システムに
おいて、各プロセッサのメモリ領域に対するプログラム
のアクセスを効率的に観察することのできるデバッグ支
援装置を提供することを目的とするものである。 【０００６】 【課題を解決するための手段】本発明の第１発明は、複
数のプロセッサが共同して所定のプロセスを実行するた
めに、バスラインを介して共有メモリをアクセスし、前
記各プロセッサがそれぞれ前記共有メモリ上のデータの
一部を転記するキャッシュメモリを有するものにおい
て、プロセスデバックの対象となるプロセッサのキャッ
シュメモリの使用を禁止するキャッシュ制限手段と、前
記バスラインを介して、プロセスデバックのためのトレ
ース情報を、アクセス主体となるプロセッサ名と共に取
り込むトレース情報収集手段とを備えたことを特徴とす
るデバッグ処理装置に関する。 【０００７】本発明の第２発明は、複数のプロセッサが
共同して所定のプロセスを実行するために、バスライン
を介して共有メモリをアクセスし、前記各プロセッサが
それぞれ前記共有メモリ上のデータの一部を転記するキ
ャッシュメモリを有するものにおいて、前記共有メモリ
上のトレース領域をセグメント単位で指定するトレース
領域指定手段と、このトレース領域指定手段によりセグ
メント単位で指定されたトレース領域について、プロセ
スデバックの対象となるプロセッサのキャッシュメモリ
の使用を禁止するキャッシュ制限手段と、前記バスライ
ンを介して、プロセスデバックのためのトレース情報
を、アクセス主体となるプロセッサ名と共に取り込むト
レース情報収集手段とを備えたことを特徴とするデバッ
グ処理装置に関する。 【０００８】 【作用】この装置は、プロセスデバッグの対象となるプ
ロセッサのキャッシュメモリの使用を、全体にあるいは
一定の範囲で禁止する。これにより、その範囲で、共有
メモリをアクセスするアドレスがバスラインを介してト
レースできる。また、そのアクセス主体となるプロセッ
サ名を同時に取り込む。これにより、プロセスを実行す
るプロセッサの動的な変化もとらえられる。こうして得
たトレース情報は、スヌープキャッシュを持つ共有バス
型並列処理システムのプログラムデバッグを効率化す
る。 【０００９】 【実施例】以下本発明を図の実施例を用いて詳細に説明
する。図１は、本発明の装置におけるプロセッサボード
の具体的な実施例を示すブロック図である。図のプロセ
ッサボードは、図２において既に説明した共有バス型並
列処理システムのバスライン２に接続されるもので、各
プロセッサ毎にこの図と同様の構成の回路が設けられて
いるものとする。図において、このプロセッサボードに
は、プロセッサ１１の他に、トレースフラグレジスタ１
２、アドレスレジスタ１３、データレジスタ１４及びキ
ャッシュ制御部１５が設けられている。また、このキャ
ッシュ制御部１５によって制御される、キャッシュメモ
リ１６、ステータスメモリ１７及びヒット判定部１８が
設けられる。 【００１０】また、バスライン２は、共有データ線２
Ａ、共有アドレス線２Ｂ、プロセッサアドレス線２Ｃ及
び制御データ線２Ｄから構成される。共有データ線２Ａ
は、共有アドレス線２Ｂで指定された共有メモリ３上の
所定のアドレスのデータをアクセスするための線であ
る。従って、共有データ線２Ａ及び共有アドレス線２Ｂ
は、所定のビット数の信号線から構成される。プロセッ
サアドレス線２Ｃは、アクセス主体となるプロセッサが
そのアクセス動作と同時に自己のプロセッサアドレスを
送出するための線である。これはバスライン２に接続さ
れたプロセッサボードの数に応じたビット数の信号線に
より構成される。制御データ線２Ｄは、バスライン２を
使用して各プロセッサが共有メモリ３をアクセスする場
合の制御に使用される。従って、これは、例えば後で説
明するバス要求信号やバス権許可信号、ビジー信号、ト
レース要求信号等を伝送するための信号線から構成され
る。プロセッサボードには上記の回路の他、アドレスレ
ジスタ１３と共有アドレス線２Ｂの間に挿入されたバッ
ファメモリ１９と、キャッシュアドレス制御のための共
有アドレスレジスタ２０と、データレジスタ１４と共有
データ線２Ａとの間に挿入されたバッファメモリ２１が
設けられている。また、本発明に係るプロセスデバッグ
を実行するために、セグメント無効レジスタ２２及び比
較器２３が設けられている。 【００１１】上記トレースフラグレジスタ１２は、トレ
ースを行いたい場合、その内容を“１”に、トレースを
行わない場合、その内容を“０”にするためのレジスタ
から構成される。また、アドレスレジスタ１３は、プロ
セッサ１１が共有メモリ３等をアクセスする場合に出力
するアドレスを、一時格納するためのレジスタである。
また、データレジスタ１４は、プロセッサ１１がアクセ
スしたデータを一時格納するためのレジスタである。キ
ャッシュメモリ１６は、共有メモリ３中の所定のデータ
を転記し、高速アクセスを実現するためのメモリであ
る。ステータスメモリ１７は、キャッシュメモリ１６中
の各記憶領域が有効か無効かを識別するためのデータを
格納するメモリである。ヒット判定部１８は、プロセッ
サ１１がアクセスするアドレスがキャッシュメモリ１６
に転記されたデータのアドレスと一致するか否かを判断
するための、いわゆるキャッシュヒットの有無を判定す
るための回路である。キャッシュ制御部１５は、キャッ
シュメモリ１６、ステータスメモリ１７、ヒット判定部
１８の動作を制御するための回路である。共有アドレス
レジスタ２０には、キャッシュメモリ１６をアクセスす
る場合のアドレス信号が格納される。これらのキャッシ
ュ制御機構は、従来のものとかわるところはない。一
方、セグメント無効レジスタ２２には、共有メモリ３上
のセグメント単位で指定した所定の範囲のトレース領域
を指定するセグメントアドレスがセットされる。 【００１２】図３にセグメントアドレス説明のためのア
ドレス信号構成説明図を示す。図３のように、各プロセ
ッサの出力するアドレスは、上位側から下位側に向かっ
て、セグメントアドレス２５、ブロックアドレス２６及
びブロック内アドレス２７により構成される。キャッシ
ュメモリ１６には、ブロック単位でデータの転送が行わ
れる。ここで、トレースに当たっては、プロセスデバッ
グの対象となるプロセッサが使用する共有メモリ３上の
領域を予め認識しておく。そして、その範囲を含む十分
広い範囲をトレース領域に指定する。これをセグメント
アドレスを用いてセグメント無効レジスタ２２に格納す
る。比較器２３は、セグメント無効レジスタ２２の出力
とプロセッサ１１の出力するアクセスアドレスとを比較
し、その結果をキャッシュ制御部１５に向け出力する回
路である。即ち、キャッシュ制御部１５は、トレースフ
ラグレジスタ１２がトレース中であることを示し、か
つ、比較器２３の出力がトレース領域であることを示し
ていれば、キャッシュメモリ１６の使用を停止する。従
って、プロセッサ１１がアクセスしようとするアドレス
を直接共有アドレス線２Ｂに出力させ、共有データ線２
Ａから該当するデータを取り込むように制御する。な
お、この場合にキャッシュ制御部１５は、プロセッサア
ドレス線２Ｃに対し、このプロセッサ１１のプロセッサ
アドレスを出力する。また、制御データ線２Ｄに対し、
トレース要求を出力する。バスライン２には、このよう
なトレース情報を受け入れるトレース情報収集手段４０
が接続されている。なお、本発明において、上記セグメ
ント無効レジスタ２２をトレース領域指定手段と呼び比
較器２３をキャッシュ制御手段と呼んでいる。 【００１３】図４に上記バスライン２に接続されたバス
制御部の具体的なブロック図を示す。図のバス制御部
は、バッファＲを介して制御データ線２Ｄ、プロセッサ
アドレス線２Ｃ、共有アドレス線２Ｂ及び共有データ線
２Ａに接続されている。また、このバス制御部とサービ
スプロセッサ３０とは、データレジスタ３１、アドレス
レジスタ３２、プロセッサアドレスレジスタ３３及び制
御データレジスタ３４を介して接続されている。さらに
本発明のバス制御部には、トレースメモリ３５、アドレ
スカウンタ３６及びトレースアドレスレジスタ３７から
成るトレース情報収集手段が設けられている。 【００１４】トレースメモリ３５は、共有アドレス線２
Ｂ及びプロセッサアドレス線２Ｃに接続され、トレース
対象となるプロセッサ名及びアクセスアドレスを取り込
むスタック式のメモリから構成される。アドレスカウン
タ３６は、トレースメモリ３５がプロセッサ名及びアク
セスアドレスを取り込む度に、“１”ずつインクリメン
トするよう動作し、トレースメモリ３５から格納された
データが読み出される場合には、“１”ずつデクリメン
トする動作を行うカウンタである。サービスプロセッサ
３０は、このトレースメモリ３５から共有アドレス線２
Ｂ及びプロセッサアドレス線２Ｃを介して、先に格納さ
れたトレース情報を読み出す。トレースアドレスレジス
タ３７はその際のバッファに使用される。 【００１５】図５に本発明の装置によるトレース動作タ
イムチャートを示す。このタイムチャートを用いて本発
明の装置の具体的な動作を説明する。まず、予めサービ
スプロセッサ３０が図１に示すバスライン２を介して、
プロセスデバッグの対象となるプロセッサのセグメント
無効レジスタ２２に対し、トレース領域指定のためのセ
グメントアドレスを格納する。また、トレース開始に当
たっては、所定のタイミングでトレースフラグレジスタ
１２の内容を“１”にするようプロセッサ１１に要求す
る。ここで、プロセスデバッグが開始されると、プロセ
ッサ１１がトレース領域以外のアドレスをアクセスした
場合、通常通りキャッシュメモリ１６が使用され、共有
メモリ３上のデータの高速アクセスが実行される。一
方、トレース領域をアクセスした場合、比較器２３はセ
グメント無効レジスタ２２に格納されたセグメントアド
レスとプロセッサ１１がアクセスするセグメントアドレ
スの一致を検出し、キャッシュ制御部１５に対しその旨
を通知する。キャッシュ制御部１５は、この通知を受
け、かつ、トレースフラグレジスタ１２が“１”の場
合、プロセッサ１１の出力するバス要求信号をバスライ
ン２の制御データ線２Ｄに対して出力する。 【００１６】図５の時刻ｔ１にこのようなバス要求信号
が有効となる。これに対して、バスライン２に接続され
た図２に示すバス制御部４は、制御データ線２Ｄを通じ
てバス権許可信号を出力する。即ち、図５（ｂ）に示す
ように時刻ｔ２において、バス権許可信号が有効とな
る。その後、バス使用中を知らせるためのビジー信号
が、図５（ｃ）に示す時刻ｔ３に有効になる。一方、キ
ャッシュ制御部１５は、図５（ｄ）に示すようにトレー
ス要求信号を時刻ｔ２に立ち上げて有効にする。この信
号は制御データ線２Ｄに向けて出力され、時刻ｔ５まで
の間有効となる。ビジー信号は時刻ｔ３から時刻ｔ４の
間有効になっている。従って、この間に図４に示すバス
制御部のトレースメモリ３５は、プロセッサアドレス及
びアクセスアドレスの取り込みを実行する。 【００１７】このようにしてトレースメモリ３５にトレ
ース情報が格納されると、その後先に説明したように、
サービスプロセッサ３０がトレースメモリ３５中のトレ
ース情報を読み出し、デバッグ処理に使用する。本発明
は以上の実施例に限定されない。上記実施例において
は、トレース領域指定をセグメントアドレスによって行
ったが、トレース領域は必要に応じてブロックアドレス
等を用いてもよい。また、トレース情報の取り込みは、
上記のようなトレースメモリを使用する他、所定のデバ
ッグ用のプロセッサを設け、磁気ディスク装置への転送
等によって必要なデータを取り込むようにしても差し支
えない。また、上記キャッシュメモリの使用禁止はプロ
セッサ単位で全面禁止としてもよいが、各プロセッサご
とに、トレース領域を指定することによって、トレース
を必要とする領域以外については、キャッシュメモリを
使用させ処理を高速に実行することができる。従って、
全体としてデバッグ処理を高速に行うことも可能にな
る。 【００１８】 【発明の効果】以上説明した本発明のデバッグ支援装置
は、プロセッサのキャッシュメモリの使用を一定範囲で
禁止し、バスラインを介してアクセスアドレスを取り込
むことにより、トレース範囲においてはキャッシュメモ
リの影響を受けずリアルタイムにトレース情報を得るこ
とができる。また、アクセス主体となるプロセッサ名を
トレース情報中に含めることによって、複数のプロセッ
サが動的にプロセスを実行する場合に、プロセス実行中
のプロセッサを明確に区別し認識することができる。以
上により、スヌープキャッシュを持つ共有バス型並列処
理システムにおけるプログラムの、メモリ領域に対する
アクセスを効率的に観察し、デバッグを能率よく行うこ
とが可能となる。

【図面の簡単な説明】 【図１】本発明の装置におけるプロセッサボードの具体
的な実施例を示すブロック図である。 【図２】共有バス型並列処理システムのブロック図であ
る。 【図３】アドレス信号構成説明図である。 【図４】本発明の装置におけるバス制御部の具体的なブ
ロック図である。 【図５】本発明の装置によるトレース動作タイムチャー
トである。 【符号の説明】 ２ バスライン ３ 共有メモリ １１ プロセッサ ２２ セグメント無効レジスタ（トレース領域指定手
段） ２３ 比較器（キャッシュ制限手段） ４０ トレース情報収集手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 修 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会 社内 (56)参考文献 特開 平３−137736（ＪＰ，Ａ) 特開 平２−82344（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 複数のプロセッサが共同して所定のプロセスを実行する
   ために、バスラインを介して共有メモリをアクセスし、
   前記各プロセッサがそれぞれ前記共有メモリ上のデータ
   の一部を転記するキャッシュメモリを有するものにおい
   て、 プロセスデバックの対象となるプロセッサのキャッシュ
   メモリの使用を禁止するキャッシュ制限手段と、 前記共有メモリ上のセグメント単位のトレース領域を指
   定するトレース領域指定手段と、 このトレース領域指定手段によりセグメント単位で指定
   されたトレース領域について、プロセスデバックの対象
   となるプロセッサのキャッシュメモリの使用を禁止する
   キャッシュ制限手段と、 前記バスラインを介して、プロセスデバックのためのト
   レース情報を、アクセス主体となるプロセッサ名と共に
   取り込むトレース情報収集手段とを備えたことを特徴と
   するデバック支援装置。