JP2507544B2 - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JP2507544B2 JP2507544B2 JP63162310A JP16231088A JP2507544B2 JP 2507544 B2 JP2507544 B2 JP 2507544B2 JP 63162310 A JP63162310 A JP 63162310A JP 16231088 A JP16231088 A JP 16231088A JP 2507544 B2 JP2507544 B2 JP 2507544B2
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- Japan
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- msu
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Description
【発明の詳細な説明】 〔概要〕 アクセス要求元と主記憶装置との間に中間バッファを
設け、ストアスルー方式によってデータのアクセス制御
を行う記憶制御装置に関し、 ストアスルー方式において、最初のMSUプライオリテ
ィを獲得後、直ちにGBSプライオリティを獲得して該当
ブロックを無効、および主記憶装置のストア中の同一ブ
ロックに対するフェッチアクセスのみを抑止し、ストア
アクセスによるフェッチアクセスの遅れを解消してスル
ープットを向上させることを目的とし、 アクセス要求元から主記憶装置に対するアクセス要求
に対応して、当該主記憶装置に対するアクセス権を付与
するMSUプライオリティ回路と、このMSUプライオリティ
回路からアクセス権を獲得して主記憶装置に対してデー
タを書き込むアドレスが、現在複数回に分けて書き込ん
でいる途中のブロックアドレスに一致するか否かを比較
する比較器とを備え、この比較器によって一致すると比
較されたブロックのみフェッチアクセスを抑止するよう
に構成する。また、アクセス要求元から主記憶装置に対
するアクセス要求に対応して、当該主記憶装置に対する
アクセス権を付与するMSUプライオリティ回路と、アク
セス要求元から中間バッファに対するアクセス要求に対
応して、当該中間バッファに対するアクセス権を付与す
るGBSプライオリティ回路と、上記MSUプライオリティ回
路からアクセス権を獲得して主記憶装置に対してブロッ
ク内の第２番目のデータを書き込む際に、上記GBSプラ
イオリティ回路から中間バッファに対するアクセス権を
獲得して当該ブロックを無効にしてフェッチアクセス抑
止時間を短縮するように構成する。
設け、ストアスルー方式によってデータのアクセス制御
を行う記憶制御装置に関し、 ストアスルー方式において、最初のMSUプライオリテ
ィを獲得後、直ちにGBSプライオリティを獲得して該当
ブロックを無効、および主記憶装置のストア中の同一ブ
ロックに対するフェッチアクセスのみを抑止し、ストア
アクセスによるフェッチアクセスの遅れを解消してスル
ープットを向上させることを目的とし、 アクセス要求元から主記憶装置に対するアクセス要求
に対応して、当該主記憶装置に対するアクセス権を付与
するMSUプライオリティ回路と、このMSUプライオリティ
回路からアクセス権を獲得して主記憶装置に対してデー
タを書き込むアドレスが、現在複数回に分けて書き込ん
でいる途中のブロックアドレスに一致するか否かを比較
する比較器とを備え、この比較器によって一致すると比
較されたブロックのみフェッチアクセスを抑止するよう
に構成する。また、アクセス要求元から主記憶装置に対
するアクセス要求に対応して、当該主記憶装置に対する
アクセス権を付与するMSUプライオリティ回路と、アク
セス要求元から中間バッファに対するアクセス要求に対
応して、当該中間バッファに対するアクセス権を付与す
るGBSプライオリティ回路と、上記MSUプライオリティ回
路からアクセス権を獲得して主記憶装置に対してブロッ
ク内の第２番目のデータを書き込む際に、上記GBSプラ
イオリティ回路から中間バッファに対するアクセス権を
獲得して当該ブロックを無効にしてフェッチアクセス抑
止時間を短縮するように構成する。
本発明は、アクセス要求元と主記憶装置との間に中間
バッファを設け、ストアスルー方式によってデータのア
クセス制御を行う記憶制御装置に関するものである。
バッファを設け、ストアスルー方式によってデータのア
クセス制御を行う記憶制御装置に関するものである。
近年のプロセッサの高速化に伴い、ストアスルー方式
の中間バッファの特徴であるストアクセスによるフェッ
チアクセスの抑止による遅れが問題となっている。
の中間バッファの特徴であるストアクセスによるフェッ
チアクセスの抑止による遅れが問題となっている。
従来のストアスルー方式において、プロセッサからの
ストアデータが主記憶装置（MSU）に読み書きするデー
タ幅よりも大きい時、例えばストアデータ幅が32バイト
で、読み書きするデータ幅が８バイトの時、MSUプライ
オリティを４回獲得した後、GBS（中間バッファ）プラ
イオリティを獲得し、データがGBSに格納されていた
（ヒットした）ならば、当該ブロックをインバリデート
（無効）にしていた。この際、GBSはストアスルーであ
るので、32バイトの全てのストアが終了しないうちに、
当該ストアアドレスを含むブロックを他のプロセッサが
フェッチした場合、新データと旧データとが混在し、デ
ータ化けとなるので、これを防止するために、第５図に
示すように、最初のMSUプライオリティ獲得から、最後
のGBSプライオリティ獲得するまでの間、全てのフェッ
チアクセスを抑止していた。このため、ストアアクセス
によるフェッチアクセスの遅れ生じてしまうという問題
があった。
ストアデータが主記憶装置（MSU）に読み書きするデー
タ幅よりも大きい時、例えばストアデータ幅が32バイト
で、読み書きするデータ幅が８バイトの時、MSUプライ
オリティを４回獲得した後、GBS（中間バッファ）プラ
イオリティを獲得し、データがGBSに格納されていた
（ヒットした）ならば、当該ブロックをインバリデート
（無効）にしていた。この際、GBSはストアスルーであ
るので、32バイトの全てのストアが終了しないうちに、
当該ストアアドレスを含むブロックを他のプロセッサが
フェッチした場合、新データと旧データとが混在し、デ
ータ化けとなるので、これを防止するために、第５図に
示すように、最初のMSUプライオリティ獲得から、最後
のGBSプライオリティ獲得するまでの間、全てのフェッ
チアクセスを抑止していた。このため、ストアアクセス
によるフェッチアクセスの遅れ生じてしまうという問題
があった。
本発明は、ストアスルー方式において、最初のMSUプ
ライオリティを獲得後、直ちにGBSプライオリティを獲
得して該当ブロックを無効、および主記憶装置のストア
中の同一ブロックに対するフェッチアクセスのみを抑止
し、ストアアクセスによるフェッチアクセスの遅れを解
消してスループットを向上させることを目的としてい
る。
ライオリティを獲得後、直ちにGBSプライオリティを獲
得して該当ブロックを無効、および主記憶装置のストア
中の同一ブロックに対するフェッチアクセスのみを抑止
し、ストアアクセスによるフェッチアクセスの遅れを解
消してスループットを向上させることを目的としてい
る。
第１図を参照して課題を解決する手段を説明する。
第１図において、GBSプライオリティ回路３は、中間
バッファ４に対するアクセス権の獲得順序を制御するも
のである。
バッファ４に対するアクセス権の獲得順序を制御するも
のである。
中間バッファ４は、アクセス要求元と主記憶装置との
中間にもうけた高速ランダムアクセス可能なメモリであ
る。
中間にもうけた高速ランダムアクセス可能なメモリであ
る。
MSUプライオリティ回路５は、主記憶装置（MSU）11に
対するアクセス権の獲得順序を制御するものである。
対するアクセス権の獲得順序を制御するものである。
比較的８は、フェッチアクセスが、主記憶装置11にデ
ータを書き込み中のブロックに対するものであるとアド
レス比較して検出した場合、このフェッチアクセスの抑
止指示を行うものである。
ータを書き込み中のブロックに対するものであるとアド
レス比較して検出した場合、このフェッチアクセスの抑
止指示を行うものである。
主記憶装置（MSU）11は、データの記憶するものであ
る。
る。
本発明は、第１図に示すように、プロセッサ（１）
（アクセス要求元）などからのストア要求に対応して、
MSUプライオリティ回路５から主記憶装置11に対するア
クセス権を獲得して第１回目のデータを当該主記憶装置
11に書き込み、第２回目のデータを当該主記憶装置11に
書き込む際に併せてGBSプライオリティ回路３から中間
バッファ４に対するアクセス権を獲得して該当ブロック
を無効（従って、これ以降はミスとなり、旧データを中
間バッファ４から直接にフェッチできない）にし、更に
第３回目などのデータを主記憶装置11に順次ストアする
ようにしている。また、比較器８が、第１回目のデータ
を主記憶装置11にストアしたブロックと同じブロックの
アドレスに対するフェッチアクセスを検出して抑止する
ようにMSUプライオリティ回路５に指示している。
（アクセス要求元）などからのストア要求に対応して、
MSUプライオリティ回路５から主記憶装置11に対するア
クセス権を獲得して第１回目のデータを当該主記憶装置
11に書き込み、第２回目のデータを当該主記憶装置11に
書き込む際に併せてGBSプライオリティ回路３から中間
バッファ４に対するアクセス権を獲得して該当ブロック
を無効（従って、これ以降はミスとなり、旧データを中
間バッファ４から直接にフェッチできない）にし、更に
第３回目などのデータを主記憶装置11に順次ストアする
ようにしている。また、比較器８が、第１回目のデータ
を主記憶装置11にストアしたブロックと同じブロックの
アドレスに対するフェッチアクセスを検出して抑止する
ようにMSUプライオリティ回路５に指示している。
従って、アクセス要求元が主記憶装置11にストアした
後、中間バッファ４の該当ブロックを無効にすることに
より、当該中間バッファ４に対するフェッチアクセスの
抑止時間を削減することが可能となる。また、複数回に
分けて主記憶装置11の同一ブロック内にデータをストア
している最中に、当該同一ブロックに対するフェッチア
クセスのみを抑止し、他のフェッチアクセスを許可する
ことにより、フェッチアクセスの速度向上を図ることが
可能となる。
後、中間バッファ４の該当ブロックを無効にすることに
より、当該中間バッファ４に対するフェッチアクセスの
抑止時間を削減することが可能となる。また、複数回に
分けて主記憶装置11の同一ブロック内にデータをストア
している最中に、当該同一ブロックに対するフェッチア
クセスのみを抑止し、他のフェッチアクセスを許可する
ことにより、フェッチアクセスの速度向上を図ることが
可能となる。
まず、第２図を用いて全体の構成を説明する。
第２図において、MSU（主記憶装置）11は、データを
記憶するものである。
記憶するものである。
MCU（記憶制御装置）12は、MSU（主記憶装置）11をア
クセス制御するものである。
クセス制御するものである。
CPU（０）13、CPU（１）14は、アクセス要求元であ
る。
る。
GBSプライオリティ回路３は、GBS（中間バッファ）４
に対するアクセス権の付与を排他制御するものである。
に対するアクセス権の付与を排他制御するものである。
GBS（中間バッファ）４は、高速ランダムアクセス可
能なメモリである。
能なメモリである。
MSUプライオリティ回路５は、MSU11に対するアクセス
権の付与を排他制御するものである。
権の付与を排他制御するものである。
次に、第２図を用いて本実施例に係わるストアスルー
方式によるストアアクセス／フェッチアクセス時の動作
を簡単に説明する。ストアアクセス時には、アクセス要
求元である例えばCPU（０）13がMSUプライオリティ回路
５からアクセス権を獲得してデータをMSU11に書き込む
と共に、第２回目の書き込みの際にGBS4の該当ブロック
を無効（以降ミスとなる）にする。そして、第３回目な
どの書き込みをMSU11に対して順次行う。一方、フェッ
チアクセス時には、ヒットした場合、GBS4から該当デー
タを取り出してアクセス要求元にデータ転送し、ミスし
た場合、MSU11からデータを取り出してGBS4に格納する
と共にアクセス要求元にデータ転送するようにしてい
る。
方式によるストアアクセス／フェッチアクセス時の動作
を簡単に説明する。ストアアクセス時には、アクセス要
求元である例えばCPU（０）13がMSUプライオリティ回路
５からアクセス権を獲得してデータをMSU11に書き込む
と共に、第２回目の書き込みの際にGBS4の該当ブロック
を無効（以降ミスとなる）にする。そして、第３回目な
どの書き込みをMSU11に対して順次行う。一方、フェッ
チアクセス時には、ヒットした場合、GBS4から該当デー
タを取り出してアクセス要求元にデータ転送し、ミスし
た場合、MSU11からデータを取り出してGBS4に格納する
と共にアクセス要求元にデータ転送するようにしてい
る。
第１図において、ポート１、２は、アクセス要求元で
あるプロセッサ（１）、（２）から入力されたデータ、
アドレスなどを保持するものである。
あるプロセッサ（１）、（２）から入力されたデータ、
アドレスなどを保持するものである。
中間バッファ（GBS）４は、アクセス要求元と、主記
憶装置11との間に配置した高速ランダムアクセス可能な
メモリである。本実施例は、ストアスルー方式を採用し
ているため、ストア時には、ストアデータを主記憶装置
11にストアする（書き込む）と共に中間バッファ４の該
当ブロックを無効にする。そして、次回のフェッチサイ
クルでミスとなるので、主記憶装置11から中間バッファ
４に取り込むと共にアクセス要求元にデータ転送する。
これ以降、ヒットした場合、主記憶装置11からフェッチ
することなく、この中間バッファ４からアクセス要求元
に高速にデータ転送することが可能となる。
憶装置11との間に配置した高速ランダムアクセス可能な
メモリである。本実施例は、ストアスルー方式を採用し
ているため、ストア時には、ストアデータを主記憶装置
11にストアする（書き込む）と共に中間バッファ４の該
当ブロックを無効にする。そして、次回のフェッチサイ
クルでミスとなるので、主記憶装置11から中間バッファ
４に取り込むと共にアクセス要求元にデータ転送する。
これ以降、ヒットした場合、主記憶装置11からフェッチ
することなく、この中間バッファ４からアクセス要求元
に高速にデータ転送することが可能となる。
MSADR（主記憶装置アドレスレジスタ）６は、主記憶
装置11をアクセスするアドレスを格納するレジスタであ
る。
装置11をアクセスするアドレスを格納するレジスタであ
る。
LKAR（ロックアドレスレジスタ）７は、主記憶装置11
に対するストア中のブロックアドレスを格納するレジス
タである。
に対するストア中のブロックアドレスを格納するレジス
タである。
比較器８は、MSADR6に格納されたブロックアドレス
と、LKAR7に格納されたブロックアドレスとが一致する
か否かを比較して検出するものである。
と、LKAR7に格納されたブロックアドレスとが一致する
か否かを比較して検出するものである。
ロックペンディングフラグ９は、比較器８によって一
致した場合にセットするフラグである。これをセットし
た場合、即ちMSADR6に格納されたフェッチアクセスのブ
ロックアドレスと、LKAR7に格納されたストア中のブロ
ックアドレスとが一致してロックペンディングフラグ９
をセットした場合、MSUプライオリティ回路５はこのフ
ェッチアクセスにアクセス権を与えることを抑止するよ
うにしている。
致した場合にセットするフラグである。これをセットし
た場合、即ちMSADR6に格納されたフェッチアクセスのブ
ロックアドレスと、LKAR7に格納されたストア中のブロ
ックアドレスとが一致してロックペンディングフラグ９
をセットした場合、MSUプライオリティ回路５はこのフ
ェッチアクセスにアクセス権を与えることを抑止するよ
うにしている。
フェッチ抑止フラグ10は、主記憶装置11に対してデー
タをストアした時にセットし、GBSプライオリティ回路
３に対して他のアクセス要求からのアクセス権の獲得を
抑止させるフラグである。
タをストアした時にセットし、GBSプライオリティ回路
３に対して他のアクセス要求からのアクセス権の獲得を
抑止させるフラグである。
次に、第３図および第４図を用いて、第１図構成の動
作を詳細に説明する。ここで、１ブロックが32バイトか
らなるデータを４回に分けてMSU11にライトする例につ
いて以下説明する。
作を詳細に説明する。ここで、１ブロックが32バイトか
らなるデータを４回に分けてMSU11にライトする例につ
いて以下説明する。
第３図において、は、１回目のMSUプライオリティ
を獲得し、MSADR6およびLKAR7にブロックアドレスを格
納してMSU11にデータをストアすると共にGBSプライオリ
ティの抑止を指示する。これは、アクセス要求元である
例えばCPU（０）が、第４図１回目に示すコマンド“MS
P"、アドレス“A1"、データをポート１に格納したこと
に対応して、MSUプライオリティ回路５からMSU11に対す
るアクセス権を獲得し、ライトしようとするブロックア
ドレス“A1"をMSADR6およびLKAR7に格納してデータをス
トアすると共に、フェッチ抑止フラグ10をセットしてGB
Sプライオリティ回路３に中間バッファ４に対するアク
セス権の抑止を指示することを意味している。
を獲得し、MSADR6およびLKAR7にブロックアドレスを格
納してMSU11にデータをストアすると共にGBSプライオリ
ティの抑止を指示する。これは、アクセス要求元である
例えばCPU（０）が、第４図１回目に示すコマンド“MS
P"、アドレス“A1"、データをポート１に格納したこと
に対応して、MSUプライオリティ回路５からMSU11に対す
るアクセス権を獲得し、ライトしようとするブロックア
ドレス“A1"をMSADR6およびLKAR7に格納してデータをス
トアすると共に、フェッチ抑止フラグ10をセットしてGB
Sプライオリティ回路３に中間バッファ４に対するアク
セス権の抑止を指示することを意味している。
は、２回目のMSUプライオリティを獲得し、MSADR6
にストアアドレスを格納してMSU11にデータをストアす
ると共に、GBSプライオリティを獲得して該当ブロック
の無効化を指示する。これは、アクセス要求元である例
えばCPU（０）が、第４図２回目に示すコマンド“MS
P"、アドレス“A2"、データ、およびコマンド“GBP"を
ポート１に格納したことに対応して、MSUプライオリテ
ィ回路５からMSU11に対するアクセス権を獲得し、スト
アしようとするブロックアドレス“A2"をMSADR6に格納
してデータをストアすると共に、で抑止しておいたGB
Sプライオリティ回路３に対して当該コマンド“GBP"に
よってMSU11にストアしたブロックデータが存在する場
合に無効化を指示すると共にフェッチ抑止フラグ10をリ
セットすることを意味している。
にストアアドレスを格納してMSU11にデータをストアす
ると共に、GBSプライオリティを獲得して該当ブロック
の無効化を指示する。これは、アクセス要求元である例
えばCPU（０）が、第４図２回目に示すコマンド“MS
P"、アドレス“A2"、データ、およびコマンド“GBP"を
ポート１に格納したことに対応して、MSUプライオリテ
ィ回路５からMSU11に対するアクセス権を獲得し、スト
アしようとするブロックアドレス“A2"をMSADR6に格納
してデータをストアすると共に、で抑止しておいたGB
Sプライオリティ回路３に対して当該コマンド“GBP"に
よってMSU11にストアしたブロックデータが存在する場
合に無効化を指示すると共にフェッチ抑止フラグ10をリ
セットすることを意味している。
は、３回目のMSUプライオリティを獲得し、MSADR6
にストアアドレスを格納してMSU11にデータをストアす
る。これは、アクセス要求元である例えばCPU（０）
が、第４図３回目に示すコマンド“MSP"、アドレス“A
3"、データをポート１に格納したことに対応して、MSU
プライオリティ回路５からMSU11に対するアクセス権を
獲得し、ライトしようとするブロックアドレス“A3"をM
SADR6に格納してデータをストアすることを意味してい
る。この際、併せての無効化指示に対応して、中間バ
ッファ４の該当ブロックを無効化する。これにより、現
在ストアしているブロックに対するフェッチ要求があっ
た場合、ミスとなり、MSU11からフェッチすることが可
能となる。従って、第３図に示すように、第２回目の
１サイクルのみGBSプライオリティ回路３に対して、フ
ェッチアクセスによるGBSプライオリティ獲得の抑止が
行われることとなり、抑止時間を削減することが可能と
なる。
にストアアドレスを格納してMSU11にデータをストアす
る。これは、アクセス要求元である例えばCPU（０）
が、第４図３回目に示すコマンド“MSP"、アドレス“A
3"、データをポート１に格納したことに対応して、MSU
プライオリティ回路５からMSU11に対するアクセス権を
獲得し、ライトしようとするブロックアドレス“A3"をM
SADR6に格納してデータをストアすることを意味してい
る。この際、併せての無効化指示に対応して、中間バ
ッファ４の該当ブロックを無効化する。これにより、現
在ストアしているブロックに対するフェッチ要求があっ
た場合、ミスとなり、MSU11からフェッチすることが可
能となる。従って、第３図に示すように、第２回目の
１サイクルのみGBSプライオリティ回路３に対して、フ
ェッチアクセスによるGBSプライオリティ獲得の抑止が
行われることとなり、抑止時間を削減することが可能と
なる。
は、と同様に第４回目のデータをMSU11にストア
する。
する。
また、第３図に示すように、でLKAR7に第１回目
のアドレス“A1"を格納したことに対応して、例えば
で他のアクセス要求元がMSUプライオリティ回路５のア
クセス権を獲得してMSU11からストアして書き換えた同
一ブロックアドレスからデータをフェッチしようとした
場合、比較器８が同一ブロックアドレスであると検出す
るとMSU11に通知してフェッチアクセスをキャンセルす
ると共に、ロックペンディングフラグ９をセットしてMS
Uプライオリティ回路５によるアクセス権の獲得を抑止
する。そして、当該ストアアクセスが完了し、ロックペ
ンディングフラグ９がリセットされるまで該当ポートに
保持させる。従って、ストア中のブロックと同一ブロッ
クに対するフェッチアクセスのみが抑止され、他のブロ
ックに対するフェッチアクセスは許可されるため、フェ
ッチアクセスの抑止を必要最小限に限定することが可能
となる。
のアドレス“A1"を格納したことに対応して、例えば
で他のアクセス要求元がMSUプライオリティ回路５のア
クセス権を獲得してMSU11からストアして書き換えた同
一ブロックアドレスからデータをフェッチしようとした
場合、比較器８が同一ブロックアドレスであると検出す
るとMSU11に通知してフェッチアクセスをキャンセルす
ると共に、ロックペンディングフラグ９をセットしてMS
Uプライオリティ回路５によるアクセス権の獲得を抑止
する。そして、当該ストアアクセスが完了し、ロックペ
ンディングフラグ９がリセットされるまで該当ポートに
保持させる。従って、ストア中のブロックと同一ブロッ
クに対するフェッチアクセスのみが抑止され、他のブロ
ックに対するフェッチアクセスは許可されるため、フェ
ッチアクセスの抑止を必要最小限に限定することが可能
となる。
第４図は、ストアコマンド例を示す。これは、既述し
たように、１ブロックが32バイトからなるデータを、４
回に分けてMSU11にストアする場合のコマンド例を示
す。ここで、第２回目のコマンド“GBP"によって、既述
したように、MSU11にストアして書き換えたブロックに
対する中間バッファ４のブロックが無効化され、フェッ
チアクセスによるGBSプライオリティ獲得の抑止サイク
ルが削減される。
たように、１ブロックが32バイトからなるデータを、４
回に分けてMSU11にストアする場合のコマンド例を示
す。ここで、第２回目のコマンド“GBP"によって、既述
したように、MSU11にストアして書き換えたブロックに
対する中間バッファ４のブロックが無効化され、フェッ
チアクセスによるGBSプライオリティ獲得の抑止サイク
ルが削減される。
以上説明したように、本発明によれば、アクセス要求
元が主記憶装置11にストアした後、中間バッファ４の該
当ブロックを無効にすると共に、複数回に分けて主記憶
装置の同一ブロック内にデータをストアしている最中の
同一ブロックに対するフェッチアクセスを抑止する構成
を採用しているため、GBSフェッチアクセスの抑止時間
を削減することができると共に、MSUフェッチアクセス
の抑止を回避してアクセス速度の向上を図ることができ
る。
元が主記憶装置11にストアした後、中間バッファ４の該
当ブロックを無効にすると共に、複数回に分けて主記憶
装置の同一ブロック内にデータをストアしている最中の
同一ブロックに対するフェッチアクセスを抑止する構成
を採用しているため、GBSフェッチアクセスの抑止時間
を削減することができると共に、MSUフェッチアクセス
の抑止を回避してアクセス速度の向上を図ることができ
る。
第１図は本発明の１実施例構成図、第２図は本発明の全
体構成説明図、第３図は本発明の動作説明図、第４図は
ストアコマンド例、第５図は従来技術の説明図を示す。 図中、３はGBSプライオリティ回路、４は中間バッファ
（GBS）、５はMSUプライオリティ回路、６はMSADR、７
はLKAR、８は比較器、９はロックペンディングフラグ、
10はフェッチ抑止フラグ、11は主記憶装置（MSU）、12
は記憶制御装置（MCU）を表す。
体構成説明図、第３図は本発明の動作説明図、第４図は
ストアコマンド例、第５図は従来技術の説明図を示す。 図中、３はGBSプライオリティ回路、４は中間バッファ
（GBS）、５はMSUプライオリティ回路、６はMSADR、７
はLKAR、８は比較器、９はロックペンディングフラグ、
10はフェッチ抑止フラグ、11は主記憶装置（MSU）、12
は記憶制御装置（MCU）を表す。
Claims (3)
- 【請求項１】アクセス要求元と主記憶装置との間に中間
バッファを設け、ストアスルー方式によってデータのア
クセス制御を行う記憶制御装置において、 アクセス要求元から主記憶装置（11）に対するアクセス
要求に対応して、当該主記憶装置（11）に対するアクセ
ス権を付与するMSUプライオリティ回路（５）と、 このMSUプライオリティ回路（５）からアクセス権を獲
得して主記憶装置（11）に対してデータを書き込むアド
レスが、現在複数回に分けて書き込んでいる途中のブロ
ックアドレスに一致するか否かを比較する比較器（８）
とを備え、 この比較器（８）によって一致すると比較されたブロッ
クのみフェッチアクセスを抑止するように構成したこと
を特徴とする記憶制御装置。 - 【請求項２】アクセス要求元と主記憶装置との間に中間
バッファを設け、ストアスルー方式によってデータのア
クセス制御を行う記憶制御装置において、 アクセス要求元から主記憶装置（11）に対するアクセス
要求に対応して、当該主記憶装置（11）に対するアクセ
ス権を付与するMSUプライオリティ回路（５）と、 アクセス要求元から中間バッファ（４）に対するアクセ
ス要求に対応して、当該中間バッファ（４）に対するア
クセス権を付与するGBSプライオリティ回路（３）と、 上記MSUプライオリティ回路（５）からアクセス権を獲
得して主記憶装置（11）に対してブロック内の第２番目
のデータを書き込む際に、上記GBSプライオリティ回路
（３）から中間バッファ（４）に対するアクセス権を獲
得して当該ブロックを無効にしてフェッチアクセス抑止
時間を短縮するように構成したことを特徴とする記憶制
御装置。 - 【請求項３】第（１）項および第（２）項の両者を備え
たことを特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162310A JP2507544B2 (ja) | 1988-06-29 | 1988-06-29 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162310A JP2507544B2 (ja) | 1988-06-29 | 1988-06-29 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212349A JPH0212349A (ja) | 1990-01-17 |
| JP2507544B2 true JP2507544B2 (ja) | 1996-06-12 |
Family
ID=15752085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162310A Expired - Lifetime JP2507544B2 (ja) | 1988-06-29 | 1988-06-29 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507544B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141150A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | メモリインタロツク制御方式 |
-
1988
- 1988-06-29 JP JP63162310A patent/JP2507544B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212349A (ja) | 1990-01-17 |
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