JPH0528043A - 命令キヤツシユメモリの無効化制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 命令キャッシュメモリの有効利用及びプロセ
ッサの処理効率の低下を回避することのできる命令キャ
ッシュメモリの無効化制御方法を提供する。 【構成】 命令キャッシュメモリ３５に第１バス３３の
アクセス状況及び命令キャッシュメモリ３５に記憶され
た命令コードの無効化を行なう第１バス監視回路３７を
設ける。第１バス監視回路３７は、第１バス３３のアク
セスが命令コードの書込みであった場合、独自にこの書
込みに関係する命令コードが命令キャッシュメモリ３５
に記憶されているかを認識し、記憶されていた場合には
無効化を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサに、第１バ
スを介して命令キャッシュメモリ及びデータキャッシュ
メモリが接続され、命令キャッシュメモリ及びデータキ
ャッシュメモリに、第２バスを介して主メモリが接続さ
れた計算機システムにおける命令キャッシュメモリの無
効化制御方法に関する。

【０００２】

【従来の技術】プロセッサが主メモリをアクセスする頻
度を減少させるため、キャッシュメモリが利用される。
キャッシュメモリとしては、プロセッサが参照して実行
するための命令コードのキャッシュを行なう命令キャッ
シュメモリと、プロセッサが主メモリへと書込むデータ
や主メモリから読み出したデータのキャッシュを行なう
データキャッシュメモリを挙げることができる。ここで
は、これら２つのキャッシュメモリを備えた計算機シス
テムについて話を進める。

【０００３】図２に、従来の計算機システムの概念図を
示す。図に示した計算機システム１には、プロセッサ１
１、主メモリ１２、第１バス１３、第２バス１４、命令
キャッシュメモリ１５、データキャッシュメモリ１６が
設けられている。プロセッサ１１は、主メモリ１２（命
令キャッシュメモリ１５）に記憶された命令コードを参
照して所定の演算処理を実行するものである。主メモリ
１２は、プロセッサ１１の参照する命令コードやプロセ
ッサ１１の演算結果等を記憶するＲＡＭ等から構成され
るものである。

【０００４】第１バス１３は、プロセッサ１１と、命令
キャッシュメモリ１５及びデータキャッシュメモリ１６
の間の命令コード及びデータの転送を行なうためのシス
テムバスである。第２バス１４は、主メモリ１２と命令
キャッシュメモリ１５及びデータキャッシュメモリ１６
の間の命令コード及びデータの転送を行なうためのシス
テムバスである。

【０００５】命令キャッシュメモリ１５は、プロセッサ
１１が参照する主メモリ１２上の命令コードの記憶（キ
ャッシュ）を行なうため、高速度のアクセスが可能な記
憶装置及びキャッシュの制御を行なう制御機構から構成
されるものである。データキャッシュメモリ１６は、プ
ロセッサ１１が主メモリ１２へと書込むデータの記憶
（キャッシュ）、及びプロセッサ１１が主メモリ１２か
ら読み出したデータのキャッシュを行なう命令キャッシ
ュメモリ１５同様の記憶装置及びキャッシュの制御を行
なう制御機構から構成されるものである。

【０００６】以上の構成の計算機システム１において、
プロセッサ１１は、命令コードをフェッチする場合に
は、命令キャッシュメモリ１５をアクセスする。命令キ
ャッシュメモリ１５において、キャッシュヒットする
と、第１バス１３を介して命令キャッシュメモリ１５に
記憶された所望の命令コードがプロセッサ１１に向けて
転送される。キャッシュミスヒットすると、命令キャッ
シュメモリ１５は、第２バス１４を介して主メモリ１２
をアクセスし、先にプロセッサ１１から要求された命令
コードを読み出す。そして、読み出した命令コードを第
１バス１３を介してプロセッサ１１に転送すると共に、
命令キャッシュメモリ１５へのキャッシュを行なう。

【０００７】さて、プロセッサ１１の制御により、主メ
モリ１２に記憶された命令コード（例えばパラメータ）
の書換えを行なう場合がある。例えば、命令キャッシュ
メモリ１５にアドレスＡ１の命令コードＢがキャッシュ
されているものとする。この命令コードＢは、主メモリ
１２上のアドレスＡ１にも記憶されていることになる。
その後、プロセッサ１１が主メモリ１２に記憶された命
令コードＢを、命令コードｂに書換えると、命令キャッ
シュメモリ１５にキャッシュされた命令コードの内容
と、主メモリ１２に記憶された命令コードの内容が不一
致になる。この不一致の状態を放置すると、プロセッサ
１１は、書換え前の古い命令コード、即ち命令コードＢ
を参照することになる。このように命令コードの内容が
不一致のまま放置される事態を回避するため、従来は次
に説明するような方法により対策が取られていた。

【０００８】まず第１に、プロセッサ１１が命令コード
Ｂの書換え（主メモリ１２への命令コードの書込み）を
実施した場合、同時に命令キャッシュメモリ１５に対し
てパージ命令を実行する。このパージ命令を実行するこ
とにより、命令キャッシュメモリ１５は、キャッシュし
た全ての命令コードを廃棄する。これにより、プロセッ
サ１１が命令キャッシュメモリ１５に対して命令コード
のフェッチを行なおうとしても、キャッシュミスヒット
となり、主メモリ１２からの読み出しが実施される。

【０００９】第２に、命令キャッシュメモリ１５に第２
バス１４のアクセスを監視する第２バス監視回路１７を
用意する。この第２バス監視回路１７は、第２バス１４
のアクセスを監視し、命令キャッシュメモリ１５にキャ
ッシュされた命令コードに係る主メモリ１２の領域に新
たな命令コードの書込み（書換え）が実施された場合
に、命令キャッシュメモリ１５にキャッシュされた書換
え前の命令コードの無効化をプロセッサ１１に依頼する
ものである。

【００１０】ここで、図３を参照しながら第２バス監視
回路１７に係る動作説明を行なう。図３は、従来の方法
に係るフローチャートである。プロセッサ１１は、主メ
モリ１２の命令コードＢを命令コードｂに書換える場
合、第１バス１３をアクセスし（ステップＳ１）、第１
バス１３を介してデータキャッシュメモリ１６に命令コ
ードｂを書込む（ステップＳ２）。その後、データキャ
ッシュメモリ１６は、命令コードｂを第２バス１４を介
し主メモリ１２のアドレスＡ１に書込む（ステップＳ
３）。

【００１１】第２バス監視回路１７は、第２バス１４に
命令コードｂを書込むアクセス（命令コードＢから命令
コードｂへの書換え）が発生したことを認識すると、命
令キャッシュメモリ１５にキャッシュされた命令コード
のアドレスを検索し、第２バス１４のアクセスと一致す
るアドレスの命令コードの存在（無効化対象のアクセス
であること）を認識する（ステップＳ４）。

【００１２】無効化対象のアクセスの場合、第２バス監
視回路１７は、プロセッサ１１に対して認識した命令キ
ャッシュメモリ１５上の命令コードの無効化を依頼する
（ステップＳ５）。依頼を受けたプロセッサ１１は、命
令キャッシュメモリ１５に対して特定の命令コード（命
令コードＢ）の無効化を指示することにより、命令キャ
ッシュメモリ１５において命令コードＢの無効化が実施
される（ステップＳ６）。

【００１３】その後、プロセッサ１１は、主メモリ１２
のアドレスＡ１に係る命令コードのフェッチを命令キャ
ッシュメモリ１５に対して実施すると（ステップＳ
７）、命令キャッシュメモリ１５においてキャッシュミ
スヒットとなり（ステップＳ８）、主メモリ１２から命
令コードｂの読み出しが実施される（ステップＳ９）。

【００１４】

【発明が解決しようとする課題】さて、従来の第１の方
法の場合、命令コードの書換えが発生する度に、命令キ
ャッシュメモリ１５のパージを実施するために、命令キ
ャッシュメモリ１５の効果が著しく損なわれてしまい、
計算機システム１の性能を低下させてしまうといった問
題が生じていた。これは、プロセッサ１１による書換え
に関係の無い命令コードについても、主メモリ１２から
の読み出しを実施する必要が生じ、命令キャッシュメモ
リ１５のキャッシュヒット率が落ちてしまうからであ
る。

【００１５】また、従来の第２の方法の場合、データキ
ャッシュメモリ１６が主メモリ１２への命令コードの書
込みを実施する迄、命令キャッシュメモリ１５が命令コ
ードの書換えを認識することができない。このため、デ
ータキャッシュメモリ１６が主メモリ１２へ命令コード
ｂを書込む前に、プロセッサ１１が命令キャッシュメモ
リ１５に対して命令コードＢをフェッチしてしまう恐れ
がある。このような事態を回避するため、プロセッサ１
１は、命令コードｂをデータキャッシュメモリ１６に書
込んだ後、一定の時間、この場合、図３のステップＳ１
〜Ｓ６の実施が完了する６ステップに要する時間、命令
キャッシュメモリ１５に対して命令のフェッチを実施し
ないといった待ち合わせ時間を設定する必要がある。こ
の待ち合わせ時間のために、プロセッサ１１による処理
効率が落ちてしまうといった問題が生じていた。

【００１６】本発明は以上の点に着目してなされたもの
で、命令キャッシュメモリの有効利用及びプロセッサの
処理効率の低下を回避することのできる命令キャッシュ
メモリの無効化制御方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明の命令キャッシュ
メモリの無効化制御方法は、プロセッサに第１バスを介
して命令キャッシュメモリ及びデータキャッシュメモリ
が接続され、前記命令キャッシュメモリ及び前記データ
キャッシュメモリに第２バスを介して主メモリが接続さ
れ、前記主メモリに記憶された命令コードの変更に伴
い、前記命令キャッシュメモリに記憶された命令コード
を無効化する場合において、前記第１バス上の前記デー
タキャッシュメモリへの前記命令コードの書込みを監視
し、当該監視結果が前記命令キャッシュメモリに記憶さ
れた前記命令コードが格納されていた前記主メモリ上へ
の書込みの場合、前記データキャッシュメモリと前記主
メモリへの前記命令コードの書込みの実行と並行して、
前記命令キャッシュメモリに記憶された命令コードの無
効化を実行するものである。

【００１８】

【作用】この方法は、命令キャッシュメモリに第１バス
のアクセス状況及び命令キャッシュメモリに記憶された
命令コードの無効化を行なう第１バス監視回路を設け
る。第１バス監視回路は、第１バスのアクセスが命令コ
ードの書込みであった場合、独自にこの書込みに関係す
る命令コードが命令キャッシュメモリに記憶されている
かを認識し、記憶されていた場合には無効化を行なう。

【００１９】

【実施例】図１に、本発明に係る計算機システムの概念
図を示す。図に示した計算機システム２には、プロセッ
サ３１、主メモリ３２、第１バス３３、第２バス３４、
命令キャッシュメモリ３５、データキャッシュメモリ３
６が設けられている。プロセッサ３１は、主メモリ３２
（命令キャッシュメモリ３５）に記憶された命令コード
を参照して所定の演算処理を実行するものである。主メ
モリ３２は、プロセッサ３１の参照する命令コードやプ
ロセッサ３１の演算結果等を記憶するＲＡＭ等から構成
されるものである。

【００２０】第１バス３３は、プロセッサ３１と、命令
キャッシュメモリ３５及びデータキャッシュメモリ３６
の間の命令コード及びデータの転送を行なうためのシス
テムバスであり、アドレス信号線３３ａ、書込み信号線
３３ｂ、そしてアクセス識別信号線３３ｃから構成され
ている。

【００２１】アドレス信号線３３ａは、主メモリ３２に
対する書込みアドレスもしくは読み出しアドレス（Ａ）
を出力する信号線である。書込み信号線３３ｂは、主メ
モリ３２（データキャッシュメモリ３６）の読み出し
（内容０）と、書込み（内容１）を識別する書込み信号
（Ｗ）を出力する信号線である。アクセス識別信号線３
３ｃは、第１バス３３を介してアクセスされる内容が命
令コード（内容１）なのかデータ（内容０）なのかを識
別するアクセス識別信号（Ｉ／Ｄ）を出力する信号線で
ある。

【００２２】第２バス３４は、主メモリ３２と命令キャ
ッシュメモリ３５、及びデータキャッシュメモリ３６の
間の命令コード及びデータの転送を行なうためのシステ
ムバスである。

【００２３】命令キャッシュメモリ３５は、プロセッサ
３１が参照する主メモリ３２上の命令コードのキャッシ
ュを行なうため、高速度のアクセスが可能な記憶装置及
びキャッシュの制御を行なう制御機構から構成されるも
のである。この命令キャッシュメモリ３５には、第１バ
ス監視回路３７が設けられている。

【００２４】この第１バス監視回路３７は、第１バス３
３のアクセスを監視し、命令キャッシュメモリ３５にキ
ャッシュされた命令コードを新たに書換えた場合に、命
令キャッシュメモリ３５にキャッシュされた書換える前
の命令コードの無効化を行なうものである。

【００２５】データキャッシュメモリ３６は、プロセッ
サ３１が主メモリ３２へと書込むデータのキャッシュ、
及びプロセッサ３１が主メモリ３２から読み出したデー
タのキャッシュを行なう命令キャッシュメモリ３５同様
の記憶装置及びキャッシュの制御を行なう制御機構から
構成されるものである。

【００２６】以上の構成の計算機システム２において、
プロセッサ３１は、命令コードをフェッチする場合に
は、命令キャッシュメモリ３５をアクセスする。命令キ
ャッシュメモリ３５において、キャッシュヒットする
と、第１バス３３を介して命令キャッシュメモリ３５に
記憶された所望の命令コードがプロセッサ３１に向けて
転送される。キャッシュミスヒットすると、命令キャッ
シュメモリ３５は、第２バス３４を介して主メモリ３２
をアクセスし、先にプロセッサ３１から要求された命令
コードを読み出す。そして、読み出した命令コードを第
１バス３３を介してプロセッサ３１に転送すると共に、
命令キャッシュメモリ３５へのキャッシュを行なう。

【００２７】さて、先に図２において説明したように、
命令キャッシュメモリ３５に命令コードＢがキャッシュ
された状態で、プロセッサ３１の制御により、主メモリ
３２に記憶された命令コード（例えばパラメータ）Ｂを
命令コードｂに書換えた場合の動作、即ち本発明の命令
キャッシュメモリの無効化制御方法の説明を図４を参照
しながら説明する。

【００２８】図４は、本発明に係るフローチャートであ
る。プロセッサ３１が主メモリ３２の命令コードＢを命
令コードｂに書換える場合、即ち命令コードｂを主メモ
リ３２のアドレスＡ１に書込む場合、まず初めにプロセ
ッサ３１が第１バス３３を介してデータキャッシュメモ
リ３６に命令コードｂを書込む（ステップＳ１１）。そ
の後、データキャッシュメモリ３６は、命令コードｂを
第２バス３４を介し主メモリ３２のアドレスＡ１に書込
み（ステップＳ１２（Ｓ１２ａ））、更に主メモリへの
書込みを行なう（ステップＳ１３（Ｓ１３ａ））。

【００２９】一方、ステップＳ１２，Ｓ１３では、第１
バス監視回路３７における処理が並行して実施される。
即ち、第１バス監視回路３７は、書込み信号線３３ｂ及
びアクセス識別信号線３３ｃが共に有効（内容１）に設
定されたのを認識し、アドレス信号線３３ａの内容と命
令キャッシュメモリ３５にキャッシュされた命令コード
のアドレスとを照合し、無効化対象であるアクセスの認
識を行なう（ステップＳ１２ｂ）。更に第１バス監視回
路３７は、ステップＳ１２ｂにおいて認識された命令コ
ードの無効化を実施する（ステップＳ１３ｂ）。

【００３０】その後、プロセッサ３１は、主メモリ３２
のアドレスＡ１に係る命令コードのフェッチを命令キャ
ッシュメモリ３５に対して実施すると（ステップＳ１
４）、命令キャッシュメモリ３５においてキャッシュミ
スヒットとなり（ステップＳ１５）、主メモリ３２から
命令コードｂの読み出しが実施される（ステップＳ１
６）。この場合、プロセッサ３１に設定する待ち合わせ
時間は、ステップＳ１１〜Ｓ１３の実行に必要な３ステ
ップ分の時間となる。

【００３１】

【発明の効果】以上説明したように、第１バス監視回路
において、第１バスの監視及び監視結果に基づいて、デ
ータキャッシュメモリ及び主メモリへの命令コードの書
込みと並行して命令キャッシュメモリ上の無効化すべき
命令データの認識及び無効化を実行するため、命令キャ
ッシュメモリに対する命令のフェッチを見合わせる待ち
合わせ時間を必要最小限に留めることができる。また、
命令キャッシュメモリのパージを実施する必要がないた
め、命令キャッシュメモリの効果を損なうことが無くな
る。

【図面の簡単な説明】

【図１】本発明に係る計算機システムの概念図である。

【図２】従来の計算機システムの概念図である。

【図３】従来の方法に係るフローチャートである。

【図４】本発明に係るフローチャートである。

【符号の説明】

３１ プロセッサ ３２ 主メモリ ３３ 第１バス ３４ 第２バス ３５ 命令キャッシュメモリ ３６ データキャッシュメモリ ３７ 第１バス監視回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 プロセッサに第１バスを介して命令キャ
   ッシュメモリ及びデータキャッシュメモリが接続され、 前記命令キャッシュメモリ及び前記データキャッシュメ
   モリに第２バスを介して主メモリが接続され、 前記主メモリに記憶された命令コードの変更に伴い、前
   記命令キャッシュメモリに記憶された命令コードを無効
   化する場合において、 前記第１バス上の前記データキャッシュメモリへの前記
   命令コードの書込みを監視し、 当該監視結果が前記命令キャッシュメモリに記憶された
   前記命令コードが格納されていた前記主メモリ上への書
   込みの場合、 前記データキャッシュメモリと前記主メモリへの前記命
   令コードの書込みの実行と並行して、前記命令キャッシ
   ュメモリに記憶された命令コードの無効化を実行するこ
   とを特徴とする命令キャッシュメモリの無効化制御方
   法。