JPH04264641A - キャッシュメモリ方式 - Google Patents
キャッシュメモリ方式Info
- Publication number
- JPH04264641A JPH04264641A JP3024281A JP2428191A JPH04264641A JP H04264641 A JPH04264641 A JP H04264641A JP 3024281 A JP3024281 A JP 3024281A JP 2428191 A JP2428191 A JP 2428191A JP H04264641 A JPH04264641 A JP H04264641A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- cpu
- cache memory
- way
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims description 6
- OAALYYGBRQNLKA-UHFFFAOYSA-N (1,1-dioxo-2,3-dihydrothiophen-3-yl) hydrogen sulfate Chemical compound OS(=O)(=O)OC1CS(=O)(=O)C=C1 OAALYYGBRQNLKA-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 101000588012 Homo sapiens SREBP regulating gene protein Proteins 0.000 description 2
- 102100031580 SREBP regulating gene protein Human genes 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 235000011835 quiches Nutrition 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
において、メモリに対するアクセスを高速に行うための
キャッシュメモリ方式に関する。
において、メモリに対するアクセスを高速に行うための
キャッシュメモリ方式に関する。
【０００２】
【従来の技術】コンピュータシステムにおいて、メモリ
に対するアクセスを高速に行うための従来のキャッシュ
メモリ方式は、ライトしたデータを直ちに主記憶部にラ
イト（ライトスルー）するか、または、ライト・ミス時
に入れ替えるために、最終的に主記憶部にライトすると
いう手段が採用されている。
に対するアクセスを高速に行うための従来のキャッシュ
メモリ方式は、ライトしたデータを直ちに主記憶部にラ
イト（ライトスルー）するか、または、ライト・ミス時
に入れ替えるために、最終的に主記憶部にライトすると
いう手段が採用されている。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のキャッシュメモリ方式は、メモリが一時的なレジスタ
用として使用される場合、すなわち、スタック用として
使用される場合やローカル変数用として使用される場合
は、キャッシュメモリと主記憶部とに半永久的に存在す
る必要がないにもかかわらず、主記憶部にライトしてい
る。
のキャッシュメモリ方式は、メモリが一時的なレジスタ
用として使用される場合、すなわち、スタック用として
使用される場合やローカル変数用として使用される場合
は、キャッシュメモリと主記憶部とに半永久的に存在す
る必要がないにもかかわらず、主記憶部にライトしてい
る。
【０００４】すなわち、従来のキャッシュメモリ方式は
、ライトされたデータがキャッシュメモリ内でミスヒッ
トが続いたとき、それを主記憶部内に退避するが、この
ようにして退避したデータの中には、２度と使用しない
データがある。スタック用として使用されるデータやロ
ーカル変数用として一時的に使用されるデータは、これ
に該当する。
、ライトされたデータがキャッシュメモリ内でミスヒッ
トが続いたとき、それを主記憶部内に退避するが、この
ようにして退避したデータの中には、２度と使用しない
データがある。スタック用として使用されるデータやロ
ーカル変数用として一時的に使用されるデータは、これ
に該当する。
【０００５】これらのデータは、１度プッシュ（ＰＵＳ
Ｈ）してメモリに書込んでから次にポップ（ＰＯＰ）し
てメモリから読出す迄の時間が、一般的に使用されてい
るメモリのライト／リード間隔よりもはるかに小さく、
しかも２度とリードを行わない場合が多いにも拘わらず
、そのデータを主記憶部にデータを書込んでいる。
Ｈ）してメモリに書込んでから次にポップ（ＰＯＰ）し
てメモリから読出す迄の時間が、一般的に使用されてい
るメモリのライト／リード間隔よりもはるかに小さく、
しかも２度とリードを行わない場合が多いにも拘わらず
、そのデータを主記憶部にデータを書込んでいる。
【０００６】主記憶部のアクセス時間はキャッシュメモ
リのアクセス時間よりも遅いため、従って上述のような
従来のキャッシュメモリ方式は、主記憶部に対するアク
セス回数が増え、システム全体の処理速度が低下すると
いう欠点を有している。
リのアクセス時間よりも遅いため、従って上述のような
従来のキャッシュメモリ方式は、主記憶部に対するアク
セス回数が増え、システム全体の処理速度が低下すると
いう欠点を有している。
【０００７】
【課題を解決するための手段】本発明のキャッシュメモ
リ方式は、スタックされるデータを一時的に記憶するデ
ータ・ブロックと、前記データ・ブロックのどのアドレ
スにデータを記憶しているかを示すアドレス・タグ部と
、一つのセット内で新たにスタックのプッシュが発生し
たときにどのウエイのデータを新たなデータに更新する
かを決定するＬＵＲと、ＣＰＵからのアクセスアドレス
が前記アドレス・タグ部にあるアドレスであるか否かを
比較するアドレス・タグ・コンペアと、前記データ・ブ
ロックから前記ＣＰＵに送出するデータを前記ＣＰＵか
らのアドレスおよび前記アドレス・タグ・コンペアから
の信号によってセレクトするワード・セレクトおよびウ
エイ・セレクトとを備え、前記ＣＰＵから記憶している
データの読出し命令と共にそのデータが２度と読出しを
行わないデータであることを示す命令がきたとき、当該
データを無効とするようにしたものである。
リ方式は、スタックされるデータを一時的に記憶するデ
ータ・ブロックと、前記データ・ブロックのどのアドレ
スにデータを記憶しているかを示すアドレス・タグ部と
、一つのセット内で新たにスタックのプッシュが発生し
たときにどのウエイのデータを新たなデータに更新する
かを決定するＬＵＲと、ＣＰＵからのアクセスアドレス
が前記アドレス・タグ部にあるアドレスであるか否かを
比較するアドレス・タグ・コンペアと、前記データ・ブ
ロックから前記ＣＰＵに送出するデータを前記ＣＰＵか
らのアドレスおよび前記アドレス・タグ・コンペアから
の信号によってセレクトするワード・セレクトおよびウ
エイ・セレクトとを備え、前記ＣＰＵから記憶している
データの読出し命令と共にそのデータが２度と読出しを
行わないデータであることを示す命令がきたとき、当該
データを無効とするようにしたものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すブロック図
で、４ウエイセットアソシアティブ方式のキャッシュメ
モリを示すブロック図、図２は、図１の実施例において
データの更新時のＣＰＵの命令の一例をを示す説明図で
ある。
で、４ウエイセットアソシアティブ方式のキャッシュメ
モリを示すブロック図、図２は、図１の実施例において
データの更新時のＣＰＵの命令の一例をを示す説明図で
ある。
【００１０】図１において、ＣＰＵ（図示省略）からは
、メモリアクセスがスタック命令のように２度とデータ
の読出しを行わない命令によるものであるかを示す信号
が送出される。このとき、キッシュメモリは、読出し動
作のときにそのデータを無効として他のデータを取込め
るようにする。
、メモリアクセスがスタック命令のように２度とデータ
の読出しを行わない命令によるものであるかを示す信号
が送出される。このとき、キッシュメモリは、読出し動
作のときにそのデータを無効として他のデータを取込め
るようにする。
【００１１】データ・ブロック３は、スタックされるデ
ータを一時的に記憶する部分であり、アドレス・タグ部
２はデータ・ブロック３のどのアドレスにデータを記憶
しているかを示す。ＬＵＲ１は、一つのセット内で新た
にスタックのプッシュ（ＰＵＳＨ）が発生したとき、ど
のウエイのデータを新たなデータに更新するかを決定す
る。基本的には、最も使用されていないウエイのデータ
を捨てるか、または１度読出したあとに新たに読出す必
要がなくなったウエイのデータを捨てるか、または主記
憶部に書込んだあとに新たなデータに更新する。アドレ
ス・タグ・コンペア４は、ＣＰＵからのアクセスアドレ
スがアドレス・タグ部２にあるアドレスであるか否かを
比較するところであり、ワード・セレクト５およびウエ
イ・セレクト６は、データ・ブロック３からＣＰＵに送
出するデータを、ＣＰＵからのアドレスとアドレス・タ
グ・コンペア４からの信号によってセレクトする部分で
ある。
ータを一時的に記憶する部分であり、アドレス・タグ部
２はデータ・ブロック３のどのアドレスにデータを記憶
しているかを示す。ＬＵＲ１は、一つのセット内で新た
にスタックのプッシュ（ＰＵＳＨ）が発生したとき、ど
のウエイのデータを新たなデータに更新するかを決定す
る。基本的には、最も使用されていないウエイのデータ
を捨てるか、または１度読出したあとに新たに読出す必
要がなくなったウエイのデータを捨てるか、または主記
憶部に書込んだあとに新たなデータに更新する。アドレ
ス・タグ・コンペア４は、ＣＰＵからのアクセスアドレ
スがアドレス・タグ部２にあるアドレスであるか否かを
比較するところであり、ワード・セレクト５およびウエ
イ・セレクト６は、データ・ブロック３からＣＰＵに送
出するデータを、ＣＰＵからのアドレスとアドレス・タ
グ・コンペア４からの信号によってセレクトする部分で
ある。
【００１２】上述のように構成した本実施例の従来のキ
ャッシュメモリ方式と異なる点は、ミスヒットしたとき
、すなわち、キャッシュメモリ内にないデータをライト
／リードするときの動作である。このとき、ＬＵＲ１で
該当するセット内の古いデータを更新するが、ＣＰＵが
必要としないデータである条件（条件１）のとき、古い
データは主記憶部に書込まない。条件１を満たさないと
きは、主記憶部に書込む。
ャッシュメモリ方式と異なる点は、ミスヒットしたとき
、すなわち、キャッシュメモリ内にないデータをライト
／リードするときの動作である。このとき、ＬＵＲ１で
該当するセット内の古いデータを更新するが、ＣＰＵが
必要としないデータである条件（条件１）のとき、古い
データは主記憶部に書込まない。条件１を満たさないと
きは、主記憶部に書込む。
【００１３】条件１とは次の条件である。すなわち、図
２に示すように、ＣＰＵがＰＵＳＨしてから次にＰＯＰ
したときアドレスＣが更新の対象であるとき、実行Ｂ以
降ならば条件１を満たし、実行Ａと実行Ｂとの間ならば
条件１を満たさない。このため、アドレス・タグに対応
してそのデータが更新時に主記憶部に書込む必要がある
か否かを示すバリッド・ビット２ａを設け、データの更
新時にそれを参照する。
２に示すように、ＣＰＵがＰＵＳＨしてから次にＰＯＰ
したときアドレスＣが更新の対象であるとき、実行Ｂ以
降ならば条件１を満たし、実行Ａと実行Ｂとの間ならば
条件１を満たさない。このため、アドレス・タグに対応
してそのデータが更新時に主記憶部に書込む必要がある
か否かを示すバリッド・ビット２ａを設け、データの更
新時にそれを参照する。
【００１４】キャッシュメモリの大きさを、スタックの
最もよく使用する量にすれば、主記憶部に退避を行わな
いためのキャッシュメモリの大きさの目安となる。
最もよく使用する量にすれば、主記憶部に退避を行わな
いためのキャッシュメモリの大きさの目安となる。
【００１５】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ方式は、２度と読出しを行わないデータをアク
セスするとき、ＣＰＵからそのこと示す信号を送出する
ことにより、ＣＰＵに内蔵しているキャッシュメモリま
たはＣＰＵの外部に付加するキャッシュメモリにおける
当該データを無効として、アクセス速度が遅い主記憶部
に対するアクセスの回数を低減することができるという
効果があり、従ってシステム全体のパフォーマンスを向
上させることができるという効果がある。特に、ノイマ
ン型ＣＰＵにおいてボトルネックとなっているメモリア
クセスの回数を低減させて処理速度を向上させることが
できるという効果がある。
ュメモリ方式は、２度と読出しを行わないデータをアク
セスするとき、ＣＰＵからそのこと示す信号を送出する
ことにより、ＣＰＵに内蔵しているキャッシュメモリま
たはＣＰＵの外部に付加するキャッシュメモリにおける
当該データを無効として、アクセス速度が遅い主記憶部
に対するアクセスの回数を低減することができるという
効果があり、従ってシステム全体のパフォーマンスを向
上させることができるという効果がある。特に、ノイマ
ン型ＣＰＵにおいてボトルネックとなっているメモリア
クセスの回数を低減させて処理速度を向上させることが
できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例において、データの更新時のＣＰ
Ｕの命令の一例をを示す説明図である。
Ｕの命令の一例をを示す説明図である。
１ ＬＵＲ
２ アドレス・タグ部
２ａ バリッド・ビット
３ データ・ブロック
４ アドレス・タグ・コンペア
５ ワード・セレクト
６ ウエイ・セレクト
Claims (2)
- 【請求項１】 スタックされるデータを一時的に記憶
するデータ・ブロックと、前記データ・ブロックのどの
アドレスにデータを記憶しているかを示すアドレス・タ
グ部と、一つのセット内で新たにスタックのプッシュが
発生したときにどのウエイのデータを新たなデータに更
新するかを決定するＬＵＲと、ＣＰＵからのアクセスア
ドレスが前記アドレス・タグ部にあるアドレスであるか
否かを比較するアドレス・タグ・コンペアと、前記デー
タ・ブロックから前記ＣＰＵに送出するデータを前記Ｃ
ＰＵからのアドレスおよび前記アドレス・タグ・コンペ
アからの信号によってセレクトするワード・セレクトお
よびウエイ・セレクトとを備えることを特徴とするキャ
ッシュメモリ方式。 - 【請求項２】 スタックされるデータを一時的に記憶
するデータ・ブロックと、前記データ・ブロックのどの
アドレスにデータを記憶しているかを示すアドレス・タ
グ部と、一つのセット内で新たにスタックのプッシュが
発生したときにどのウエイのデータを新たなデータに更
新するかを決定するＬＵＲと、ＣＰＵからのアクセスア
ドレスが前記アドレス・タグ部にあるアドレスであるか
否かを比較するアドレス・タグ・コンペアと、前記デー
タ・ブロックから前記ＣＰＵに送出するデータを前記Ｃ
ＰＵからのアドレスおよび前記アドレス・タグ・コンペ
アからの信号によってセレクトするワード・セレクトお
よびウエイ・セレクトとを備え、前記ＣＰＵから記憶し
ているデータの読出し命令と共にそのデータが２度と読
出しを行わないデータであることを示す命令がきたとき
、当該データを無効とするようにしたことを特徴とする
キャッシュメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024281A JPH04264641A (ja) | 1991-02-19 | 1991-02-19 | キャッシュメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024281A JPH04264641A (ja) | 1991-02-19 | 1991-02-19 | キャッシュメモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264641A true JPH04264641A (ja) | 1992-09-21 |
Family
ID=12133805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024281A Pending JPH04264641A (ja) | 1991-02-19 | 1991-02-19 | キャッシュメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303232A (ja) * | 2003-03-20 | 2004-10-28 | Matsushita Electric Ind Co Ltd | データメモリキャッシュ装置及びデータメモリキャッシュシステム |
-
1991
- 1991-02-19 JP JP3024281A patent/JPH04264641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303232A (ja) * | 2003-03-20 | 2004-10-28 | Matsushita Electric Ind Co Ltd | データメモリキャッシュ装置及びデータメモリキャッシュシステム |
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