JPH04363738A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH04363738A JPH04363738A JP3038470A JP3847091A JPH04363738A JP H04363738 A JPH04363738 A JP H04363738A JP 3038470 A JP3038470 A JP 3038470A JP 3847091 A JP3847091 A JP 3847091A JP H04363738 A JPH04363738 A JP H04363738A
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- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 230000010365 information processing Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、命令とデータとを分離
して格納するキャッシュメモリ装置に関し、特に、命令
で書き換えたデータを命令として処理を行う情報処理装
置で用いられるキャッシュメモリ装置に関するものであ
る。
して格納するキャッシュメモリ装置に関し、特に、命令
で書き換えたデータを命令として処理を行う情報処理装
置で用いられるキャッシュメモリ装置に関するものであ
る。
【０００２】
【従来の技術】近年、情報処理装置において、主記憶装
置に格納されているデータや命令のうち、頻繁にアクセ
スされる部分だけを格納し、主記憶装置よりも高速にア
クセスができるキャッシュメモリ装置を持つことによっ
て、性能を上げることがしばしば行われる。更に、キャ
ッシュメモリ装置に対して、命令とデータとを同時にア
クセスできるよう、命令を格納するキャッシュとデータ
を格納するキャッシュとに分離することが多い。
置に格納されているデータや命令のうち、頻繁にアクセ
スされる部分だけを格納し、主記憶装置よりも高速にア
クセスができるキャッシュメモリ装置を持つことによっ
て、性能を上げることがしばしば行われる。更に、キャ
ッシュメモリ装置に対して、命令とデータとを同時にア
クセスできるよう、命令を格納するキャッシュとデータ
を格納するキャッシュとに分離することが多い。
【０００３】図５に従来のキャッシュメモリ装置を用い
た情報処理装置のブロック図を示す。図５において、１
はデータキャッシュであって、データとタグと有効ビッ
トＶとを格納するエントリーを複数有する。２は命令キ
ャッシュであって、命令とタグと有効ビットＶとを格納
するエントリーを複数有する。それぞれのタグには、デ
ータ又は命令に対応するアドレスの上位の部分が格納さ
れている。有効ビットＶは対応するデータ又は命令が有
効かどうかを示す。５０は制御回路であり、データキャ
ッシュ１及び命令キャッシュ２の制御や外部へのアクセ
スの要求等を行う。４はＣＰＵ（中央処理装置）であり
、命令で指示された処理を行う。５，６はアドレス変換
装置であり、それぞれ論理アドレスＬＡとそれに対応す
る物理アドレスＰＡとを格納するアドレス変換対２０，
２１を複数有し、論理アドレスを物理アドレスに変換す
る。ＣＰＵ４がロード命令によってデータの読出しを行
う場合、論理データアドレス９を出力し、これをアドレ
ス変換装置６によって物理データアドレス１０に変換し
、データキャッシュ１のエントリーが読み出される。エ
ントリーのタグと物理データアドレス１０の上位の部分
とが一致し、有効ビットＶが１の場合、即ちキャッシュ
がヒットした場合は、エントリーのデータをデータバス
１３を介してＣＰＵ４に渡す。命令の読出しの場合も同
様にして、論理命令アドレス７をアドレス変換装置５に
よって物理命令アドレス８に変換し、命令キャッシュ２
から命令を読み出す。このように、命令キャッシュ２と
データキャッシュ１とを分離することによって命令とデ
ータとのアクセスが同時にでき、性能を向上させること
ができるが、次のような場合に問題が生じる。
た情報処理装置のブロック図を示す。図５において、１
はデータキャッシュであって、データとタグと有効ビッ
トＶとを格納するエントリーを複数有する。２は命令キ
ャッシュであって、命令とタグと有効ビットＶとを格納
するエントリーを複数有する。それぞれのタグには、デ
ータ又は命令に対応するアドレスの上位の部分が格納さ
れている。有効ビットＶは対応するデータ又は命令が有
効かどうかを示す。５０は制御回路であり、データキャ
ッシュ１及び命令キャッシュ２の制御や外部へのアクセ
スの要求等を行う。４はＣＰＵ（中央処理装置）であり
、命令で指示された処理を行う。５，６はアドレス変換
装置であり、それぞれ論理アドレスＬＡとそれに対応す
る物理アドレスＰＡとを格納するアドレス変換対２０，
２１を複数有し、論理アドレスを物理アドレスに変換す
る。ＣＰＵ４がロード命令によってデータの読出しを行
う場合、論理データアドレス９を出力し、これをアドレ
ス変換装置６によって物理データアドレス１０に変換し
、データキャッシュ１のエントリーが読み出される。エ
ントリーのタグと物理データアドレス１０の上位の部分
とが一致し、有効ビットＶが１の場合、即ちキャッシュ
がヒットした場合は、エントリーのデータをデータバス
１３を介してＣＰＵ４に渡す。命令の読出しの場合も同
様にして、論理命令アドレス７をアドレス変換装置５に
よって物理命令アドレス８に変換し、命令キャッシュ２
から命令を読み出す。このように、命令キャッシュ２と
データキャッシュ１とを分離することによって命令とデ
ータとのアクセスが同時にでき、性能を向上させること
ができるが、次のような場合に問題が生じる。
【０００４】外部メモリ装置に格納された複数のプログ
ラムを１つに結合して実行したり、実行中にプログラム
の一部を修正して実行する場合がある。プログラム内の
命令を移動したり、書き換えたりする場合、通常、ロー
ド／ストア命令が用いられる。ストア命令を用いて、命
令を新しい番地に格納したり、ある番地の命令を書き換
える場合、外部メモリ装置は更新されずに、データキャ
ッシュだけが更新される。ところが、実行するために命
令を読み出そうとすると、データキャッシュではなく命
令キャッシュがアクセスされる。従って、命令キャッシ
ュにすでに格納されていた更新前の命令、或いは命令キ
ャッシュに格納されていない場合は外部メモリ装置から
更新前の命令が誤って読み出されて実行されるという問
題が起こる。これを避けるため、従来、移動或いは更新
された命令を読み出す前に、特別な命令を用いて、デー
タキャッシュに格納されている命令を外部メモリ装置に
書き込み、命令キャッシュを無効化して、命令として読
み出す場合には、必ず外部メモリ装置から最新の命令を
読み出すようにしていた。ここで言う外部メモリ装置と
は、階層構造の記憶装置の第２階層目以降の記憶装置を
指す。即ち、主記憶装置や第２階層目のキャッシュメモ
リ装置等である。
ラムを１つに結合して実行したり、実行中にプログラム
の一部を修正して実行する場合がある。プログラム内の
命令を移動したり、書き換えたりする場合、通常、ロー
ド／ストア命令が用いられる。ストア命令を用いて、命
令を新しい番地に格納したり、ある番地の命令を書き換
える場合、外部メモリ装置は更新されずに、データキャ
ッシュだけが更新される。ところが、実行するために命
令を読み出そうとすると、データキャッシュではなく命
令キャッシュがアクセスされる。従って、命令キャッシ
ュにすでに格納されていた更新前の命令、或いは命令キ
ャッシュに格納されていない場合は外部メモリ装置から
更新前の命令が誤って読み出されて実行されるという問
題が起こる。これを避けるため、従来、移動或いは更新
された命令を読み出す前に、特別な命令を用いて、デー
タキャッシュに格納されている命令を外部メモリ装置に
書き込み、命令キャッシュを無効化して、命令として読
み出す場合には、必ず外部メモリ装置から最新の命令を
読み出すようにしていた。ここで言う外部メモリ装置と
は、階層構造の記憶装置の第２階層目以降の記憶装置を
指す。即ち、主記憶装置や第２階層目のキャッシュメモ
リ装置等である。
【０００５】
【発明が解決しようとする課題】従来例では、データキ
ャッシュに格納されている全てのデータを調べ、更新さ
れたものである場合は、それを外部メモリ装置に書き込
むのに、本来のプログラムの実行を中断し、しかも非常
に多くのサイクルを必要としていた。更に、命令キャッ
シュを全て無効化することによって、更新されていない
命令まで無効化されてしまい、必要以上に外部メモリ装
置から命令を読み出すことになり、命令の読出し時間の
増大による性能低下を生じる等の問題があった。
ャッシュに格納されている全てのデータを調べ、更新さ
れたものである場合は、それを外部メモリ装置に書き込
むのに、本来のプログラムの実行を中断し、しかも非常
に多くのサイクルを必要としていた。更に、命令キャッ
シュを全て無効化することによって、更新されていない
命令まで無効化されてしまい、必要以上に外部メモリ装
置から命令を読み出すことになり、命令の読出し時間の
増大による性能低下を生じる等の問題があった。
【０００６】本発明はかかる点に鑑みてなされたもので
、ストア命令で命令を更新した場合でも、直ちに外部メ
モリ装置を更新でき、命令キャッシュの必要な部分だけ
無効化するか、或いは更新された命令を読み出そうとし
た場合は命令キャッシュではなく、データキャッシュ又
は外部メモリ装置から命令を読み出すことによって、更
新された命令を効率良く処理するキャッシュメモリ装置
を供給することを目的としている。
、ストア命令で命令を更新した場合でも、直ちに外部メ
モリ装置を更新でき、命令キャッシュの必要な部分だけ
無効化するか、或いは更新された命令を読み出そうとし
た場合は命令キャッシュではなく、データキャッシュ又
は外部メモリ装置から命令を読み出すことによって、更
新された命令を効率良く処理するキャッシュメモリ装置
を供給することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決するため、命令のアドレスかデータのアドレスを選
択して出力するアドレス選択回路と制御回路とを備え、
書き込むデータが命令領域内にあることを示す制御信号
が与えられると、アドレス選択回路はデータのアドレス
を選択して命令キャッシュに与え、制御回路は、与えら
れたデータのアドレスに対応する命令キャッシュ内の命
令を無効化し、データキャッシュへの書込みを禁止し、
外部メモリ装置にデータの格納を要求するようにしたも
のである。
解決するため、命令のアドレスかデータのアドレスを選
択して出力するアドレス選択回路と制御回路とを備え、
書き込むデータが命令領域内にあることを示す制御信号
が与えられると、アドレス選択回路はデータのアドレス
を選択して命令キャッシュに与え、制御回路は、与えら
れたデータのアドレスに対応する命令キャッシュ内の命
令を無効化し、データキャッシュへの書込みを禁止し、
外部メモリ装置にデータの格納を要求するようにしたも
のである。
【０００８】前記問題点を解決する他の手段は、命令の
アドレスによる命令の読出しとデータのアドレスと無効
化要求信号によって命令を無効化できる命令キャッシュ
と制御回路とを備え、書き込むデータが命令領域内にあ
ることを示す信号が与えられると、制御回路は無効化要
求信号を出力し、データキャッシュへのデータの書込み
を禁止し、外部メモリ装置にデータの格納を要求するよ
うにしたものである。
アドレスによる命令の読出しとデータのアドレスと無効
化要求信号によって命令を無効化できる命令キャッシュ
と制御回路とを備え、書き込むデータが命令領域内にあ
ることを示す信号が与えられると、制御回路は無効化要
求信号を出力し、データキャッシュへのデータの書込み
を禁止し、外部メモリ装置にデータの格納を要求するよ
うにしたものである。
【０００９】更に他の手段は、命令のアドレスかデータ
のアドレスを選択して出力するアドレス選択回路と制御
回路とを備え、読み出す命令がデータ領域内にあること
を示す制御信号が与えられると、アドレス選択回路は命
令のアドレスを選択してデータキャッシュに与え、制御
回路は与えられた命令のアドレスに対応するデータキャ
ッシュ内のデータを読み出すか、又は外部メモリ装置に
命令の読出しを要求するようにしたものである。
のアドレスを選択して出力するアドレス選択回路と制御
回路とを備え、読み出す命令がデータ領域内にあること
を示す制御信号が与えられると、アドレス選択回路は命
令のアドレスを選択してデータキャッシュに与え、制御
回路は与えられた命令のアドレスに対応するデータキャ
ッシュ内のデータを読み出すか、又は外部メモリ装置に
命令の読出しを要求するようにしたものである。
【００１０】
【作用】本発明では、前記した１番目又は２番目の構成
により、ストア命令によって命令領域内にデータを書き
込もうとした場合、命令キャッシュ内の対応する命令を
無効化し、データキャッシュへの書込みを禁止して、外
部メモリ装置にデータ書き込むことにより、更新された
データを命令として読み出す場合、命令キャッシュ内の
対応する命令はすでに無効化されているため、外部メモ
リ装置に対してアクセスが行われ、常に最新の命令を読
み出すことができる。
により、ストア命令によって命令領域内にデータを書き
込もうとした場合、命令キャッシュ内の対応する命令を
無効化し、データキャッシュへの書込みを禁止して、外
部メモリ装置にデータ書き込むことにより、更新された
データを命令として読み出す場合、命令キャッシュ内の
対応する命令はすでに無効化されているため、外部メモ
リ装置に対してアクセスが行われ、常に最新の命令を読
み出すことができる。
【００１１】また３番目の構成により、データ領域内で
更新された命令を読み出そうとした場合、データキャッ
シュからか、或いは外部メモリ装置から更新後の正しい
命令を読み出すことができる。
更新された命令を読み出そうとした場合、データキャッ
シュからか、或いは外部メモリ装置から更新後の正しい
命令を読み出すことができる。
【００１２】１〜３番目のいずれの構成でも、ストア命
令を用いて更新された命令を、特別な命令を用いること
なく、更新後の正しい命令を読み出すことができる。
令を用いて更新された命令を、特別な命令を用いること
なく、更新後の正しい命令を読み出すことができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１４】図１に本発明の実施例１のキャッシュメモ
リ装置を用いた情報処理装置のブロック図を示す。尚、
図５と同じ部分については同じ符号を付してその詳細な
説明は省略する。図１において、３ａは制御回路であり
、データキャッシュ１や命令キャッシュ２の制御或いは
外部のメモリに対してアクセスの要求を行う。アドレス
変換装置６のアドレス変換対２１は、論理アドレスＬＡ
と物理アドレスＰＡとの他に命令領域ビットｉを有する
。命令領域ビットｉが１である場合は、論理データアド
レス９で指定される番地が命令の領域内であることを示
す。１１はアドレス選択回路であり、物理データアドレ
ス１０又は物理命令アドレス８を選択して、命令キャッ
シュ２に与える。命令の読出しに対しては、アドレス選
択回路１１が物理アドレス８を選択するほかは、従来例
と同様に行われる。
リ装置を用いた情報処理装置のブロック図を示す。尚、
図５と同じ部分については同じ符号を付してその詳細な
説明は省略する。図１において、３ａは制御回路であり
、データキャッシュ１や命令キャッシュ２の制御或いは
外部のメモリに対してアクセスの要求を行う。アドレス
変換装置６のアドレス変換対２１は、論理アドレスＬＡ
と物理アドレスＰＡとの他に命令領域ビットｉを有する
。命令領域ビットｉが１である場合は、論理データアド
レス９で指定される番地が命令の領域内であることを示
す。１１はアドレス選択回路であり、物理データアドレ
ス１０又は物理命令アドレス８を選択して、命令キャッ
シュ２に与える。命令の読出しに対しては、アドレス選
択回路１１が物理アドレス８を選択するほかは、従来例
と同様に行われる。
【００１５】命令領域内にデータを書き込む場合を説明
する。ＣＰＵ４はストア命令を実行して、書き込むべき
データをデータバス１３に出力し、論理データアドレス
９と書込み要求信号１４とを出力する。アドレス変換装
置６は論理データアドレス９を物理データアドレス１０
に変換する。この時、変換に使われたアドレス変換対２
１の命令領域ビットｉは１であり、命令領域アクセス信
号１５を出力して、データのアクセスが命令領域に対し
て行われていることを示す。書込み要求信号１４と命令
領域アクセス信号１５とによって、命令領域内を更新し
ようとしていることが示されると、アドレス選択回路１
１は物理データアドレス１０を選択して、命令キャッシ
ュ２に与える。制御回路３ａは、選択された物理データ
アドレスによって指定される命令キャッシュ２のエント
リーの有効ビットＶを０にすることによって、命令を無
効化するとともに、物理データアドレス１０によって指
定されるデータキャッシュ１のエントリーの有効ビット
Ｖを０にして無効化する。さらに、制御回路３ａは主記
憶装置や２次キャッシュメモリ装置のような外部メモリ
装置に対してメモリアクセス要求１６を出力して、物理
データアドレス１０で示される外部メモリ装置の番地に
データバス１３を介してＣＰＵ４より与えられたデータ
を書き込む。このようにして、物理データアドレス１０
によって指定される、データキャッシュメモリと命令キ
ャッシュメモリのエントリーはどちらも無効化され、外
部メモリ装置がＣＰＵ４からのデータで更新される。
する。ＣＰＵ４はストア命令を実行して、書き込むべき
データをデータバス１３に出力し、論理データアドレス
９と書込み要求信号１４とを出力する。アドレス変換装
置６は論理データアドレス９を物理データアドレス１０
に変換する。この時、変換に使われたアドレス変換対２
１の命令領域ビットｉは１であり、命令領域アクセス信
号１５を出力して、データのアクセスが命令領域に対し
て行われていることを示す。書込み要求信号１４と命令
領域アクセス信号１５とによって、命令領域内を更新し
ようとしていることが示されると、アドレス選択回路１
１は物理データアドレス１０を選択して、命令キャッシ
ュ２に与える。制御回路３ａは、選択された物理データ
アドレスによって指定される命令キャッシュ２のエント
リーの有効ビットＶを０にすることによって、命令を無
効化するとともに、物理データアドレス１０によって指
定されるデータキャッシュ１のエントリーの有効ビット
Ｖを０にして無効化する。さらに、制御回路３ａは主記
憶装置や２次キャッシュメモリ装置のような外部メモリ
装置に対してメモリアクセス要求１６を出力して、物理
データアドレス１０で示される外部メモリ装置の番地に
データバス１３を介してＣＰＵ４より与えられたデータ
を書き込む。このようにして、物理データアドレス１０
によって指定される、データキャッシュメモリと命令キ
ャッシュメモリのエントリーはどちらも無効化され、外
部メモリ装置がＣＰＵ４からのデータで更新される。
【００１６】図２に本発明の実施例２のキャッシュメモ
リ装置を用いた情報処理装置のブロック図を示す。図２
において、命令キャッシュ２ａは第１の命令エントリー
アクセス手段３３と第２の命令エントリーアクセス手段
３４とを有し、第１の命令エントリーアクセス手段３３
は物理命令アクセス８によって命令キャッシュ２ａのエ
ントリーをアクセスし、第２の命令エントリーアクセス
手段３４は命令無効化要求信号３５が与えられると、物
理データアドレス１０によって指定される命令キャッシ
ュ２ａのエントリーの有効ビットＶを０にすることによ
って、その命令を無効化する。第１の命令エントリーア
クセス手段３３と第２の命令エントリーアクセス手段３
４とは独立に動作することができる。
リ装置を用いた情報処理装置のブロック図を示す。図２
において、命令キャッシュ２ａは第１の命令エントリー
アクセス手段３３と第２の命令エントリーアクセス手段
３４とを有し、第１の命令エントリーアクセス手段３３
は物理命令アクセス８によって命令キャッシュ２ａのエ
ントリーをアクセスし、第２の命令エントリーアクセス
手段３４は命令無効化要求信号３５が与えられると、物
理データアドレス１０によって指定される命令キャッシ
ュ２ａのエントリーの有効ビットＶを０にすることによ
って、その命令を無効化する。第１の命令エントリーア
クセス手段３３と第２の命令エントリーアクセス手段３
４とは独立に動作することができる。
【００１７】命令領域内にデータを書き込む場合を説明
する。ＣＰＵ４はストア命令を実行し、実施例１と同様
にして、書込み要求信号１４と命令領域アクセス信号１
５とによって命令領域内を更新しようとしていることが
示されると、制御回路３ｂは、命令無効化要求信号３５
を命令キャッシュ２ａの第２の命令エントリーアクセス
手段３４に与える。第２の命令アクセス手段３４は、書
き込むデータの物理データアドレス１０によって指定さ
れる命令のエントリーを無効化する。また、制御回路３
ｂは、物理データアドレス１０によって指定されるデー
タキャッシュ１のエントリーの有効ビットＶを０にして
、対応するデータを無効化する。さらに、制御回路３ｂ
は外部メモリ装置に対してメモリアクセス要求１６を出
力して、物理データアドレス１０で示される外部メモリ
装置の番地にデータバス１３を介してＣＰＵ４より与え
られたデータを書き込む。このようにして、物理データ
アドレス１０によって指定される、データキャッシュメ
モリと命令キャッシュメモリのエントリーはどちらも無
効化され、外部メモリ装置がＣＰＵ４からのデータで更
新される。
する。ＣＰＵ４はストア命令を実行し、実施例１と同様
にして、書込み要求信号１４と命令領域アクセス信号１
５とによって命令領域内を更新しようとしていることが
示されると、制御回路３ｂは、命令無効化要求信号３５
を命令キャッシュ２ａの第２の命令エントリーアクセス
手段３４に与える。第２の命令アクセス手段３４は、書
き込むデータの物理データアドレス１０によって指定さ
れる命令のエントリーを無効化する。また、制御回路３
ｂは、物理データアドレス１０によって指定されるデー
タキャッシュ１のエントリーの有効ビットＶを０にして
、対応するデータを無効化する。さらに、制御回路３ｂ
は外部メモリ装置に対してメモリアクセス要求１６を出
力して、物理データアドレス１０で示される外部メモリ
装置の番地にデータバス１３を介してＣＰＵ４より与え
られたデータを書き込む。このようにして、物理データ
アドレス１０によって指定される、データキャッシュメ
モリと命令キャッシュメモリのエントリーはどちらも無
効化され、外部メモリ装置がＣＰＵ４からのデータで更
新される。
【００１８】このように、実施例１，２においては、命
令領域内のデータを更新した後、同じアドレスで命令を
読み出して実行しようとした場合、命令キャッシュは必
ずミスするので、外部メモリ装置から更新後のデータを
読み出し実行することができる。更に、実施例２におい
ては、物理命令アドレスを用いた命令の読出しと、物理
データアドレスを用いた命令の無効化とが同時に行える
ので、無効化によって命令の読出しが妨げられることな
く、高速処理ができる。
令領域内のデータを更新した後、同じアドレスで命令を
読み出して実行しようとした場合、命令キャッシュは必
ずミスするので、外部メモリ装置から更新後のデータを
読み出し実行することができる。更に、実施例２におい
ては、物理命令アドレスを用いた命令の読出しと、物理
データアドレスを用いた命令の無効化とが同時に行える
ので、無効化によって命令の読出しが妨げられることな
く、高速処理ができる。
【００１９】実施例１，２では、制御回路３ａ，３ｂは
、物理データアドレスによって指定される命令キャッシ
ュ２のエントリーを無効化しているが、図３に示す実施
例３では、書込み要求信号１４と命令領域アクセス信号
１５とによって、命令領域内を更新しようとしているこ
とが示されると、制御回路３ｃは、データ書込み信号３
６を命令キャッシュに与え、ＣＰＵ４がデータバス１３
に出力した書込みデータを物理データアドレスによって
指定される命令キャッシュ２のエントリーに書き込むこ
とも可能である。この場合、更新後の命令を読み出す時
、命令キャッシュ２に更新後の命令が格納されているの
で、命令キャッシュ２から高速に読み出すことができる
。
、物理データアドレスによって指定される命令キャッシ
ュ２のエントリーを無効化しているが、図３に示す実施
例３では、書込み要求信号１４と命令領域アクセス信号
１５とによって、命令領域内を更新しようとしているこ
とが示されると、制御回路３ｃは、データ書込み信号３
６を命令キャッシュに与え、ＣＰＵ４がデータバス１３
に出力した書込みデータを物理データアドレスによって
指定される命令キャッシュ２のエントリーに書き込むこ
とも可能である。この場合、更新後の命令を読み出す時
、命令キャッシュ２に更新後の命令が格納されているの
で、命令キャッシュ２から高速に読み出すことができる
。
【００２０】図４に本発明の実施例４のキャッシュメモ
リ装置を用いた情報処理装置のブロック図を示す。図４
において、３ｄは制御回路であり、データキャッシュ１
や命令キャッシュ２の制御或いは外部のメモリに対して
アクセスの要求を行う。アドレス変換装置５のアドレス
変換対２２は、論理アドレスＬＡと物理アドレスＰＡの
他にデータ領域ビットｄを有する。データ領域ビットｄ
が１である場合は、論理命令アドレス７で指定される番
地がデータの領域内であり、ストア命令によって更新さ
れる可能性があることを示す。４１はアドレス選択回路
であり、物理データアドレス１０か物理命令アドレス８
を選択して、データキャッシュ１に与える。ロード／ス
トア命令に対しては、アドレス選択回路４１は物理デー
タアドレス１０を選択する。
リ装置を用いた情報処理装置のブロック図を示す。図４
において、３ｄは制御回路であり、データキャッシュ１
や命令キャッシュ２の制御或いは外部のメモリに対して
アクセスの要求を行う。アドレス変換装置５のアドレス
変換対２２は、論理アドレスＬＡと物理アドレスＰＡの
他にデータ領域ビットｄを有する。データ領域ビットｄ
が１である場合は、論理命令アドレス７で指定される番
地がデータの領域内であり、ストア命令によって更新さ
れる可能性があることを示す。４１はアドレス選択回路
であり、物理データアドレス１０か物理命令アドレス８
を選択して、データキャッシュ１に与える。ロード／ス
トア命令に対しては、アドレス選択回路４１は物理デー
タアドレス１０を選択する。
【００２１】データ領域内から命令を読み出す場合を説
明する。ＣＰＵ４は論理命令アドレス７と命令要求信号
４２を出力する。アドレス変換装置５は論理命令アドレ
ス７を物理命令アドレス８に変換する。この時、変換に
使われたアドレス変換対のデータ領域ビットｄは１であ
り、データ領域アクセス信号４３を出力して、命令の読
出しがデータ領域に対して行われ、ストア命令によって
すでに更新された可能性があることを示す。命令要求信
号４２とデータ領域アクセス信号４３によって、データ
領域内からの命令の読出しを行おうとしていることが示
されると、アドレス選択回路４１は物理命令アドレス８
を選択して、データキャッシュ１に与える。制御回路３
ｄは、命令キャッシュ２の読出しを禁止し、アドレス選
択回路４１によって与えられた物理命令アドレス８によ
ってデータキャッシュ１を読み出す。データキャッシュ
１がヒットすると、バス接続手段４４によって、読み出
されたデータを命令バス１２に出力し、ＣＰＵ４に与え
る。データキャッシュ１がミスすると外部メモリ装置に
メモリアクセス要求１６を出して、外部メモリ記憶装置
から命令を読み出し、命令バス１２を介してＣＰＵ４に
与える。このようにして、ストア命令を用いてデータキ
ャッシュが更新されていても、更新された領域を予めデ
ータ領域と指定しておくことによって、命令として読み
出す場合、更新されたデータを読み出すことができる。
明する。ＣＰＵ４は論理命令アドレス７と命令要求信号
４２を出力する。アドレス変換装置５は論理命令アドレ
ス７を物理命令アドレス８に変換する。この時、変換に
使われたアドレス変換対のデータ領域ビットｄは１であ
り、データ領域アクセス信号４３を出力して、命令の読
出しがデータ領域に対して行われ、ストア命令によって
すでに更新された可能性があることを示す。命令要求信
号４２とデータ領域アクセス信号４３によって、データ
領域内からの命令の読出しを行おうとしていることが示
されると、アドレス選択回路４１は物理命令アドレス８
を選択して、データキャッシュ１に与える。制御回路３
ｄは、命令キャッシュ２の読出しを禁止し、アドレス選
択回路４１によって与えられた物理命令アドレス８によ
ってデータキャッシュ１を読み出す。データキャッシュ
１がヒットすると、バス接続手段４４によって、読み出
されたデータを命令バス１２に出力し、ＣＰＵ４に与え
る。データキャッシュ１がミスすると外部メモリ装置に
メモリアクセス要求１６を出して、外部メモリ記憶装置
から命令を読み出し、命令バス１２を介してＣＰＵ４に
与える。このようにして、ストア命令を用いてデータキ
ャッシュが更新されていても、更新された領域を予めデ
ータ領域と指定しておくことによって、命令として読み
出す場合、更新されたデータを読み出すことができる。
【００２２】
【発明の効果】以上述べてきたように、本発明によれば
、極めて簡単な構成で、ストア命令を用いて命令領域内
のデータを書き換えようとした時点で、命令キャッシュ
内の対応する命令を無効化し、データキャッシュ内への
データの格納を禁止し、外部メモリ装置のデータを更新
することができる。或いは、データ領域内の命令を読み
出そうとした時点で、データキャッシュ或いは外部メモ
リ装置から更新後の命令を読み出すことができる。従っ
て、データキャッシュ内のデータを外部メモリ装置へ転
送したり、命令キャッシュを無効化するための特別な命
令を必要でなく、プログラムの簡略化と処理の高速化が
実現できる。さらに、命令キャッシュを無効化する場合
、従来は命令キャッシュ内の全ての命令に対して行われ
ていたのに対して、書き込むデータのアドレスに対応す
る命令だけを無効化するために、無効化されなかった命
令に対しては、命令キャッシュから高速に読み出すこと
ができ、処理の高速化が実現される。外部メモリ装置へ
のアクセスの回数を減らすことができるので、他の装置
が外部メモリ装置を利用することができ、システム全体
の性能を向上させることができる。
、極めて簡単な構成で、ストア命令を用いて命令領域内
のデータを書き換えようとした時点で、命令キャッシュ
内の対応する命令を無効化し、データキャッシュ内への
データの格納を禁止し、外部メモリ装置のデータを更新
することができる。或いは、データ領域内の命令を読み
出そうとした時点で、データキャッシュ或いは外部メモ
リ装置から更新後の命令を読み出すことができる。従っ
て、データキャッシュ内のデータを外部メモリ装置へ転
送したり、命令キャッシュを無効化するための特別な命
令を必要でなく、プログラムの簡略化と処理の高速化が
実現できる。さらに、命令キャッシュを無効化する場合
、従来は命令キャッシュ内の全ての命令に対して行われ
ていたのに対して、書き込むデータのアドレスに対応す
る命令だけを無効化するために、無効化されなかった命
令に対しては、命令キャッシュから高速に読み出すこと
ができ、処理の高速化が実現される。外部メモリ装置へ
のアクセスの回数を減らすことができるので、他の装置
が外部メモリ装置を利用することができ、システム全体
の性能を向上させることができる。
【図１】本発明の実施例１のキャッシュメモリ装置を用
いた情報処理装置のブロック図である。
いた情報処理装置のブロック図である。
【図２】本発明の実施例２のキャッシュメモリ装置を用
いた情報処理装置のブロック図である。
いた情報処理装置のブロック図である。
【図３】本発明の実施例３のキャッシュメモリ装置を用
いた情報処理装置のブロック図である。
いた情報処理装置のブロック図である。
【図４】本発明の実施例４のキャッシュメモリ装置を用
いた情報処理装置のブロック図である。
いた情報処理装置のブロック図である。
【図５】従来のキャッシュメモリ装置を用いた情報処理
装置を用いたブロック図である。
装置を用いたブロック図である。
１…データキャッシュ
２，２ａ…命令キャッシュ
３ａ，３ｂ，３ｃ，３ｄ…制御回路
４…中央処理装置
５，６…アドレス変換装置
７…論理命令アドレス
８…物理命令アドレス
９…論理データアドレス
１０…物理データアドレス
１１，４１…アドレス選択回路
１４…書込み要求信号
１５…命令領域アクセス信号
１６…メモリアクセス信号
４１…命令要求信号
４２…データ領域アクセス信号
Claims (6)
- 【請求項１】 命令を格納する命令キャッシュと、デ
ータを格納するデータキャッシュと、データのアドレス
と命令のアドレスとを選択して前記命令キャッシュへ出
力するアドレス選択回路と、制御回路とを備え、書き込
むデータが命令領域内にあることを示す制御信号が与え
られると、前記アドレス選択回路は、前記書き込むデー
タのアドレスを選択して前記命令キャッシュに与え、前
記制御回路は、前記アドレス選択回路から与えられた前
記書き込むデータのアドレスに対応する前記命令キャッ
シュ内の命令を無効化し、前記データキャッシュへの前
記書き込むデータの格納を禁止し、外部メモリ装置に前
記書き込むデータの格納を要求するように構成されたこ
とを特徴とするキャッシュメモリ装置。 - 【請求項２】 書き込むデータが命令領域内にあるこ
とを示す制御信号が与えられると、制御回路は、アドレ
ス選択回路から与えられた前記書き込むデータのアドレ
スに対応する命令キャッシュ内の命令を無効化し、デー
タキャッシュの前記書き込むデータのアドレスに対応す
るデータを無効化し、外部メモリ装置に前記書き込むデ
ータの格納を要求するように構成されたことを特徴とす
る請求項１記載のキャッシュメモリ装置。 - 【請求項３】 書き込むデータが命令領域内にあるこ
とを示す制御信号が与えられると、制御回路は、アドレ
ス選択回路から与えられた前記書き込むデータのアドレ
スによって指定される命令キャッシュの位置に書き込む
データを格納し、データキャッシュの前記書き込むデー
タのアドレスに対応するデータを無効化し、外部メモリ
装置に前記書き込むデータの格納を要求するように構成
されたことを特徴とする請求項１記載のキャッシュメモ
リ装置。 - 【請求項４】 書き込むデータが命令領域にあること
を示す制御信号は、書込み要求信号と命令領域アクセス
信号とで構成され、前記命令領域アクセス信号は論理ア
ドレスから物理アドレスに変換するアドレス変換装置に
よって与えられることを特徴とする請求項１記載のキャ
ッシュメモリ装置。 - 【請求項５】 命令を格納する命令キャッシュと、デ
ータを格納するデータキャッシュと、制御回路とを備え
、前記命令キャッシュは第１のアクセス手段と第２のア
クセス手段とを有し、前記第１のアクセス手段は命令ア
ドレスによって前記命令キャッシュ内の命令をアクセス
し、第２のアクセス手段はデータのアドレスによって前
記命令キャッシュ内の命令をアクセスし、命令無効化要
求信号が与えられると、データのアドレスで指定される
命令を無効化し、書き込むデータが命令領域内にあるこ
とを示す制御信号が与えられると、前記制御回路は、前
記命令無効化要求信号を出力し、前記データキャッシュ
への前記書込みデータの格納を禁止し、外部メモリ装置
に書き込むデータの格納を要求するように構成されたこ
とを特徴とするキャッシュメモリ装置。 - 【請求項６】 命令を格納する命令キャッシュと、デ
ータを格納するデータキャッシュと、データのアドレス
と命令のアドレスとを選択して前記データキャッシュへ
出力するアドレス選択回路と、制御回路とを備え、読み
出す命令がデータ領域内にあることを示す制御信号が与
えられると、前記アドレス選択回路は前記読み出す命令
のアドレスを選択して前記データキャッシュに与え、前
記制御回路は、前記命令キャッシュからの命令の読出し
を禁止し、前記アドレス選択回路から与えられた前記読
み出す命令のアドレスに対応するデータが前記データキ
ャッシュ内に存在する場合は、前記読み出す命令のアド
レスに対応するデータを読み出す一方、前記データキャ
ッシュ内に存在しない場合は、外部メモリ装置に命令の
読出しを要求するように構成されたことを特徴とするキ
ャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038470A JP2637853B2 (ja) | 1991-03-05 | 1991-03-05 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038470A JP2637853B2 (ja) | 1991-03-05 | 1991-03-05 | キャッシュメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04363738A true JPH04363738A (ja) | 1992-12-16 |
| JP2637853B2 JP2637853B2 (ja) | 1997-08-06 |
Family
ID=12526132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038470A Expired - Fee Related JP2637853B2 (ja) | 1991-03-05 | 1991-03-05 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637853B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195264A (ja) * | 1992-12-22 | 1994-07-15 | Nec Corp | キャッシュ一致処理装置 |
-
1991
- 1991-03-05 JP JP3038470A patent/JP2637853B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195264A (ja) * | 1992-12-22 | 1994-07-15 | Nec Corp | キャッシュ一致処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2637853B2 (ja) | 1997-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |