JPH06195264A - キャッシュ一致処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュ一致処理時に、命令キャッシュと
データキャッシュとの両者に対して処理要求を生成する
ことによる一致処理回数の増大を防止して効率の向上を
図る。 【構成】 命令ストアとデータストアとの各コマンド１
０３，１０４を夫々分離して生成し、デコーダ２３にて
このコマンドの種別を判断する。命令ストアであれば、
命令キャッシュ一致処理指示２０１をアクティブとして
命令キャッシュ２４のみの一致処理を行わせ、データス
トアであれば、データキャッシュ一致処理指示２０２を
アクティブとしてデータキャッシュ２５のみの一致処理
を行わせる。一致処理が真に必要なキャッシュ部に対し
てのみ行われるので、一致処理回数が減る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュ一致処理装置
に関し、特に主記憶の格納データの一部写しを夫々格納
する命令キャッシュ及びデータキャッシュを有し、主記
憶に対するストア指令に応答してこれ等キャッシュに対
する一致処理を行うよう構成された情報処理システムに
おけるキャッシュ一致処理方式に関するものである。

【０００２】

【従来の技術】従来のこの種の情報処理システムにおけ
るキャッシュ一致処理方式では、主記憶に対するストア
（書込み）要求が発生されると、命令及びデータキャッ
シュの格納内容と主記憶のそれとの一致性を担保するた
めに、これ等命令及びデータの両キャッシュに対する一
致処理要求が生成される。すなわち、従来の方式では、
主記憶へのストア内容が命令であるかデータであるかの
区別は全く行わず、よってストア指令により命令キャッ
シュに対しても、またデータキャッシュに対しても一致
処理要求が発生されるようになっている。

【０００３】この種の情報処理システムは特開昭５６−
８８９５２号公報に開示されており、図５にその概略ブ
ロックを示す。本例では、２個のプロセッサ１，２が主
記憶３に対してコマンドバス４及びアドレスバス５を介
して共通にアクセスする場合が示されており、プロセッ
サ１から主記憶３に対してストア命令が生成されたと
き、プロセッサ２内の命令及びデータキャッシュ２４，
２５に対するキャッシュ一致処理がなされる場合の例で
ある。

【０００４】プロセッサ１において、ストアコマンド１
０１とこれに対応したストアアドレス１０２とが生成さ
れると、ストアコマンド１０１はコマンドレジスタ１１
に、ストアアドレス１０２はアドレスレジスタ１２に夫
々一時格納される。これ等両レジスタ１１，１２の各出
力であるストアコマンド及びストアアドレスはコマンド
バス４及びアドレスバス５を夫々介して主記憶３へ入力
されてメモリライトアクセスが行われると共に、他のプ
ロセッサ２に対してもキャッシュ一致処理のためにこれ
等ストアコマンド及びストアアドレスが供給される。

【０００５】プロセッサ２において、ストアコマンドは
コマンドレジスタ２１に、ストアアドレスはアドレスレ
ジスタ２２に夫々一時格納される。このコマンドレジス
タ２１に格納されたコマンドはデコーダ２３にて解読さ
れる。この解読の結果、このコマンドがストアコマンド
であると判断されると、デコーダ２３の一致処理指示出
力２０１がアクティブとなり、命令キャッシュ２４及び
データキャッシュ２５に指示される。両キャッシュ内で
はアドレスレジスタ２２に格納されているストアアドレ
スに基づいて一致処理がなされるのである。

【０００６】

【発明が解決しようとする課題】従来のこの様なキャッ
シュ一致処理方式では、先述した如く、主記憶３へのス
トア内容が命令であるかデータであるかを問わず、スト
ア指示があれば命令キャッシュ及びデータキャッシュの
両者に対してキャッシュ一致処理要求が生成されるよう
になっているので、必ず一方のキャッシュに対するキャ
ッシュ一致処理は無駄となり、効率が悪い。

【０００７】特に、マルチプロセッサシステムでは、プ
ロセッサの数が増大する傾向にあり、よって主記憶への
ストア頻度が増大すると、それに比例してキャッシュ一
致処理回数も増大し、その結果無駄なキャッシュ一致処
理も増大するという欠点がある。

【０００８】また、これ等増大したキャッシュ一致処理
期間中に、キャッシュに対するアクセスが待たされるこ
とになり、性能低下の原因にもなるという欠点がある。

【０００９】そこで、本発明はかかる従来技術の欠点を
解消すべくなされたものであって、その目的とするとこ
ろは、命令キャッシュとデータキャッシュの一致処理要
求を夫々独立に生成しするようにして、無駄な一致処理
をなくして性能向上を図ったキャッシュ一致処理装置を
提供することにある。

【００１０】

【課題を解決するための手段】本発明によれば、主記憶
の格納データの一部写しを夫々格納する命令キャッシュ
及びデータキャッシュを夫々個別に有し、前記主記憶に
対するストア指令に応答してこれ等キャッシュに対する
一致処理を行うよう構成された情報処理システムにおけ
るキャッシュ一致処理装置であって、前記ストア指令に
応答してこのストア指令が命令に関するものであれば前
記命令キャッシュに対する一致処理要求を生成し、デー
タに関するものであれば、前記データキャッシュに対す
る一致処理要求を生成する手段とを含むことを特徴とす
るキャッシュ一致処理装置が得られる。

【００１１】

【実施例】以下に本発明の実施例を図面を参照しつつ詳
細に説明する。

【００１２】図１は本発明の一実施例のシステムブロッ
ク図であり、図５と同等部分は同一符号にて示してい
る。本実施例においても、図５の例と同様に、プロセッ
サ１，２が主記憶３を共用し、コマンドバス４及びアド
レスバス５を介して主記憶３に対するストアアクセスが
可能であり、プロセッサ１の主記憶３に対するストアア
クセスにより、プロセッサ２内のキャッシュにおけるキ
ャッシュ一致処理を行う場合が示されている。

【００１３】プロセッサ１にはコマンド生成部１３が設
けており、命令ストア指示１０３やデータストア指示１
０４に応じて予め定められた命令ストアコマンドやデー
タストアコマンド（１０１で示す）が、このコマンド生
成部１３にて生成されるようになっいる。

【００１４】このコマンド生成部１３におけるストアコ
ードの例としては、図２に示す如く、主記憶に対するリ
ードコマンドは“０００１”，命令ストアコマンドは
“００１０”，データストアコマンドは“００１１”，
……等となっているものとする。

【００１５】この生成されたコマンド１０１はコマンド
レジスタ１１に一時格納され、またストアアドレス１０
２はアドレスレジスタ１２に一時格納される。これ等ス
トアコマンド及びストアアドレスはコマンドバス４及び
アドレスバス５を夫々介して主記憶３へ供給されると共
に、プロセッサ２へも供給されて、キャッシュ一致処理
のために用いられる。

【００１６】プロセッサ２では、コマンドバス４上のコ
マンドをコマンドレジスタ２１にて取込んで監視してお
り、そのためにデコーダ２３が設けられている。また、
アドレスバス５上のアドレスはアドレスレジスタ２２に
取込まれる。当該デコーダ２３はコマンドレジスタ２１
のコマンドをデコードして、このコマンドが“００１
０”で命令ストアを示していれば、命令キャッシュ一致
処理指示２０１をアクティブとし、また“００１１”で
データストアを示していれば、データキャッシュ一致処
理指示２０２をアクティブとするのである。

【００１７】命令キャッシュ２４は命令キャッシュ一致
処理指示２０１のアクティブ化に応答してアドレスレジ
スタ２２のストアアドレスに従って命令キャッシュ一致
処理を実行する。また、データキャッシュ２５はデータ
キャッシュ一致処理指示２０２のアクティブ化に応答し
てアドレスレジスタ２２のストアアドレスに従ってデー
タキャッシュ一致処理を実行するのである。

【００１８】命令キャッシュ２４やデータキャッシュ２
５のキャッシュ一致処理のためのブロックを図３に示し
ている。アドレスレジスタ３１はストアアドレスを取込
み、一致処理指示レジスタ３２は命令キャッシュ一致処
理指示２０１または２０２を取込む。

【００１９】アドレスアレイ３３は図示せぬ命令格納ア
レイやデータ格納アレイに格納されている格納内容の主
記憶上のアドレスを保持するためのキャッシュディレク
トリであり、また有効ビットアレイ３４はアドレスアレ
イ３３の各エントリに夫々対応して対応エントリ（対応
アドレス）の有効／無効を示すＶビットを夫々保持して
いる。このＶビットを無効とすることにより、このＶビ
ットに対応したアドレスのキャッシュ内容は無効化され
る。

【００２０】一致処理のためのストアアドレスがアドレ
スレジスタ３１に入力されると、このアドレスの下位ビ
ットによりアドレスアレイ３３が索引される。この索引
により読出された登録アドレスと、アドレスレジスタ３
１の上位ビット（一致処理アドレスの上位ビット）とが
コンパレータ３５にて比較される。

【００２１】比較結果が一致を示していれば、アンドゲ
ート３６の一入力へこの一致信号がアクティブとなって
印加される。このアンドゲート３６の他入力には、一致
処理指示が印加されているので、両者が共にアクティブ
となったとき、アンドゲート３６の出力により有効ビッ
トアレイ３４がライトイネーブル化される。

【００２２】このとき、アドレスレジスタ３１のストア
アドレスに対応する有効ビットアレイ３４のＶビット
が、Ｖビット生成部３７から生成される“０”（無効を
示す）にクリアされ、当該Ｖビットが“０”となってこ
のＶビットに対応する登録アドレスのエントリは無効と
なり、一致処理が完了することになる。

【００２３】図４は本発明の他の実施例のブロック図で
あり、図１と同等部分は同一符号により示している。本
実施例では、命令ストアリクエスト線６とデータストア
リクエスト線７とを夫々専用リクエスト線として設けた
場合を示している。尚、ストアアドレスについての構成
は図１の実施例を同一となっている。

【００２４】プロセッサ１においては、命令ストア指示
１０３及びデータストア指示１０４を夫々一時格納する
レジスタ１４，１５が設けられており、これ等レジスタ
１４，１５の各出力は命令ストアリクエスト線６及びデ
ータストアリクエスト線７へ夫々導出される。

【００２５】プロセッサ２おいては、これ等各リクエス
ト線６及び７上の命令ストア指示１０３及びデータスト
ア指示１０４を夫々取込むレジスタ２６及び２７が設け
られている。これ等レジスタ２６，２７の各出力２０
１，２０２に応答して、命令キャッシュ２４，データキ
ャッシュ２５の各々はストアアドレスに従ってキャッシ
ュ一致処理を行うのである。

【００２６】尚、本実施例では、主記憶は省略して示し
ている。また、上記各実施例では、プロセッサ１からの
ストア指示によりプロセッサ２がキャッシュ一致処理を
行う構成としているが、逆にプロセッサ２からのストア
指示によりプロセッサ１がキャッシュ一致処理を行うよ
う構成されていることは勿論である。

【００２７】

【発明の効果】叙上の様に、本発明によれば、命令スト
アの際には命令キャッシュのみで、またデータストアの
際にはデータキャッシュのみで、一致処理を夫々独立し
て行うようにしているので、キャッシュ一致処理の回数
は従来に比して半分となり、従って主記憶への書込み頻
度の増加によっても性能低下は抑制されるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例のシステムブロック図であ
る。

【図２】本発明の実施例に用いるコマンドコードの例を
示す図である。

【図３】本発明の実施例に用いるキャッシュ一致処理部
のブロック図である。

【図４】本発明の他の実施例のシステムブロック図であ
る。

【図５】従来のキャッシュ一致処理方式を説明するシス
テムブロック図である。

【符号の説明】 １，２ プロセッサ ３ 主記憶 ４ コマンドバス ５ アドレスバス ６ 命令リクエスト線 ７ データリクエスト線 １１，２１ コマンドレジスタ １２，２２ アドレスレジスタ １３ コマンド生成部 １４，１５ ストア指示レジスタ ２３ デコーダ ２４ 命令キャッシュ ２５ データキャッシュ ２６，２７ ストア指示レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主記憶の格納データの一部写しを夫々格
   納する命令キャッシュ及びデータキャッシュを夫々個別
   に有し、前記主記憶に対するストア指令に応答してこれ
   等キャッシュに対する一致処理を行うよう構成された情
   報処理システムにおけるキャッシュ一致処理装置であっ
   て、前記ストア指令に応答してこのストア指令が命令に
   関するものであれば前記命令キャッシュに対する一致処
   理要求を生成し、データに関するものであれば、前記デ
   ータキャッシュに対する一致処理要求を生成する手段と
   を含むことを特徴とするキャッシュ一致処理装置。