JPH04340144A - バスロック制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサがペ
ージング方式の仮想記憶管理を行っている情報処理装置
における共有データ操作を行うバスロック制御装置に関
する。

【０００２】

【従来の技術】従来のプロセッサでは、複数のプロセッ
サ間で共有されたデータの更新時に、排他的な操作を保
障するため、命令にバスロック・プリフィックスを付加
したり、特別な命令を用いてバスロック端子を操作して
いた。例えば、文献「ｉＡＰＸ８６ファミリ・ユーザー
ズマニュアル」（１９８１年８月，文献番号インテル２
０５８８５Ｊ）の２５頁参照、また文献「８６０スーパ
コンピューテング・マイクロプロセッサ・プログラミン
グ・レファレンス・マニュアル（８６０Ｓｕｐｅｒｃｏ
ｍｐｕｔｉｎｇ　　Ｍｉｃｒｏｐｒｏｓｅｓｓｏｒ　　
Ｐｒｏｇｒａｍｍｅｒ′ｓ　　Ｒｅｆｅｒｅｎｃｅ　　
Ｍａｎｕａｌ）」（１９８９年１月，文献番号Ｐｒｅｌ
ｉｍｉｎａｒｙ　　Ｄｒａｆｔ３．５）参照。

【０００３】これら従来のプロセッサでは、マルチプロ
セッサシステムにおける共有アドレス空間内の共有デー
タの更新時に特別な命令または命令プリフィックスを必
要とする。この命令プリフィックスにより排他的な操作
を実現する場合には、通常のデータ操作命令に対してバ
スロック付データアクセスを指定する命令プリフィック
スを付加する。プロセッサは、バスロックのプィフィッ
クスが付加された命令のデータアクセスバスサイクル起
動時にバスロック端子よりバスロック信号を出力する。 このデータアクセスが終了する、すなわちデータの更新
が終了すると、バスロック信号を止めている。

【０００４】このバスロック信号を制御する命令が用い
られる場合は、特定の２つの命令に、それぞれバスロッ
ク信号の出力と停止の機能を持たせている。このバスロ
ック信号制御命令の間に通常のデータ操作命令を挟み込
むことにより、データアクセスバスサイクル全体にバス
ロック信号を付加して排他的なデータ操作を行う。

【０００５】

【発明が解決しようとする課題】上述した従来のプロセ
ッサでは、共有データの更新時に特別のプリフィックス
や命令を使用するため、命令コード・サイズが大きくな
るという欠点がある。

【０００６】本発明の目的は、ページテーブルエントリ
内に共有ビットを設け、ＴＬＢのエントリ内にもＴＬＢ
共有ビットを設けることにより、一般の命令のオペラン
ドアドレスのアドレス変換時に共有空間アクセスである
ことを検出してバスロック信号を制御し、命令コードサ
イズの増加を抑えたバスロック制御装置を提供すること
にある。

【０００７】

【課題を解決するための手段】本発明の構成は、ページ
ングによる仮想記憶方式を採用し主記憶装置上のアドレ
ス変換テーブルにより仮想アドレスから実アドレスへの
アドレス変換を行い、かつこのアドレス変換にアドレス
変換索引機構（ＴＬＢ）を介在させたアドレス変換装置
を持つ複数のプロセッサを有するシステムのバスロック
制御装置において、ページングテーブルエントリ（ＰＴ
Ｅ）内に複数のプロセッサにページが共有されているこ
とを示す共有ビットを設け、前記ＴＬＢのエントリ入替
時に前記ＰＴＥ内の共有ビットの値が設定されるＴＬＢ
共有ビットを前記ＴＬＢ内のデータ部に設け、メモリ上
のオペランドの演算命令をオペランド・アドレス変換す
る時に、前記ＴＬＢ内有ビットを検出手段により検出し
てバスロック信号を制御手段により制御することにより
、共有アドレス空間に対する演算を行う時に自動的にバ
スロック信号を付加するようにしたことを特徴とする。

【０００８】

【実施例】図１は本発明の一実施例のプロセッサにおけ
るＴＬＢとバス制御部とを示すブロック図である。

【０００９】図２は図１の実施例を用いたプロセッサ２
個を使用した情報処理装置のブロック図である。図２に
おいて、プロセッサ（＃１）１とプロセッサ（＃２）と
がシステムバス３を介して主記憶装置４と接続されマル
チプロセッサシステムを構成している。各プロセッサ１
，２は仮想記憶方式によりメモリ管理を行っており、プ
ロセッサ間の共有データを主記憶装置４上で共有してい
る。

【００１０】図３はプロセッサ１とプロセッサ２での仮
想アドレスの変換方式を説明する模式的ブロック図であ
る。図のように、３２ビット長の仮想アドレス３１は、
上位ビット側から２ビットのセクションＩＤ３２、１０
ビットのエリアＩＤ３３、８ビットページＩＤ３４、１
２ビットのページ内オフセット３５に分けられる。

【００１１】仮想アドレス３１から実アドレス１２への
変換は、まず始めにセクションＩＤ３２によりプロセッ
サ内のエリア・テーブル・レジスタ３６から対応するレ
ジスタが選択される。次に、エリアテーブルレジスタ３
６内のエリアテーブルベースアドレス３７で指定される
エリアテーブル３８の中から、エリアＩＤ３３で指定さ
れるエリア・テーブル・エントリ（ＡＴＥ）３９が選択
される。次に、ＡＴＥ３９内のページテーブルベースア
ドレス４０で指定されるページテーブル４１の中からペ
ージＩＤ３４で指定されるページテーブルエントリ（Ｐ
ＴＥ）４２が選択される。最後に、ＰＴＥ内の実ページ
番号４３で指定されたページ４４の中からページ内オフ
セット３５の分を加えたものが変換された実アドレスと
なる。

【００１２】図２の各プロセッサ１，２はＴＬＢ１０を
持っており、図３において、一度仮想アドレス３１から
実アドレス１２への変換が行われると、その変換結果は
ＴＬＢ１０に蓄えられる。すなわち、仮想アドレス３１
の上位２０ビット４８がＴＬＢエントリの連想部４６に
、変換結果の実ページ番号４３と保護情報などの仮想記
憶管理情報がデータ部４７に設定されＴＬＢエントリが
有効となる。

【００１３】再び、同一仮想アドレス３１の変換が行わ
れると仮想アドレス３１の上位２０ビット４８がＴＬＢ
１０内の各有効エントリの連想部４６と比較される。こ
の比較の結果が一致すると、データ部４７から実ページ
番号４３を読み出されてページ内オフセット３５と合せ
て直ちに実アドレス１２を得る。

【００１４】図４はページテーブルエントリ（ＰＴＥ）
４２の内容を示したデータ配置図である。このＰＴＥ４
２は、実ページ番号４３，共有ビット５１，モディファ
イビット５２，有効ビット５３と、その他の仮想記憶管
理情報とから成り立っている。有効ビット（Ｖ）５３は
、ＰＴＥ４２が有効か否かを示し、モデファイビット（
Ｍ）５２はこのＰＴＥ４２で指定されるページに対して
書込みが行われたか否かを示し、オペレーティングシス
テムが仮想記憶管理を行うために使用される。共有ビッ
ト（Ｓ）５１は、このＰＴＥ４２で指定されるページが
他のプロセッサと共有されているか否かを示す。

【００１５】図５はＴＬＢ１０の内容を示す模式図であ
る。ＴＬＢ１０の内のエントリは連想部４６とデータ部
４７とから構成される。連想部４６は仮想アドレス３１
の上位２０ビット４８とＴＬＢエントリの有効ビット５
１とからなり、データ部４７は実ページ番号４３とＴＬ
Ｂ内共有ビット５２とモディファイビット５３の他仮想
記憶管理情報から構成される。

【００１６】図１において、本実施例の共有アドレス空
間に対する演算時のバスロック制御について説明する。 仮想アドレス３１とアクセスの種類を表すアクセスタグ
信号１１は、ＴＬＢ１０によって前述のとおりアドレス
変換され、実アドレス１２とアクセスタグ信号１１とＴ
ＬＢ内共有ビット信号１３とが出力される。

【００１７】これらＴＬＢ１０からの出力は、バスコン
トロールユニット（ＢＣＵ）１４に入力される。ＢＣＵ
１４は、ＴＬＢ１０からの信号を基に実際のバスサイク
ルの起動を行う。ＢＣＵ１４はアドレスバス１５，デー
タバス１６，リードライト信号（Ｒ／Ｗ）１７，バスサ
イクルスタート信号（ＢＣＹＳＴの反転信号）１８，バ
スロック信号（ＢＬＯＣＫ）２０を制御し、レディ信号
（ＲＥＡＤＹ）１９に応じてバスサイクルを終了させる
。ＢＣＵ１４の内部には、バスロック信号２０を制御す
るバスロック信号制御ブロック（ＢＬＯＣＫＣＯＮＴ）
２１を有する。

【００１８】仮想アドレス３１に対応するエントリがＴ
ＬＢ１０になかった場合には、図３で示したようにアド
レス変換が行われ、読込んだＰＴＥ４２がＴＬＢ１０へ
送られて実アドレス１２が得られると共に、ＴＬＢ１０
内に新たなエントリが作成され、すなわちアドレス変換
時には必ずＴＬＢ１０が使用されることになる。アドレ
ス変換時に読出されたＴＬＢ内共有ビット信号１３は、
ＢＬＯＣＫＣＯＮＴ２１に入力される。アクセスの種類
を表すアクセスダク信号１１が、リードモディファイラ
イトのオペランドアクセスを示しており、かつＴＬＢ内
共有ビット信号１３が共有空間であることを示していた
場合には、ＢＬＯＣＫＣＯＮＴ２１によりＢＬＯＣＫ２
０がリードモディファイライトのリードとライトのバス
サイクルにわたってアクティブとなる。

【００１９】図６（ａ）はＴＬＢ内共有ビット信号１３
が共有空間を示さなかった場合のリードモディファイラ
イトバスサイクルのタイミング図、図６（ｂ）は共有空
間を示した場合のリードモディファイライトのバスサイ
クルのタイミング図を示す。このようにして通常のメモ
リに対するリードモディファイライト操作を共有アドレ
ス空間に対してはバスロック付で行うことができる。

【００２０】本発明の第２の実施例として、図１のＢＬ
ＯＣＫＣＯＮＴ２１によりアクセス例外信号２２（点線
）を生成する場合を説明する。図１において、アクセス
の種類を表すアクセスタグ信号１１が、ストリングリー
ドやストリングライトのような複数バスサイクルにわた
るオペランドアクセスを示し、かつＴＬＢ内共有ビット
信号１３が共有空間であることを示していた場合には、
ＢＬＯＣＫＣＯＮＴ２１はアクセス例外信号２２を生成
するようにする。この場合は、アクセス例外信号２２に
よって例外を発生させることにより、共有メモリ空間に
対して長期間ＢＬＯＣＫ２０付きアクセスを行うことを
未然に防ぐことができる。

【００２１】

【発明の効果】以上説明したように本発明は、マルチプ
ロセッサシステムにおいてページテーブルエントリとＴ
ＬＢエントリ内にそれぞれ共有ビットを設けることによ
り、共有空間上のデータ更新時のバスロック信号の制御
を自動的に行うことができ、そのため特別な命令プリフ
ィックスや命令を使用せずに、通常の命令を用いてプロ
グラムが作成でき、命令コードサイズの増加を抑えるこ
とができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を用いたプロセッサ内のＴＬ
ＢとＢＣＵのブロック図

【図２】本実施例のプロセッサを用いたマルチプロセッ
サシステムのブロック図

【図３】本実施例のプロセッサのアドレス変換を示す模
式的ブロック図

【図４】図３のページテーブルエントリの構成を示す配
置図

【図５】ＴＬＢの構成を示す配置図

【図６】本実施例による共有データ更新を示すタイミン
グチャート

【符号の説明】

１，２　　　　プロセッサ ３　　　　システムバス ４　　　　主記憶装置 １０　　　　アドレス変換索引機構（ＴＬＢ）１１　　
　　アクセスタグ信号 １２　　　　実アドレス １３　　　　ＴＬＢ内共有ビット信号 １４　　　　バスコントロールユニット１５　　　　ア
ドレスバス １６　　　　データバス １７　　　　リードライト信号 １８　　　　バスサイクルスタート信号１９　　　　レ
ディ信号 ２０　　　　バスロック信号 ２１　　　　バスロック信号制御ブロック２２　　　　
アクセス例外信号 ３１　　　　仮想アドレス ３２　　　　セクションＩＤ ３３　　　　エリアＩＤ ３４　　　　ページＩＤ ３５　　　　ページ内オフセット ３６　　　　エリアテーブル・レジスタ３８　　　　エ
リアテーブル ３９　　　　エリアテーブルエントリ（ＡＴＥ）４１　
　　　ページ・テーブル ４２　　　　ＰＴＥ ４３　　　　実ページ番号 ４４　　　　ページ ４６　　　　連想部 ４７　　　　データ部 ４８　　　　上位２０ビット ５１　　　　共有ビット（Ｓ） ５２　　　　モディファイビット（Ｍ）５３　　　　有
効ビット（Ｖ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ページングによる仮想記憶方式を採用
   し主記憶装置上のアドレス変換テーブルにより仮想アド
   レスから実アドレスへのアドレス変換を行い、かつこの
   アドレス変換にアドレス変換索引機構（ＴＬＢ）を介在
   させたアドレス変換装置を持つ複数のプロセッサを有す
   るシステムのバスロック制御装置において、ページング
   テーブルエントリ（ＰＴＥ）内に複数のプロセッサにペ
   ージが共有されていることを示す共有ビットを設け、前
   記ＴＬＢのエントリ入替時に前記ＰＴＥ内の共有ビット
   の値が設定されるＴＬＢ共有ビットを前記ＴＬＢ内のデ
   ータ部に設け、メモリ上のオペランドの演算命令をオペ
   ランド・アドレス変換する時に、前記ＴＬＢ共有ビット
   を検出手段により検出してバスロック信号を制御手段に
   より制御することにより、共有アドレス空間に対する演
   算を行う時に自動的にバスロック信号を付加するように
   したことを特徴とするバスロック制御装置。