JPS6141021B2 - - Google Patents
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- JPS6141021B2 JPS6141021B2 JP55172263A JP17226380A JPS6141021B2 JP S6141021 B2 JPS6141021 B2 JP S6141021B2 JP 55172263 A JP55172263 A JP 55172263A JP 17226380 A JP17226380 A JP 17226380A JP S6141021 B2 JPS6141021 B2 JP S6141021B2
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- 238000006243 chemical reaction Methods 0.000 claims description 67
- 238000012545 processing Methods 0.000 claims description 37
- 238000013519 translation Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 15
- HTRJZMPLPYYXIN-UHFFFAOYSA-N 2-acetamido-3-[[4-[(2-acetamido-2-carboxyethyl)sulfanylcarbothioylamino]phenyl]carbamothioylsulfanyl]propanoic acid Chemical compound CC(=O)NC(C(O)=O)CSC(=S)NC1=CC=C(NC(=S)SCC(NC(C)=O)C(O)=O)C=C1 HTRJZMPLPYYXIN-UHFFFAOYSA-N 0.000 description 4
- 101100305901 Mus musculus Rnase2b gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、仮想記憶方式の仮想計算機システム
として動作できる計算機システムにおいて、アド
レス変換を高速で行い得るようにしたものであ
る。
として動作できる計算機システムにおいて、アド
レス変換を高速で行い得るようにしたものであ
る。
第１図は仮想計算機システムにおける主記憶割
付けを示すものであつて、１は主記憶、２は絶対
ベース・レジスタ、３はアドレス限界レジスタ、
４はプレフイクス・レジスタをそれぞれ示してい
る。主記憶１は複数のドメインに分割され、各ド
メインは仮想計算機VMiやVMjなどに割付けられ
ると共に、最後のドメインはHPVログラム（ハ
イパバイザ・プログラム）に割付けられている。
仮想計算機に割付けられたVMiドメインやVMjド
メインには、プレフイクス領域が設けられ、残り
の領域はオペレーテイング・システムおよび処理
プログラムに割当てられている。システム絶対ア
ドレスとは、主記憶のスタート・アドレスを０番
地とし、エンド・アドレスをＸMB番地とするもの
である。ドメイン絶対アドレスとは、仮想計算機
に対して与えられたドメインの先頭を０番地と
し、そのドメインの最後をxiもしくはxj番地とす
るものである。絶対ベース・レジスタ２は、仮想
計算機に割付けられたドメインの先頭を示し、ア
ドレス限界レジスタ３はそのドメインの最終を示
しており、プレフイクス・レジスタ４は、ドメイ
ン内のプレフイクス領域の先頭を示している。
付けを示すものであつて、１は主記憶、２は絶対
ベース・レジスタ、３はアドレス限界レジスタ、
４はプレフイクス・レジスタをそれぞれ示してい
る。主記憶１は複数のドメインに分割され、各ド
メインは仮想計算機VMiやVMjなどに割付けられ
ると共に、最後のドメインはHPVログラム（ハ
イパバイザ・プログラム）に割付けられている。
仮想計算機に割付けられたVMiドメインやVMjド
メインには、プレフイクス領域が設けられ、残り
の領域はオペレーテイング・システムおよび処理
プログラムに割当てられている。システム絶対ア
ドレスとは、主記憶のスタート・アドレスを０番
地とし、エンド・アドレスをＸMB番地とするもの
である。ドメイン絶対アドレスとは、仮想計算機
に対して与えられたドメインの先頭を０番地と
し、そのドメインの最後をxiもしくはxj番地とす
るものである。絶対ベース・レジスタ２は、仮想
計算機に割付けられたドメインの先頭を示し、ア
ドレス限界レジスタ３はそのドメインの最終を示
しており、プレフイクス・レジスタ４は、ドメイ
ン内のプレフイクス領域の先頭を示している。
第２図イは仮想計算機システムでない通常計算
機システムの論理アドレス―システム絶対アドレ
スの変換過程を示しており、第２図ロは第１図に
示すような仮想計算機システムにおける論理アド
レス―システム絶対アドレスの変換過程を示して
いる。
機システムの論理アドレス―システム絶対アドレ
スの変換過程を示しており、第２図ロは第１図に
示すような仮想計算機システムにおける論理アド
レス―システム絶対アドレスの変換過程を示して
いる。
第２図イに示すように通常計算機システムにお
いては、セグメント・テーブル起点レジスタ
STOの内容と論理アドレスのセグメント・イン
デツクス部SiXの内容とが加算され、次いでプレ
フイクス変換がなされ、このようにして得られた
アドレスによつて、バツフア・メモリBSがアク
セスされ、セグメント・テーブル・エントリ
STEが読出される。読出されたセグメント・テ
ーブル・エントリSTEの内容と論理アドレスの
ページ・インデツクス部PiXの内容が加算され、
次いでプレフイクス変換され、このようにして得
られたアドレスによつてバツフア・メモリBSが
アクセスされ、ページ・テーブル・エントリ
PTEが読出される。読出されたページ・テーブ
ル・エントリPTEの内容は論理アドレスの実ア
ドレス部と加算され、次いでプレフイクス処理さ
れ、論理アドレスに対応するシステム絶対アドレ
スが得られる。そして、このシステム絶対アドレ
スに基づいて、主記憶がアクセスされる。
いては、セグメント・テーブル起点レジスタ
STOの内容と論理アドレスのセグメント・イン
デツクス部SiXの内容とが加算され、次いでプレ
フイクス変換がなされ、このようにして得られた
アドレスによつて、バツフア・メモリBSがアク
セスされ、セグメント・テーブル・エントリ
STEが読出される。読出されたセグメント・テ
ーブル・エントリSTEの内容と論理アドレスの
ページ・インデツクス部PiXの内容が加算され、
次いでプレフイクス変換され、このようにして得
られたアドレスによつてバツフア・メモリBSが
アクセスされ、ページ・テーブル・エントリ
PTEが読出される。読出されたページ・テーブ
ル・エントリPTEの内容は論理アドレスの実ア
ドレス部と加算され、次いでプレフイクス処理さ
れ、論理アドレスに対応するシステム絶対アドレ
スが得られる。そして、このシステム絶対アドレ
スに基づいて、主記憶がアクセスされる。
第２図ロは、第１図に示すような仮想計算機シ
ステムにおける論理アドレス―システム絶対アド
レスの変換を示すものである。第２図ロの変換処
理は、第２図イのものと異つて、セグメント・テ
ーブル・エントリSTEを求める過程、セグメン
ト・テーブル・エントリSTEに基づいてペー
ジ・テーブル・エントリPTEを求める過程およ
びページ・テーブル・エントリPTEに基づいて
システム絶対アドレスを求める過程のそれぞれ
に、絶対ベース・レジスタの内容を加算する処理
が追加されている。
ステムにおける論理アドレス―システム絶対アド
レスの変換を示すものである。第２図ロの変換処
理は、第２図イのものと異つて、セグメント・テ
ーブル・エントリSTEを求める過程、セグメン
ト・テーブル・エントリSTEに基づいてペー
ジ・テーブル・エントリPTEを求める過程およ
びページ・テーブル・エントリPTEに基づいて
システム絶対アドレスを求める過程のそれぞれ
に、絶対ベース・レジスタの内容を加算する処理
が追加されている。
第２図ロに示すように第１図のような仮想計算
機において論理アドレスをシステム絶対アドレス
に変換する場合には、絶対ベース・レジスタの内
容を加算することが必要となるが、この加算処理
のために特別のタイム・スロツトを割当てると、
仮想計算機システムにおけるアドレス変換処理が
通常計算機システムのアドレス変換処理よりも著
しく遅くなるという問題が生ずる。
機において論理アドレスをシステム絶対アドレス
に変換する場合には、絶対ベース・レジスタの内
容を加算することが必要となるが、この加算処理
のために特別のタイム・スロツトを割当てると、
仮想計算機システムにおけるアドレス変換処理が
通常計算機システムのアドレス変換処理よりも著
しく遅くなるという問題が生ずる。
本発明は、上記の問題点を解決するものであつ
て、仮想計算機システムとして動作できる計算機
システムにおいて論理アドレスからシステム絶対
アドレスへの変換処理を高速で行い得るようにす
ることを目的としている。そしてそのため、本発
明の記憶制御ユニツトは、実効アドレス・レジス
タと、変換牽引緩衝機構と、バツフア・メモリ
と、上記実効アドレス・レジスタに格納された論
理アドレスのセグメント・インデツクス部の内容
がセツトされるセグメント・レジスタと、上記実
効アドレス・レジスタのページ・インデツクス部
の内容がセツトされるページ・レジスタと、セグ
メント・テーブル起点アドレスもしくはセグメン
ト・テーブル・エントリの内容もしくはページ・
テーブル・エントリの内容がセツトされる変換レ
ジスタと、上記セグメント・レジスタもしくはペ
ージ・レジスタの内容と上記変換レジスタの内容
を加算する第１の加算器と、上記セグメント・レ
ジスタを上記第１の加算器の入力に接続する第１
のゲートと、上記ページ・レジスタを上記第１の
加算器の入力に接続する第２のゲートと、該第１
の加算器の出力を処理するプレフイクス処理部
と、該プレフイクス処理部の出力と仮想計算機に
割当てられているドメインの先頭アドレスを示す
絶対ベース・レジスタの内容とを加算すると共に
出力が上記実効アドレス・レジスタに入力された
第２の加算器とを備え、優先選択サイクルでは優
先順位に従つて１個の要求を選択し、バツフア・
メモリ・アクセス・サイクルでは上記変換牽引緩
衝機構及びバツフア・メモリをアクセスし、結果
サイクルでは上記のレジスタにデータをセツトす
るように制御される記憶制御ユニツトにおいて、
上記変換牽引緩衝機構の中に上記実効アドレス・
レジスタの論理アドレスと一致するものが存在し
ないことが判つたとき、又はセグメント・テーブ
ル・エントリ検索中でありアドレス変換処理の結
果サイクルであり且つ該当するデータが上記バツ
フア・メモリに存在しないときに、上記結果サイ
クル中に上記第１のゲートを介して上記セグメン
ト・レジスタの内容を第１の加算器に入力し、上
記第１の加算器、プレフイクス処理部および第２
の加算器より成る変換用アドレス計算部が変換ア
ドレス計算処理を開始できるようにし、セグメン
ト・テーブル・エントリ検索中であり且つアドレ
ス変換処理のバツフア・メモリ・アクセス・サイ
クルであるときに、上記結果サイクル中に上記第
２のゲートを介して上記ページ・レジスタの内容
を上記第１の加算器に入力し、上記第１の加算
器、プレフイクス処理部および第２の加算器より
成る変換用アドレス計算部が変換アドレス計算処
理を開始できるようにしたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
て、仮想計算機システムとして動作できる計算機
システムにおいて論理アドレスからシステム絶対
アドレスへの変換処理を高速で行い得るようにす
ることを目的としている。そしてそのため、本発
明の記憶制御ユニツトは、実効アドレス・レジス
タと、変換牽引緩衝機構と、バツフア・メモリ
と、上記実効アドレス・レジスタに格納された論
理アドレスのセグメント・インデツクス部の内容
がセツトされるセグメント・レジスタと、上記実
効アドレス・レジスタのページ・インデツクス部
の内容がセツトされるページ・レジスタと、セグ
メント・テーブル起点アドレスもしくはセグメン
ト・テーブル・エントリの内容もしくはページ・
テーブル・エントリの内容がセツトされる変換レ
ジスタと、上記セグメント・レジスタもしくはペ
ージ・レジスタの内容と上記変換レジスタの内容
を加算する第１の加算器と、上記セグメント・レ
ジスタを上記第１の加算器の入力に接続する第１
のゲートと、上記ページ・レジスタを上記第１の
加算器の入力に接続する第２のゲートと、該第１
の加算器の出力を処理するプレフイクス処理部
と、該プレフイクス処理部の出力と仮想計算機に
割当てられているドメインの先頭アドレスを示す
絶対ベース・レジスタの内容とを加算すると共に
出力が上記実効アドレス・レジスタに入力された
第２の加算器とを備え、優先選択サイクルでは優
先順位に従つて１個の要求を選択し、バツフア・
メモリ・アクセス・サイクルでは上記変換牽引緩
衝機構及びバツフア・メモリをアクセスし、結果
サイクルでは上記のレジスタにデータをセツトす
るように制御される記憶制御ユニツトにおいて、
上記変換牽引緩衝機構の中に上記実効アドレス・
レジスタの論理アドレスと一致するものが存在し
ないことが判つたとき、又はセグメント・テーブ
ル・エントリ検索中でありアドレス変換処理の結
果サイクルであり且つ該当するデータが上記バツ
フア・メモリに存在しないときに、上記結果サイ
クル中に上記第１のゲートを介して上記セグメン
ト・レジスタの内容を第１の加算器に入力し、上
記第１の加算器、プレフイクス処理部および第２
の加算器より成る変換用アドレス計算部が変換ア
ドレス計算処理を開始できるようにし、セグメン
ト・テーブル・エントリ検索中であり且つアドレ
ス変換処理のバツフア・メモリ・アクセス・サイ
クルであるときに、上記結果サイクル中に上記第
２のゲートを介して上記ページ・レジスタの内容
を上記第１の加算器に入力し、上記第１の加算
器、プレフイクス処理部および第２の加算器より
成る変換用アドレス計算部が変換アドレス計算処
理を開始できるようにしたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
第３図は本発明の要部の１実施例のブロツク
図、第４図は従来の論理アドレス―システム絶対
アドレスの変換を説明する図、第５図はバツフ
ア・メモリに所望のセグメント・テーブルが存在
しなかつた場合における従来方式の論理アドレス
―システム絶対アドレスの変換を説明する図、第
６図は本発明による論理アドレス―システム絶対
アドレスの変換を説明する図、第７図は所望のセ
グメント・テーブルがバツフア・メモリ上に存在
しなかつた場合における本発明による論理アドレ
ス―システム絶対アドレスの変換を説明する図、
第８図はSEL―SGRおよびSEL―PGR信号を生
成する信号発生回路のブロツク図、第９図は
TLB FOUND時における第３図の装置の動作を
説明する図である。
図、第４図は従来の論理アドレス―システム絶対
アドレスの変換を説明する図、第５図はバツフ
ア・メモリに所望のセグメント・テーブルが存在
しなかつた場合における従来方式の論理アドレス
―システム絶対アドレスの変換を説明する図、第
６図は本発明による論理アドレス―システム絶対
アドレスの変換を説明する図、第７図は所望のセ
グメント・テーブルがバツフア・メモリ上に存在
しなかつた場合における本発明による論理アドレ
ス―システム絶対アドレスの変換を説明する図、
第８図はSEL―SGRおよびSEL―PGR信号を生
成する信号発生回路のブロツク図、第９図は
TLB FOUND時における第３図の装置の動作を
説明する図である。
第３図は本発明による記憶制御ユニツト（Ｓ―
ユニツト）の１実施例構成を示すものであつて、
５は実効アドレス・レジスタ、６はTLBの論理
アドレス部、７はTLBの実アドレス部、８はバ
ツフア・メモリのタグ部、９はバツフア・メモ
リ、１０は実効アドレス・コピー・レジスタ、１
１はムーブイン・レジスタ、１２は比較レジス
タ、１３は比較器、１４は実アドレス・レジス
タ、１５はタグ・マツチ・レジスタ、１６はOR
回路、１７はアライン回路、１８は第１制御レジ
スタ、１９はビツト・アライン回路、２０はセグ
メント・レジスタ、２１はページ・レジスタ、Ｇ
１ないしＧ３はゲート、２２はページ内アドレス
格納部、２３は主記憶アドレス・レジスタ、２４
はライン存在表示部、２５は変換レジスタ、２６
は変換アドレス計算部、２７―１と２７―２はア
ドレス変換用加算器、２８はプレフイクス処理
部、TFDはTLB FOUNDをそれぞれ示してい
る。２５′はワードレジスタでオペランド又はイ
ンストラクシヨンフエツチ時、フエツチデータを
要求元のＥ又はｉユニツトへ転送するレジスタで
ある。
ユニツト）の１実施例構成を示すものであつて、
５は実効アドレス・レジスタ、６はTLBの論理
アドレス部、７はTLBの実アドレス部、８はバ
ツフア・メモリのタグ部、９はバツフア・メモ
リ、１０は実効アドレス・コピー・レジスタ、１
１はムーブイン・レジスタ、１２は比較レジス
タ、１３は比較器、１４は実アドレス・レジス
タ、１５はタグ・マツチ・レジスタ、１６はOR
回路、１７はアライン回路、１８は第１制御レジ
スタ、１９はビツト・アライン回路、２０はセグ
メント・レジスタ、２１はページ・レジスタ、Ｇ
１ないしＧ３はゲート、２２はページ内アドレス
格納部、２３は主記憶アドレス・レジスタ、２４
はライン存在表示部、２５は変換レジスタ、２６
は変換アドレス計算部、２７―１と２７―２はア
ドレス変換用加算器、２８はプレフイクス処理
部、TFDはTLB FOUNDをそれぞれ示してい
る。２５′はワードレジスタでオペランド又はイ
ンストラクシヨンフエツチ時、フエツチデータを
要求元のＥ又はｉユニツトへ転送するレジスタで
ある。
実効アドレス・レジスタ５には論理アドレス又
は実アドレスがセツトされる。TLBの論理アド
レス部６には論理アドレスが格納され、TLB実
アドレス部７にはシステム絶対アドレスが格納さ
れている。タグ部８はバツフア・メモリ９のデー
タの管理情報が格納される。TLBの論理アドレ
ス部６、TLBの実アドレス部７およびタグ部８
は、実効アドレス・レジスタ５にセツトされる論
理アドレスの一部、即ちTLBは論理アドレスの
上位（例えば１２〜１９BiT）、TAGは論理アド
レス下位（ページ内変位の部分で２０〜２５
BiT）によつて同時にアクセスされる。実効アド
レス・レジスタ５の内容は１サイクル後に実効ア
ドレス・コピー・レジスタ１０に移され、バツフ
ア・メモリ９は実効アドレス・コピー・レジスタ
１０によつてTAGのアクセスと同一アドレスで
アクセスされる。論理アドレスに対応するシステ
ム絶対アドレスを求める場合、TLBの論理アド
レス部６に該当するものが存在すると（この時
TFDはON“１”になる）、TLBの実アドレス部
７から読出されたシステム絶対アドレスは実アド
レス・レジスタにセツトされる。該当とは、
EAR５にある論理アドレスとTLB６にあるアド
レスが同一MV内でかつ同一仮想空間（これはiD
で識別）でかつ同一アドレスであるということで
ある。これと同時にタグ部８にこのシステム絶対
アドレスに一致するものがあるか否かがチエツク
される。一致するものが存在するときには、バツ
フア・メモリ９から読出されたデータの内の１個
が選択され、選択されたデータがアライン回路１
７を経由してWR２９にセツトされ要求元に送ら
れる。バツフア・メモリ９に該当するデータが存
在しないときには、実アドレス・レジスタ１４の
内容は主記憶アドレス・レジスタ２３に移され、
そして主記憶がアクセスされる。主記憶からムー
ブ・インされたデータはムーブイン・レジスタ１
１にセツトされ、ゲートＧ３およびアライン回路
１７を経由して要求元へ送られる。
は実アドレスがセツトされる。TLBの論理アド
レス部６には論理アドレスが格納され、TLB実
アドレス部７にはシステム絶対アドレスが格納さ
れている。タグ部８はバツフア・メモリ９のデー
タの管理情報が格納される。TLBの論理アドレ
ス部６、TLBの実アドレス部７およびタグ部８
は、実効アドレス・レジスタ５にセツトされる論
理アドレスの一部、即ちTLBは論理アドレスの
上位（例えば１２〜１９BiT）、TAGは論理アド
レス下位（ページ内変位の部分で２０〜２５
BiT）によつて同時にアクセスされる。実効アド
レス・レジスタ５の内容は１サイクル後に実効ア
ドレス・コピー・レジスタ１０に移され、バツフ
ア・メモリ９は実効アドレス・コピー・レジスタ
１０によつてTAGのアクセスと同一アドレスで
アクセスされる。論理アドレスに対応するシステ
ム絶対アドレスを求める場合、TLBの論理アド
レス部６に該当するものが存在すると（この時
TFDはON“１”になる）、TLBの実アドレス部
７から読出されたシステム絶対アドレスは実アド
レス・レジスタにセツトされる。該当とは、
EAR５にある論理アドレスとTLB６にあるアド
レスが同一MV内でかつ同一仮想空間（これはiD
で識別）でかつ同一アドレスであるということで
ある。これと同時にタグ部８にこのシステム絶対
アドレスに一致するものがあるか否かがチエツク
される。一致するものが存在するときには、バツ
フア・メモリ９から読出されたデータの内の１個
が選択され、選択されたデータがアライン回路１
７を経由してWR２９にセツトされ要求元に送ら
れる。バツフア・メモリ９に該当するデータが存
在しないときには、実アドレス・レジスタ１４の
内容は主記憶アドレス・レジスタ２３に移され、
そして主記憶がアクセスされる。主記憶からムー
ブ・インされたデータはムーブイン・レジスタ１
１にセツトされ、ゲートＧ３およびアライン回路
１７を経由して要求元へ送られる。
TLB NOT FOUNDのときには、セグメン
ト・テーブルおよびページ・テーブルに基づくア
ドレス変換が行われる。実効アドレス・レジスタ
５の論理アドレスは、１サイクル後には比較レジ
スタ１２に移され、しかる後に論理アドレスのセ
グメント・インデツクス部SiXおよびページ・イ
ンデツクス部PiXがビツト・アライン回路１９に
入力され、ページ内アドレスはページ内アドレス
格納部２２に格納される。ビツト・アライン回路
１９に入力されたセグメント・インデツクス部
SiXおよびページ・インデツクス部PiXの内容の
それぞれは所定量だけシフトされ、セグメント・
レジスタ２０およびページ・レジスタ２１にセツ
トされる。
ト・テーブルおよびページ・テーブルに基づくア
ドレス変換が行われる。実効アドレス・レジスタ
５の論理アドレスは、１サイクル後には比較レジ
スタ１２に移され、しかる後に論理アドレスのセ
グメント・インデツクス部SiXおよびページ・イ
ンデツクス部PiXがビツト・アライン回路１９に
入力され、ページ内アドレスはページ内アドレス
格納部２２に格納される。ビツト・アライン回路
１９に入力されたセグメント・インデツクス部
SiXおよびページ・インデツクス部PiXの内容の
それぞれは所定量だけシフトされ、セグメント・
レジスタ２０およびページ・レジスタ２１にセツ
トされる。
セグメント・テーブル・エントリを求める場合
には、ゲートＧ１が開かれ、アドレス変換用加算
器２７―１の上側入力部に入力され、この加算器
２７―１の下側入力部には第１制御レジスタ１８
に格納されているセグメント・テーブル起点アド
レスが入力される。アドレス変換用加算器２７―
１から出力されるセグメント・インデツクスとセ
グメント・テーブル起点アドレスとの和はプレフ
イクス処理部２８に入力されてプレフイクス処理
され、プレフイクス処理部２８の出力はアドレス
変換用加算器２７―２の一方の入力部に入力され
る。アドレス変換用加算器２７―２の他方の入力
部には、絶対ページ・レジスタ２の内容が格納さ
れる。なお、通常計算機システムの場合には、絶
対ベース・レジスタ２の内容は数値“０”を示し
ている。アドレス変換用加算器２７―２からの出
力は実効アドレス・レジスタ５に格納され、所望
のセグメント・テーブル・エントリの読出しが行
われる。所望のセグメント・テーブル・エントリ
がバツフア・メモリに存在する場合には、バツフ
ア・メモリ９から読出されたセグメント・テーブ
ル・エントリの内容はアライン回路１７および変
換レジスタ２５を介してアドレス変換用加算器２
７―１の下側入力部に送られる。所望のセグメン
ト・テーブル・エントリがバツフア・メモリ９に
存在しない場合には、主記憶がアクセスされ、主
記憶から読出されたセグメント・テーブル・エン
トリの内容がムーブイン・レジスタ１１、ゲート
Ｇ３、アライン回路１９および変換用レジスタ２
５を介してアドレス変換用加算器２７―１の下側
入力部に入力される。
には、ゲートＧ１が開かれ、アドレス変換用加算
器２７―１の上側入力部に入力され、この加算器
２７―１の下側入力部には第１制御レジスタ１８
に格納されているセグメント・テーブル起点アド
レスが入力される。アドレス変換用加算器２７―
１から出力されるセグメント・インデツクスとセ
グメント・テーブル起点アドレスとの和はプレフ
イクス処理部２８に入力されてプレフイクス処理
され、プレフイクス処理部２８の出力はアドレス
変換用加算器２７―２の一方の入力部に入力され
る。アドレス変換用加算器２７―２の他方の入力
部には、絶対ページ・レジスタ２の内容が格納さ
れる。なお、通常計算機システムの場合には、絶
対ベース・レジスタ２の内容は数値“０”を示し
ている。アドレス変換用加算器２７―２からの出
力は実効アドレス・レジスタ５に格納され、所望
のセグメント・テーブル・エントリの読出しが行
われる。所望のセグメント・テーブル・エントリ
がバツフア・メモリに存在する場合には、バツフ
ア・メモリ９から読出されたセグメント・テーブ
ル・エントリの内容はアライン回路１７および変
換レジスタ２５を介してアドレス変換用加算器２
７―１の下側入力部に送られる。所望のセグメン
ト・テーブル・エントリがバツフア・メモリ９に
存在しない場合には、主記憶がアクセスされ、主
記憶から読出されたセグメント・テーブル・エン
トリの内容がムーブイン・レジスタ１１、ゲート
Ｇ３、アライン回路１９および変換用レジスタ２
５を介してアドレス変換用加算器２７―１の下側
入力部に入力される。
ページ・テーブル・エントリを求める場合に
は、ゲートＧ２が開かれ、ページ・インデツクス
とセグメント・テーブル・エントリの内容がアド
レス加算器２７―１によつて加算され、加算結果
がプレフイクス処理部２８でプレフイクス処理さ
れ、プレフイクス処理部２８の出力と絶対ベー
ス・レジスタ２の内容とが加算される。アドレス
変換用加算器２７―２からの出力は実効アドレ
ス・レジスタ５にセツトされ、所望のページ・テ
ーブル・エントリの読出しが行われる。バツフ
ア・メモリ９又は主記憶から読出されたページ・
テーブル・エントリは、アドレス変換用加算器２
７―１の下側入力部に入力される。
は、ゲートＧ２が開かれ、ページ・インデツクス
とセグメント・テーブル・エントリの内容がアド
レス加算器２７―１によつて加算され、加算結果
がプレフイクス処理部２８でプレフイクス処理さ
れ、プレフイクス処理部２８の出力と絶対ベー
ス・レジスタ２の内容とが加算される。アドレス
変換用加算器２７―２からの出力は実効アドレ
ス・レジスタ５にセツトされ、所望のページ・テ
ーブル・エントリの読出しが行われる。バツフ
ア・メモリ９又は主記憶から読出されたページ・
テーブル・エントリは、アドレス変換用加算器２
７―１の下側入力部に入力される。
ページ・テーブル・エントリの内容は、アドレ
ス変換用加算器２７―１をスルーで通り、プレフ
イクス処理部２８でプレフイクス処理される。プ
レフイクス処理部２８からの出力と絶対ベース・
レジスタ２の内容は、アドレス変換用加算器２７
―２によつて加算される。このときのアドレス変
換用加算器２７―２の出力が論理アドレスに対す
るシステム絶対アドレスを示している。
ス変換用加算器２７―１をスルーで通り、プレフ
イクス処理部２８でプレフイクス処理される。プ
レフイクス処理部２８からの出力と絶対ベース・
レジスタ２の内容は、アドレス変換用加算器２７
―２によつて加算される。このときのアドレス変
換用加算器２７―２の出力が論理アドレスに対す
るシステム絶対アドレスを示している。
第４図および第５図は従来の通常計算機システ
ムにおける論理アドレス―システム絶対アドレス
の変換を示す図である。第４図および第５図にお
いて、Ｐはプライオリテイ・サイクル、Ｂ１とＢ
２はバツフア・メモリのアクセス・サイクル、Ｒ
は結果サイクル、EARは実効アドレス・レジス
タ、Ｃ MPは比較レジスタ、LPはライン存在表
示部、SGRはセグメント・レジスタ、PGRはペ
ージ・レジスタ、TRは変換レジスタ、CR１は第
１制御レジスタ、STE―SRCHはセグメント・テ
ーブル・エントリのサーチ、PTE―SRCHはペー
ジ・テーブル・エントリのサーチ、TR―
PREFiXは変換時のプレフイクス処理、MSARは
主記憶アドレス・レジスタ、MSRQは主記憶アク
セス要求、TNFDはTLB NOT FOUND、BSは
バツフア・メモリ、MiRはムーブイン・レジス
タ、LMはライン不存在をそれぞれ示している。
ムにおける論理アドレス―システム絶対アドレス
の変換を示す図である。第４図および第５図にお
いて、Ｐはプライオリテイ・サイクル、Ｂ１とＢ
２はバツフア・メモリのアクセス・サイクル、Ｒ
は結果サイクル、EARは実効アドレス・レジス
タ、Ｃ MPは比較レジスタ、LPはライン存在表
示部、SGRはセグメント・レジスタ、PGRはペ
ージ・レジスタ、TRは変換レジスタ、CR１は第
１制御レジスタ、STE―SRCHはセグメント・テ
ーブル・エントリのサーチ、PTE―SRCHはペー
ジ・テーブル・エントリのサーチ、TR―
PREFiXは変換時のプレフイクス処理、MSARは
主記憶アドレス・レジスタ、MSRQは主記憶アク
セス要求、TNFDはTLB NOT FOUND、BSは
バツフア・メモリ、MiRはムーブイン・レジス
タ、LMはライン不存在をそれぞれ示している。
最初のＰサイクルで記憶制御部が外部から送ら
れて来る論理アドレスを選択したとすると、Ｂ１
サイクルでこの論理アドレスが実効アドレス・レ
ジスタ５にセツトされ、バツフア・メモリのアク
セスが開始される。Ｂ２サイクルになると、実効
アドレス・レジスタ５の内容は比較レジスタ５に
移される。Ｒサイクルになると、セグメント・イ
ンデツクスがセグメント・レジスタ２０に、ペー
ジ・インデツクスがページ・レジスタ２１に、セ
グメント・テーブル起点アドレスが変換レジスタ
２５にセツトされる。また、ＲサイクルでTLB
FOUNDか否かが判明する。TLB NOT FOUND
であると、変換テーブルに基づくアドレス変換処
理を行う必要がある。第２番目のＰサイクルでア
ドレス変換要求が選択されたとすると、TLB
NOT FOUNDであることを条件として、STE―
SRCHフラグがオンとなり、このフラグがオンと
なると、セグメント・テーブル起点アドレスとセ
グメント・インデツクスとが加算され、次いでプ
レフイクス処理され、この処理結果に基づいてバ
ツフア・メモリ９がアクセスされる。バツフア・
メモリ９に所望のセグメント・テーブル・エント
リSTEが存在すると、そのデータが読出され、
ライン存在表示フラグがオンとなる。第３番目の
Ｐサイクルでアドレス変換処理要求が選択された
とすると、ライン存在表示フラグがオンであるこ
とを条件として、STE―SRCHフラグがオフさ
れ、PTE―SRCHフラグがオンされる。PTE―
SRCHフラグがオンとなると、変換レジスタ２５
のセグメント・テーブル・エントリの内容とペー
ジ・インデツクスとが加算処理され、プレフイク
ス処理され、この処理結果に基づいてバツフア・
メモリ９がアクセスされる。所望のページ・テー
ブル・エントリPTEが存在すると、ライン存在
表示フラグがオンとなる。第４番目のＰサイクル
でアクセス変換要求が選択されると、TR―
PREFiXフラグがオンとなり、変換レジスタ２５
のページ・テーブル・エントリがプレフイクス処
理され、論理アドレスに対応するシステム絶対ア
ドレスが得られる。そして、このシステム絶対ア
ドレスによつて主記憶がクリアされる。
れて来る論理アドレスを選択したとすると、Ｂ１
サイクルでこの論理アドレスが実効アドレス・レ
ジスタ５にセツトされ、バツフア・メモリのアク
セスが開始される。Ｂ２サイクルになると、実効
アドレス・レジスタ５の内容は比較レジスタ５に
移される。Ｒサイクルになると、セグメント・イ
ンデツクスがセグメント・レジスタ２０に、ペー
ジ・インデツクスがページ・レジスタ２１に、セ
グメント・テーブル起点アドレスが変換レジスタ
２５にセツトされる。また、ＲサイクルでTLB
FOUNDか否かが判明する。TLB NOT FOUND
であると、変換テーブルに基づくアドレス変換処
理を行う必要がある。第２番目のＰサイクルでア
ドレス変換要求が選択されたとすると、TLB
NOT FOUNDであることを条件として、STE―
SRCHフラグがオンとなり、このフラグがオンと
なると、セグメント・テーブル起点アドレスとセ
グメント・インデツクスとが加算され、次いでプ
レフイクス処理され、この処理結果に基づいてバ
ツフア・メモリ９がアクセスされる。バツフア・
メモリ９に所望のセグメント・テーブル・エント
リSTEが存在すると、そのデータが読出され、
ライン存在表示フラグがオンとなる。第３番目の
Ｐサイクルでアドレス変換処理要求が選択された
とすると、ライン存在表示フラグがオンであるこ
とを条件として、STE―SRCHフラグがオフさ
れ、PTE―SRCHフラグがオンされる。PTE―
SRCHフラグがオンとなると、変換レジスタ２５
のセグメント・テーブル・エントリの内容とペー
ジ・インデツクスとが加算処理され、プレフイク
ス処理され、この処理結果に基づいてバツフア・
メモリ９がアクセスされる。所望のページ・テー
ブル・エントリPTEが存在すると、ライン存在
表示フラグがオンとなる。第４番目のＰサイクル
でアクセス変換要求が選択されると、TR―
PREFiXフラグがオンとなり、変換レジスタ２５
のページ・テーブル・エントリがプレフイクス処
理され、論理アドレスに対応するシステム絶対ア
ドレスが得られる。そして、このシステム絶対ア
ドレスによつて主記憶がクリアされる。
第５図は第８サイクル目がライン不存在を示す
場合の動作を示している。所望のセグメント・テ
ーブル・エントリがバツフア・メモリ９に存在し
なかつたときには、主記憶がアクセスされ、主記
憶から読出されたセグメント・テーブル・エント
リがムーブイン・レジスタ１１を介して変換レジ
スタ２５にセツトされる。その後の処理は第４図
の場合と同じである。
場合の動作を示している。所望のセグメント・テ
ーブル・エントリがバツフア・メモリ９に存在し
なかつたときには、主記憶がアクセスされ、主記
憶から読出されたセグメント・テーブル・エント
リがムーブイン・レジスタ１１を介して変換レジ
スタ２５にセツトされる。その後の処理は第４図
の場合と同じである。
第４図および第５図に示す従来の通常計算機シ
ステムにおいては絶対ベース・レジスタ２の内容
に基づくアドレスの修正は不要であり、アドレス
変換用加算器２７―２は省略されていた。ところ
が第１図のような仮想計算機システムにおいて
は、システム絶対アドレスを求めるためには、絶
対ベース・レジスタの内容を加算する処理が必要
となる。第４図および第５図に示したような従来
方式において絶対ベース・レジスタの内容に基づ
くアドレスのげた履かせを実施しようとすると、
ゲート段数が増加し、１サイクル中には処理不可
能となりその結果、ＰサイクルとＢ１サイクルと
の間に見掛け上のＰサイクルもしくはWAITサイ
クルを設ける必要がある。このような見掛け上の
ＰサイクルもしくはWAITサイクルを設けると、
アドレス変換の処理速度が大幅に低下してしま
う。本発明はこのような問題点を巧みに解決した
ものである。
ステムにおいては絶対ベース・レジスタ２の内容
に基づくアドレスの修正は不要であり、アドレス
変換用加算器２７―２は省略されていた。ところ
が第１図のような仮想計算機システムにおいて
は、システム絶対アドレスを求めるためには、絶
対ベース・レジスタの内容を加算する処理が必要
となる。第４図および第５図に示したような従来
方式において絶対ベース・レジスタの内容に基づ
くアドレスのげた履かせを実施しようとすると、
ゲート段数が増加し、１サイクル中には処理不可
能となりその結果、ＰサイクルとＢ１サイクルと
の間に見掛け上のＰサイクルもしくはWAITサイ
クルを設ける必要がある。このような見掛け上の
ＰサイクルもしくはWAITサイクルを設けると、
アドレス変換の処理速度が大幅に低下してしま
う。本発明はこのような問題点を巧みに解決した
ものである。
第６図および第７図は本発明による論理アドレ
ス―システム絶対アドレスの変換過程を示すもの
である。第６図および第７図において、ABRは
絶対ベース・レジスタ、TR ADDERは変換アド
レス計算処理、TR―VALIDは変換有効、Ｂ２―
TRは変換過程におけるＢ２サイクルであると表
示する信号、Ｒ―TRは変換過程のＲサイクルで
あることを示す信号、SEL―SGRはゲートＧ１
の制御信号、SEL―PGRはゲートＧ２の制御信
号をそれぞれ示している。
ス―システム絶対アドレスの変換過程を示すもの
である。第６図および第７図において、ABRは
絶対ベース・レジスタ、TR ADDERは変換アド
レス計算処理、TR―VALIDは変換有効、Ｂ２―
TRは変換過程におけるＢ２サイクルであると表
示する信号、Ｒ―TRは変換過程のＲサイクルで
あることを示す信号、SEL―SGRはゲートＧ１
の制御信号、SEL―PGRはゲートＧ２の制御信
号をそれぞれ示している。
第６図において、最初はTR―VALIDがオフと
なつており、TR―VALIDがオフのため、SEL―
SGRがオンとなり、ゲートＧ１が開いている。
第１番目のＰサイクルで外部からのオペランドが
選択されると、このオペランド・アドレスはＢ１
サイクルで実効アドレス・レジスタ５にセツトさ
れる。このオペランド・アドレスは論理アドレス
であるとしている。Ｂ２サイクルで実効アドレ
ス・レジスタ５の内容は比較レジスタ１２に移さ
れ、Ｒサイクルでセグメント・インデツクスSiX
はセグメント・レジスタ２０に、ページ・インデ
ツクスはページ・レジスタ２１に、セグメント・
テーブル起点アドレスは変換レジスタ２５に移さ
れる。このＲサイクルでTLB NOT FOUNDが
生成されると、アドレス変換要求が記憶制御ユニ
ツト内で発生したことになる。ゲートＧ１が開い
ているので、Ｒサイクルでセグメント・レジスタ
２０の内容は、変換用アドレス計算機２６に入力
され、このときセグメント・テーブル起点アドレ
スも変換用アドレス計算部２６に入力されている
ので、変換用アドレス計算部２６はセグメント・
テーブル・エントリのアドレス計算を開始する。
第２番目のＰサイクルでアドレス変換処理が選択
されると、STE―SRCHフラグがオンとなる。Ｂ
１サイクルになると、変換用アドレス計算部２６
の出力は実効アドレス・レジスタ５にセツトさ
れ、セグメント・テーブル・エントリの読出しが
開始される。Ｂ２サイクルになると、SEL―
PGRがオンとなり、ゲートＧ２が開く。Ｒサイ
クルになるとタグマツチ・１５の内容の論理和が
ライン存在表示記憶部２４にセツトされる。ライ
ン存在表示フラグがオンでありかつタグマツチレ
ジスタ１５が２個以上オン（ダブルマツチ）でな
く正常マツチと判断すると、STE―SRCHフラグ
がオフとなり、PTE―SRCHフラグがオンとな
る。また、ＲサイクルでゲートＧ２が開くので、
ページ・レジスタ２１の内容と変換レジスタ２５
の内容が変換用アドレス計算２６に入力され、変
換アドレス計算部２６はページ・テーブル・エン
トリのアドレス計算を開始する。第３番目のＰサ
イクルでアドレス変換要求が選択されると、次の
Ｂ１サイクルで変換アドレス計算部２６の出力は
実効アドレス・レジスタ５にセツトされ、ペー
ジ・テーブル・エントリの読出しが開始される。
所望のページ・テーブル・エントリがバツフア・
メモリ９に存在すると、Ｒサイクルでライン存在
表示フラグがオンとなり、TR―PREFiXフラグ
がオンとなる。TR―PREFiXフラグがオンとな
ると、ページ・テーブル・エントリの内容に対す
るプレフイクス処理が開始される。第４番目のＰ
サイクルでアドレス変換要求が選択されると、変
換アドレス計算部２６からの出力、即ち論理アド
レスに対応するシステム絶対アドレスが実効アド
レス・レジスタ５にセツトされ、このシステム絶
対アドレスに基づいて主記憶がアクセスされる。
なつており、TR―VALIDがオフのため、SEL―
SGRがオンとなり、ゲートＧ１が開いている。
第１番目のＰサイクルで外部からのオペランドが
選択されると、このオペランド・アドレスはＢ１
サイクルで実効アドレス・レジスタ５にセツトさ
れる。このオペランド・アドレスは論理アドレス
であるとしている。Ｂ２サイクルで実効アドレ
ス・レジスタ５の内容は比較レジスタ１２に移さ
れ、Ｒサイクルでセグメント・インデツクスSiX
はセグメント・レジスタ２０に、ページ・インデ
ツクスはページ・レジスタ２１に、セグメント・
テーブル起点アドレスは変換レジスタ２５に移さ
れる。このＲサイクルでTLB NOT FOUNDが
生成されると、アドレス変換要求が記憶制御ユニ
ツト内で発生したことになる。ゲートＧ１が開い
ているので、Ｒサイクルでセグメント・レジスタ
２０の内容は、変換用アドレス計算機２６に入力
され、このときセグメント・テーブル起点アドレ
スも変換用アドレス計算部２６に入力されている
ので、変換用アドレス計算部２６はセグメント・
テーブル・エントリのアドレス計算を開始する。
第２番目のＰサイクルでアドレス変換処理が選択
されると、STE―SRCHフラグがオンとなる。Ｂ
１サイクルになると、変換用アドレス計算部２６
の出力は実効アドレス・レジスタ５にセツトさ
れ、セグメント・テーブル・エントリの読出しが
開始される。Ｂ２サイクルになると、SEL―
PGRがオンとなり、ゲートＧ２が開く。Ｒサイ
クルになるとタグマツチ・１５の内容の論理和が
ライン存在表示記憶部２４にセツトされる。ライ
ン存在表示フラグがオンでありかつタグマツチレ
ジスタ１５が２個以上オン（ダブルマツチ）でな
く正常マツチと判断すると、STE―SRCHフラグ
がオフとなり、PTE―SRCHフラグがオンとな
る。また、ＲサイクルでゲートＧ２が開くので、
ページ・レジスタ２１の内容と変換レジスタ２５
の内容が変換用アドレス計算２６に入力され、変
換アドレス計算部２６はページ・テーブル・エン
トリのアドレス計算を開始する。第３番目のＰサ
イクルでアドレス変換要求が選択されると、次の
Ｂ１サイクルで変換アドレス計算部２６の出力は
実効アドレス・レジスタ５にセツトされ、ペー
ジ・テーブル・エントリの読出しが開始される。
所望のページ・テーブル・エントリがバツフア・
メモリ９に存在すると、Ｒサイクルでライン存在
表示フラグがオンとなり、TR―PREFiXフラグ
がオンとなる。TR―PREFiXフラグがオンとな
ると、ページ・テーブル・エントリの内容に対す
るプレフイクス処理が開始される。第４番目のＰ
サイクルでアドレス変換要求が選択されると、変
換アドレス計算部２６からの出力、即ち論理アド
レスに対応するシステム絶対アドレスが実効アド
レス・レジスタ５にセツトされ、このシステム絶
対アドレスに基づいて主記憶がアクセスされる。
第７図はセグメント・テーブル・エントリがバ
ツフア・メモリ５に存在しなかつた場合における
本発明のアドレス変換の過程を示す図である。所
望のセグメント・テーブル・エントリがバツフ
ア・メモリ５に存在しないと、第８サイクルでラ
イン存在表示フラグがオフとなる。ライン存在表
示フラグがオフとなると、SEL―PGRはオフと
なり、SEL―SGRが再びオンとなり、これと同
時に主記憶アクセスが開始される。第35サイクル
のＰサイクルでバイパス・プライオリテイが取ら
れると、Ｂ２―TRが再び立ち、この結果SEL―
SGRがオフされ、SEL―PGRがオンされる。主
記憶から送られてきたセグメント・テーブル・エ
ントリはムーブイン・レジスタ１１を介して変換
レジスタ２５にセツトされる。このとき、ライン
存在表示フラグはオンとされる。SEL―PGRが
オンであるので、ゲートＧ２が開き、ページ・レ
ジスタ２１の内容と変換レジスタ２５の内容とが
変換用アドレス計算部２６に入力され、ページ・
テーブル・エントリのアドレスを求めるための計
算が開始される。これ以降の処理は第６図と同様
である。
ツフア・メモリ５に存在しなかつた場合における
本発明のアドレス変換の過程を示す図である。所
望のセグメント・テーブル・エントリがバツフ
ア・メモリ５に存在しないと、第８サイクルでラ
イン存在表示フラグがオフとなる。ライン存在表
示フラグがオフとなると、SEL―PGRはオフと
なり、SEL―SGRが再びオンとなり、これと同
時に主記憶アクセスが開始される。第35サイクル
のＰサイクルでバイパス・プライオリテイが取ら
れると、Ｂ２―TRが再び立ち、この結果SEL―
SGRがオフされ、SEL―PGRがオンされる。主
記憶から送られてきたセグメント・テーブル・エ
ントリはムーブイン・レジスタ１１を介して変換
レジスタ２５にセツトされる。このとき、ライン
存在表示フラグはオンとされる。SEL―PGRが
オンであるので、ゲートＧ２が開き、ページ・レ
ジスタ２１の内容と変換レジスタ２５の内容とが
変換用アドレス計算部２６に入力され、ページ・
テーブル・エントリのアドレスを求めるための計
算が開始される。これ以降の処理は第６図と同様
である。
第８図はSEL―SGRおよびSEL―PGRを作成
するための回路の１例を示すものである。第８図
において、２９と３０はフリツプ・フロツプ、３
１ないし３４はOR回路、３５ないし３７はAND
回路を示している。
するための回路の１例を示すものである。第８図
において、２９と３０はフリツプ・フロツプ、３
１ないし３４はOR回路、３５ないし３７はAND
回路を示している。
第８図において、SET―SEL―SGRがオンの
場合、TR―VALIDがオフの場合、又はSTE―
SRCHとＲ―TRが共にオンで且つライン存在表
示フラグがオフの場合に、SEL―SGRがオンと
なる。また、Ｂ２―TRとSTE―SRCHが共にオ
ンの場合、又はRESET―SEL―SGRがオンの場
合に、SEL―SGRはオフされる。SEL―PGR
は、Ｂ２―TRとSTE―SRCHが共にオンの場
合、又はSET―SEL―PGRがオンの場合に、オ
ンとなる。また、SEL―PGRは、STE―SRCHと
Ｒ―TRとが共にオンで且つライン存在表示フラ
グがオフの場合、RESET―SEL―PGRがオンの
場合、又はＢ２―TRとPTE―SRCHが共にオン
の場合に、オフされる。なお、SET―SEL―
SGR，RESET―SEL―SGR，SET―SEL―PGR
およびRESET―SEL―PGRは、本発明と特に関
係のない信号である。
場合、TR―VALIDがオフの場合、又はSTE―
SRCHとＲ―TRが共にオンで且つライン存在表
示フラグがオフの場合に、SEL―SGRがオンと
なる。また、Ｂ２―TRとSTE―SRCHが共にオ
ンの場合、又はRESET―SEL―SGRがオンの場
合に、SEL―SGRはオフされる。SEL―PGR
は、Ｂ２―TRとSTE―SRCHが共にオンの場
合、又はSET―SEL―PGRがオンの場合に、オ
ンとなる。また、SEL―PGRは、STE―SRCHと
Ｒ―TRとが共にオンで且つライン存在表示フラ
グがオフの場合、RESET―SEL―PGRがオンの
場合、又はＢ２―TRとPTE―SRCHが共にオン
の場合に、オフされる。なお、SET―SEL―
SGR，RESET―SEL―SGR，SET―SEL―PGR
およびRESET―SEL―PGRは、本発明と特に関
係のない信号である。
第９図はTLB FOUNDの場合を示すものであ
る。RARは実アドレス・レジスタを示してい
る。実効アドレス・レジスタ５の中の論理アドレ
スと一致するものがTLBの論理アドレス部６に
存在する場合には、TLBの実アドレス部７から
読出された実アドレスは実アドレス・レジスタ１
４にセツトされる。そしてＲサイクルで実アドレ
ス・レジスタ１４の内容は主記憶アドレス・レジ
スタ２３に移され、これと同時に主記憶アクセス
要求が生成される。本発明においては、アドレス
変換要求が選択されることを条件として変換アド
レス計算処理を先行して行つているが、TLB
FOUNDのときには、アドレス変換処理が不必要
になつたことを示す信号CANTRを生成してい
る。
る。RARは実アドレス・レジスタを示してい
る。実効アドレス・レジスタ５の中の論理アドレ
スと一致するものがTLBの論理アドレス部６に
存在する場合には、TLBの実アドレス部７から
読出された実アドレスは実アドレス・レジスタ１
４にセツトされる。そしてＲサイクルで実アドレ
ス・レジスタ１４の内容は主記憶アドレス・レジ
スタ２３に移され、これと同時に主記憶アクセス
要求が生成される。本発明においては、アドレス
変換要求が選択されることを条件として変換アド
レス計算処理を先行して行つているが、TLB
FOUNDのときには、アドレス変換処理が不必要
になつたことを示す信号CANTRを生成してい
る。
以上の説明から明らかなように、本発明によれ
ば、仮想計算機システムにおいてテーブルによる
論理アドレスからシステム絶対アドレスへの変換
処理を高速で行うことが出来る。
ば、仮想計算機システムにおいてテーブルによる
論理アドレスからシステム絶対アドレスへの変換
処理を高速で行うことが出来る。
第１図は仮想計算機システムにおける主記憶の
割付けの１例を示す図、第２図は通常計算機シス
テムにおけるアドレス変換および第１図に示す主
記憶割付けもつ仮想計算機システムにおけるアド
レス変換の原理を示す図、第３図は本発明の要部
の１実施例のブロツク図、第４図および第５図は
従来の通常計算機システムにおけるアドレス変換
の詳細を示す図、第６図および第７図は本発明に
よるアドレス変換の詳細を示す図、第８図はSEL
―SGRおよびSEL―PGRを発生するための回路
の１例を示す図、第９図はTLB―FOUND時にお
ける本発明の動作を示す図である。 １…主記憶、２…絶対ベース・レジスタ、３…
アドレス限界レジスタ、４…プレフイクス・レジ
スタ、５…実効アドレス・レジスタ、６…TLB
の論理アドレス部、７…TLBの実アドレス部、
８…バツフア・メモリのタグ部、９…バツフア・
メモリ、１０…実効アドレス・コピー・レジス
タ、１１…ムーブ・イン・レジスタ、１２…比較
レジスタ、１３…比較器、１４…実アドレス・レ
ジスタ、１５…タグ・マツチ・レジスタ、１６…
OR回路、１７…アライン回路、１８…第１制御
レジスタ、１９…ビツト・アライン回路、２０…
セグメント・レジスタ、２１…ページ・レジス
タ、Ｇ１ないしＧ３…ゲート、２２…ページ内ア
ドレス格納部、２３…主記憶アドレス・レジス
タ、２４…ライン存在表示部、２５…変換レジス
タ、２６…変換アドレス計算部、２７―１と２７
―２…アドレス変換用加算器、２８…プレフイク
ス処理部、３８…ワードレジスタ。
割付けの１例を示す図、第２図は通常計算機シス
テムにおけるアドレス変換および第１図に示す主
記憶割付けもつ仮想計算機システムにおけるアド
レス変換の原理を示す図、第３図は本発明の要部
の１実施例のブロツク図、第４図および第５図は
従来の通常計算機システムにおけるアドレス変換
の詳細を示す図、第６図および第７図は本発明に
よるアドレス変換の詳細を示す図、第８図はSEL
―SGRおよびSEL―PGRを発生するための回路
の１例を示す図、第９図はTLB―FOUND時にお
ける本発明の動作を示す図である。 １…主記憶、２…絶対ベース・レジスタ、３…
アドレス限界レジスタ、４…プレフイクス・レジ
スタ、５…実効アドレス・レジスタ、６…TLB
の論理アドレス部、７…TLBの実アドレス部、
８…バツフア・メモリのタグ部、９…バツフア・
メモリ、１０…実効アドレス・コピー・レジス
タ、１１…ムーブ・イン・レジスタ、１２…比較
レジスタ、１３…比較器、１４…実アドレス・レ
ジスタ、１５…タグ・マツチ・レジスタ、１６…
OR回路、１７…アライン回路、１８…第１制御
レジスタ、１９…ビツト・アライン回路、２０…
セグメント・レジスタ、２１…ページ・レジス
タ、Ｇ１ないしＧ３…ゲート、２２…ページ内ア
ドレス格納部、２３…主記憶アドレス・レジス
タ、２４…ライン存在表示部、２５…変換レジス
タ、２６…変換アドレス計算部、２７―１と２７
―２…アドレス変換用加算器、２８…プレフイク
ス処理部、３８…ワードレジスタ。
Claims (1)
- １ 実効アドレス・レジスタと、変換牽引緩衝機
構と、バツフア・メモリと、上記アドレス・レジ
スタに格納された論理アドレスのセグメント・イ
ンデツクス部の内容がセツトされるセグメント・
レジスタと、上記実効アドレス・レジスタのベー
ジ・インデツクス部の内容がセツトされるペー
ジ・レジスタと、セグメント・テーブル起点アド
レスもしくはセグメント・テーブル・エントリの
内容もしくはページ・テーブル・エントリの内容
がセツトされる変換レジスタと、上記セグメン
ト・レジスタもしくはページ・レジスタの内容と
上記変換レジスタの内容を加算する第１の加算器
と、上記セグメント・レジスタを上記第１の加算
器の入力に接続する第１のゲートと、上記ペー
ジ・レジスタを上記第１の加算器の入力に接続す
る第２のゲートと、該第１の加算器の出力を処理
するプレフイクス処理部と、該プレフイクス処理
部の出力と仮想計算機に割当てられているドメイ
ンの先頭アドレスを示す絶対ベース・レジスタの
内容とを加算すると共に出力が上記実効アドレ
ス・レジスタに入力された第２の加算器とを備
え、優先選択サイクルでは優先順位に従つて１個
の要求を選択し、バツフア・メモリ・アクセス・
サイクルでは上記変換牽引緩衝機構及びバツフ
ア・メモリをアクセスし、結果サイクルでは上記
のレジスタにデータをセツトするように制御され
る記憶制御ユニツトにおいて、上記変換牽引緩衝
機構の中に上記実効アドレス・レジスタの論理ア
ドレスと一致するものが存在しないことが判つた
とき、又はセグメント・テーブル・エントリ検索
中でありアドレス変換処理の結果サイクルであり
且つ該当するデータが上記バツフア・メモリに存
在しないときに、上記結果サイクル中に上記第１
のゲートを介して上記セグメント・レジスタの内
容を第１の加算器に入力し、上記第１の加算器、
プレフイクス処理部および第２の加算器より成る
変換用アドレス計算部が変換アドレス計算処理を
開始できるようにし、セグメント・テーブル・エ
ントリ検索中であり且つアドレス変換処理のバツ
フア・メモリ・アクセス・サイクルであるとき
に、上記結果サイクル中に上記第２のゲートを介
して上記ページ・レジスタの内容を上記第１の加
算器に入力し、上記第１の加算器、プレフイクス
処理部および第２の加算器より成る変換用アドレ
ス計算部が変換アドレス計算処理を開始できるよ
うにしたことを特徴とする記憶制御ユニツト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55172263A JPS5798176A (en) | 1980-12-06 | 1980-12-06 | Storage controlling unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55172263A JPS5798176A (en) | 1980-12-06 | 1980-12-06 | Storage controlling unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5798176A JPS5798176A (en) | 1982-06-18 |
| JPS6141021B2 true JPS6141021B2 (ja) | 1986-09-12 |
Family
ID=15938648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55172263A Granted JPS5798176A (en) | 1980-12-06 | 1980-12-06 | Storage controlling unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5798176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111017U (ja) * | 1988-01-20 | 1989-07-26 | ||
| JPH02233U (ja) * | 1988-06-15 | 1990-01-05 |
-
1980
- 1980-12-06 JP JP55172263A patent/JPS5798176A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111017U (ja) * | 1988-01-20 | 1989-07-26 | ||
| JPH02233U (ja) * | 1988-06-15 | 1990-01-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5798176A (en) | 1982-06-18 |
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