JPS5918797B2 - アドレス・チエツク処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、アドレス・チェック処理方式、特に主記憶装
置上にもうけられているパーティション領域内の予め定
められたエリアに０５プログラムの１部が格納され、上
記パーティション領域に対してリード／ライト・アクセ
スが行なわれるデータ処理システムにおいて、予め定め
た処理モード時にアドレス・チェック要求を発するアド
レス・チェック要求回路をもうけ、アドレス変換バッフ
ァ内に論理ページ・アドレス・実ページ・アドレス対応
を格納する処理時に、アクセス要求が上記０５プログラ
ム・エリアに対して行なわれるか否かをチェックするよ
うにし、上記０５プログラム・エリアに対するアクセス
に対応してエラー割込みを生じ上記アドレス変換バッフ
ァに登録しないようにしたアドレス・チエツク処理方式
に関するものである。

従来からデータ処理システムにおいては、一般に主記憶
装置上にもうけられているパーテイシヨン領域内に０Ｓ
プログラムの１部を格納しておいて、例えばユーザが或
る種のマクロ命＋（例えばアタツチ命＋）によつて上記
０Ｓプログラム・エリアを利用することができるように
されている。

なお上記アタツチ命令は新たなプログラムの処理（タス
ク）を起動するときに、主記憶上の領域を該タスクのた
めに割当てることを要求する命令であり、該命令がユー
ザプログラムから発生されると、０Ｓが該割当処理を行
なうようにされる。この種のデータ処理システムによつ
て、例えば他のターゲツト・マシンに対するエミユレー
シヨンを行なう如き場合、上記ターゲツトマシンの実メ
モリ上のイメージなどを上記パーテイシヨン領域内に格
納しておき、該パーテイシヨン領域に対してリード／ラ
イト・アクセスを行ないつつエミユレーシヨン処理を実
行するようにされる。このため、上記エミユレーシヨン
処理などの実行時には主記憶装置に対してアクセスする
命令が与えられるたびに、当該アクセスが誤まつて上記
パーテイシヨン領域内の０Ｓプログラム・エリアに対し
て行なわれないか否かをチエツクすることが必要となり
、このためオーバ・ヘツドが大となつている。

なお上記の如き問題はエミユレーシヨン処理時のみでな
く、例えば仮想計算機実行時にも生ずることから、本明
細書においては両者を総称して簡単のためエミユレーシ
ヨン処理と呼んでいる。更にいわゆる拡張モードにおい
てプログラム・イベントレコーデイング・モード時にも
同様な必要が生ずる。しかし、この場合上記エミユレー
シヨン処理とは本質的に異なる処理であるため、本明細
書の用語においては別にプログラム・イベント・レコー
デイング・モードとして区別している。本発明は、上記
の如き問題点を解決することを目的としており、或る種
のモード時にアドレス・チエツク要求信号を発しておく
ようにし、アドレス変換バツフアにアドレス対応を登録
を行なう処理時にアドレス・チエツクを行ない、当該ア
クセスが上記０Ｓプログラム・エリアに対して行なわれ
る場合に強制的にエラー割込みを生じさせると共に上記
アドレス変換バツフア上への登録を行なわないようにし
、上記オーバ・ヘツドの増大を抑制するようにすること
を目的としている。

そしてそのため、本発明のアドレス・アクセス処理方式
は主記憶装置上にもうけられているパーテイシヨン領域
内の予め定められたエリアに０Ｓプログラムの１部が格
納され、上記パーテイシヨン領域に対してリード／ライ
ト・アクセスが行なわれるデータ処理システムにおいて
、予め定めた処理モード時にアドレス・チエツク要求信
号を発するアドレス・チエツク要求回路、上記パーテイ
シヨン領域内における上記０Ｓプログラムの１部が格納
されているアドレス位置を指示するアドレス指示レジス
タ、アドレス比較回路、先に行なつたアクセス時に得ら
れた論理ページ・アドレス・実ページ・アドレス対応を
格納するアドレス変換バツフアをそなえ、上記アドレス
・チエツク要求回路がアドレス・チエツク要求信号を発
している間に上記主記憶装置に対するアクセスが行なわ
れる際、上記アドレス比較回路によつて当該アクセスが
上記０Ｓプログラムの１部が格納されているエリアに対
するアクセスか否かをチエツクし、当該アクセスが許可
され、たときのみ当該アクセスに対応する論理ページ・
アドレス・実ページ・アドレス対応を上記アドレス変換
バツフア内に格納するよう構成され、上記アドレス変換
バツフアの内容を利用して行なう処理の間において、当
該アドレス変換バツフア上に所望の論理ページ・アドレ
ス・実ページ・アドレス対応が存在していた場合には、
上記アドレス比較回路による比較処理を実行せずに、当
該論理ページ・アドレス・実ページ・アドレス対応を利
用するようにしたことを特徴としている。以下図面を参
照しつつ説明する。第１図は本発明にいうパーテイシヨ
ン領域を説明しかつ本発明の前提問題を説明する説明図
を示す。

第２図は本発明に用いるアドレス・チエツク要求回路の
一実施例構成、第３図は本発明の一実施例構成を示す。
第１図において、１は主記憶装置上の記憶領域を概念的
に表わしたもの、ｚは第１の０Ｓプログラム領域で０Ｓ
プログラムが格納され該領域をアクセスするに当つては
特別のキー情報が用意されるもの、２は本発明にいうパ
ーテイシヨン領域、３はページ・フオールト領域であつ
て該領域に対するアクセスにおいては従来からページ・
フオールトを発生してエラーを生ずるよう構成されてい
る領域、４は第２の０Ｓプログラム・エリアであつて或
る種のマクロ命令によつてユーザがアクセスできるよう
にされるエリア、５は工ミニレータ・プログラム・エリ
アであつてエミユレーシヨン処理時にホスト・マシンの
命令が記述されるエリア、６はワーク・エリアであつて
処理時にハード／ソフト間の通信などのために利用され
るエリア、７はエミユレーテド・メモリ・エリアであつ
てターゲツト・マシンの実メモリのイメージが格納され
るエリアを表わしている。

なお上記ページ・フオールト領域は、実記憶上にページ
・インされていないか、又は元々論理空間上にも定義さ
れていない論理アドレス領域であり、該領域へのアクセ
ス要求が生じるとＤＡＴの際にページフオールト割込み
を生じるようにされているものと考えてよい。また上記
パーテイシヨン領域にいうパーテイシヨンは本来「セグ
メント］と実質上同義であつてページよりも大きいアド
レス領域分割単位であり、上記パーテイシヨン領域は当
該分割単位に対応する領域であつて、パーテイシヨン領
域＃１ないし、＃ｍの夫々がユーザ領域用として使用さ
れると考えてよい。本願明細書冒頭に述べた如く、エミ
ユレーシヨン処理やプログラム・イベント・レコーデイ
ング・モード時には、上記パーテイシヨン領域２に対し
てリード／ライト処理が行なわれることがあり、このた
め、誤まつて上記第２の０Ｓプログラム・エリア４に対
してアクセスが行なわれないようにチエツクする必要が
ある。

このため、上述の処理時には、主記憶に対してアクセス
が行なわれる際にそのたびにアドレス・チエツクを行な
うことが要求されている。本発明においては、上記の点
を考慮して、エミユレーシヨン処理時などにおいて、ア
ドレス・チエツク要求を出しておき、主記憶装置上のペ
ージ・テーブルなどのアドレス変換テーブルを用いる、
いわゆるＤＡＴによつてアドレス変換対を求める処理が
行なわれ、新しくアドレス変換バツフア（仮想記憶方式
を採用するデータ処理システムにおいては論理アドレス
と実アドレスとの対応処理を簡易化するために用意され
ている）に論理ページ・アドレス・実ページ・アドレス
対応を登録するときにのみアドレス・チエツクを行ない
、誤まつて上記第２の０Ｓプログラム・エリアをアクセ
スしようとするときエラー割込みを発すると共に上記ア
ドレス変換バツフア上に必要な「対応」を格納しないよ
うにしている。

第２図は本発明に用いるアドレス・チエツク要求回路の
一実施例構成を示し、図中の符号８はアドレス・チエツ
ク要求回路、９ないし１１は夫々アンド回路、１２はオ
ア回路、１３はワイヤド・オア回路を表わしている。

またＥＭＬはエミユレーシヨン処理モード信号、ＲＧＯ
はメモリ読出し要求信号、ＲＷＧＯはメモリ書込み要求
信号、ＰＥＲはプログラム・イベント レコーデイング
・モード信号、ＥＣは拡張モード信号を表わしている。
第２図から明らかな如く、エミユレーシヨン処理モード
時には、メモリ読出し要求信号ＲＧＯまたはメモリ書込
み要求信号ＲＷＧＯが発生すると、アドレス・チエツク
要求信号を発する。

またプログラム・イベント・レコーデイング・モード時
には同時に拡張モード信号があ゛げられているが、この
モード時にメモリ書込み要求信号ＲＷＧＯが発生すると
、アドレス・チエツク要求信号を発生する。第３図は本
発明の一実施例構成を示し、図中の符号８は第２図に対
応し、１４はオリジン・アドレス・レジスタであつて第
１図図示のＡ点のアドレス（オリジン アドレス）がセ
ツトされるもの、１５は論理アドレス・レジスタであつ
てエミユレーシヨン処理時にはターゲツト・マシンの論
理アドレス情報がセツトされるもの、１６はアドレス加
算部であつてレジスタ１４の内容とレジスタ１５の内容
とを加算して例えば第１図図示のＢ点のアドレスを構成
するもの、１７はラツチ回路、１８はアドレス比較回路
であつてラツチ回路１７の内容と後述の最大実装アドレ
ス・セツト・レジスタ１９の内容とを比較するもの、１
９は最大実装アドレス・セツト・レジスタであつて第１
図図示のＣ点のアドレス情報がセツトされるもの、２０
はアドレス変換バツフアであつて先の処理に当つて得ら
れた論理ページ・アドレス・実ページ・アドレス対応が
格納されデータ処理システムにおいて処理実行時には与
えられた論理アドレスにもとずいて当該アドレス変換バ
ツフアがアクセスされもしも該バツフア内に所要の［対
応」が存在していれば該［対応」にもとずいて必要な実
アドレスを決定するもの、２１は論理ページ・アドレス
実ページ・アドレス対応、２２は実アドレス・レジスタ
を表わしている。

今エミユレーシヨン処理時に、第１図図示のエリア７内
の内容をアクセスすべく、レジスタ１５にアドレス情報
がセツトされたとすると、該レジスタ１５の内容にもと
ずいて上記アドレス変換バツフア２０がアクセスされる
。

そしてもしも該バツフア２０内に所要の「対応」が存在
すると、該「対応」２１が読出され、レジスタ２２内に
当該「対応」２１の実ページ・アドレス情報がセツトさ
れ、上記レジスタ１５内のページ内アドレス情報がレジ
スタ２２内にセツトされる。そして該実ページ情報にも
とずいてメモリがアクセスされる。即ち第１図図示の点
Ｂの如きアドレス位置がアクセスされる。しかし、今上
記所要の「対応」２１がアドレス変換バツフア２０上に
存在しない場合、主記憶装置上のページ・テーブルなど
のアドレス変換テーブルを用いるいわゆるＤＡＴによつ
てアドレス変換対を求めることとなり、与えられたレジ
スタ１５の内容中の論理ページと実ページとの対応を演
算する処理を行ない、新しく決定された「対応」をバツ
フア２０内に登録するようにされる。

そしてこのとき、同時に所要の実ページ・アドレスがレ
ジスタ２２内にセツトされてメモリをアクセスするよう
にされる。本発明の場合、アドレス・チエツク要求回路
８はアドレス・チエツク要求信号を発しており、上記ア
ドレス変換バツフア２０に新しい「対応」を登録する際
に次のチエツクを行なう。

即ち、（１）レジスタ１５内の論理ページ情報とオリジ
ン・アドレス・レジスタ１４の内容とが加算され、ラツ
チ１７にセツトされて、レジスタ１９の内容と比較され
る。（２）このときもしも、ラツチ１７の内容が第１図
図示のエリア９内を指している場合には、上記論理ペー
ジ・アドレス・実ページ・アドレス対応をバツフア２０
内に登録する。

（３）しかし、もしも、ラツチ１７の内容が第１図図示
のエリア４内を指している場合には、アドレス比較回路
１８は実装容量オーバ・エラーを発する。

そして上記バツフア２０内に新しい「対応」を登録する
ことを禁止する。（４）このため、正しく第１図図示エ
リア７内をアクセスしている場合には、バツフア２０内
に登録される「対応」を利用して直ちにメモリをアクセ
スすることができる。

そして仮に［対応」が存在しない場合にも新しい登録が
行なわれ、以後同じページをアクセスする場合には効率
よく行なわれる。（５）しかし、第１図図示のエリア４
をアクセスするような場合には、バツフア２０上に所要
の「対応」は存在しない。

そのため、必らず上記アドレス・チエツク処理が行なわ
れることになり、誤まつてエリア４をアクセスすること
はない。以上説明した如く、本発明によれば上記エミユ
レーシヨン処理実行時あるいは仮想計算機実行時におい
て、第１図図示第２の０Ｓプログラム・エリア４に対す
る書込みが非所望に生じていないかについて、メモリに
対するアクセスがあるたびにアドレス・チエツクを行な
う必要はなく、オーバ・ヘツドを１０分の１以下に抑え
ることが可能となる。

なお例えばアドレスチエツク要求が発せられないような
非工ミニレート・モードのもとで、第１図図示＃２０Ｓ
エリアをアクセスするアドレス対応がアドレス変換バツ
フア上に登録されたとし、その後に工ミニレート・モー
ドに移行したとすると、誤まつて上記＃２０Ｓエリアを
アクセスすることが生じかねない。このようなことが生
じる場合を考慮して、例えば（１）非工ミニレート・モ
ードから工ミニレート・モードに移行する際にアドレス
変換バツフアの全エントリを無効とするか、（１）アド
レス変換バツフア上に登録されている各エントリに、中
身が工ミニレート・モードのもとでのものか否かを示す
フラグを立てておくなどの方策をとるようにされる。一
般には後者の方式がより現実的であるが、本発明はそれ
らの対策については任意のものをとり得ることは言うま
でもない。

【図面の簡単な説明】

第１図は本発明にいうパーテイシヨン領域を説明しかつ
本発明の前提問題を説明する説明図を示す。 第２図は本発明に用いるアドレス・チエツク要求回路の
一実施例構成、第３図は本発明の一実施例構成を示す。
図中、２はパーテイシヨン領域、４は第２の０Ｓプログ
ラム・エリア、８はアドレス・チエツク要求回路、１４
はオリジン・アドレス・レジスタ、１５は論理アドレス
・レジスタ、１８はアドレス比較回路、１９は最大実装
アドレス・セツト・レジスタ、２０はアドレス変換バツ
フア、２１は論理ページ・アドレス・実ページ・アドレ
ス対応、２２は実アドレス・レジスタを表わす。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置上にもうけられているパーティション領
   域内の予め定められたエリアにＯＳプログラムの１部が
   格納され、上記パーティション領域に対してリード／ラ
   イト・アクセスが行なわれるデータ処理システムにおい
   て、予め定めた処理モード時にアドレス・チェック要求
   信号を発するアドレス・チェック要求回路、上記パーテ
   ィション領域内における上記ＯＳプログラムの１部が格
   納されているアドレス位置を指示するアドレス指示レジ
   スタ、アドレス比較回路、先に行なつたアクセス時に得
   られた論理ページ・アドレス・実ページ・アドレス対応
   を格納するアドレス変換バッファをそなえ、上記アドレ
   ス・チェック要求回路がアドレス・チェック要求信号を
   発している間に上記主記憶装置に対するアクセスが行な
   われる際、上記アドレス比較回路によつて当該アクセス
   が上記ＯＳプログラムの１部が格納されているエリアに
   対するアクセスか否かをチェックし、当該アクセスが許
   可されたときのみ当該アクセスに対応する論理ページ・
   アドレス・実ページ・アドレス対応を上記アドレス変換
   バッファ内に格納するよう構成され、上記アドレス変換
   バッファの内容を利用して行なう処理の間において、当
   該アドレス変換バッファ上に所望の論理ページ・アドレ
   ス・実ページ・アドレス対応が存在していた場合には、
   上記アドレス比較回路による比較処理を実行せずに、当
   該論理ページ・アドレス・実ページ・アドレス対応を利
   用するようにしたことを特徴とするアドレス・チェック
   処理方式。 ２ 上記アドレス比較回路によるチェック結果によつて
   、当該アクセスが許可されないとき当該アクセスに対応
   する論理ページ・アドレス・実ページ・アドレス対応を
   上記アドレス変換バッファに対する登録を禁止し、プロ
   グラム割込みを発生するようにしたことを特徴とする特
   許請求の範囲第１項記載のアドレス・チェック処理方式
   。