JP3226557B2 - マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、共有メモリのキャッシ
ュ装置を持つ複数のプロセッサをバスを通じて接続して
なるマルチプロセッサシステムに関する。

【０００３】

【従来の技術】マルチプロセッサシステムにおいて、共
有メモリのアクセスは共通のバスを通して行われる。こ
のバスは一度に１つのプロセッサしか使用できないこと
から、複数のプロセッサが同時に共有メモリをアクセス
しようとした時に、あるプロセッサがアクセスを待たさ
れる（アクセスの衝突）といった事態が起こる。これを
避けるために、プロセッサ毎にキャッシュ装置を設け、
共有メモリの内容をキャッシュ装置内のメモリに複写す
ることで、プロセッサによるメモリアクセスをキャッシ
ュ装置へのアクセスのみに止めてバスへのアクセスを抑
制することが行われる。この場合、複数のキャッシュ装
置に同一のアドレスの内容が保持される可能性があり、
これら同一アドレスの内容の一貫性を保持する必要があ
る。そこでキャッシュ装置内のメモリを複数のエリア
（キャッシュ単位）に分け、このキャッシュ単位毎に占
有か共有か、または有効か無効かの状態を保持し、占有
状態以外の状態のキャッシュ単位内のアドレスにwrite
が行われた時はこのキャッシュ単位を占有状態にし、か
つ同一アドレスを含む他のプロセッサのキャッシュ単位
を無効にする命令をバス経由で伝達し、これらを無効状
態にするwrite-invalid型と呼ばれる手法や、あるプロ
セッサのキャッシュにwrite が行われた時に他のプロセ
ッサのキャッシュにwrite 内容をバス経由で伝達し、同
一アドレスを含む部分を更新するwrite-update型と呼ば
れる手法などが用いられている。

【０００４】このとき、プログラムのリードや連続アド
レスに割り当てられたデータの初期化時などにおいて
は、あるアドレスのアクセス後、後続のアドレスへのア
クセスが行われる可能性が高い。このことから、キャッ
シュブロックサイズが大きく、１キャッシュブロック内
に連続する複数ワードを含む方が、ヒット率が向上し、
アクセス効率が高まる。

【０００５】しかしながら、複数のプロセッサが同一ブ
ロック内の別ワードへ頻繁にアクセスする場合、あるプ
ロセッサがデータをwrite する度に他プロセッサの対応
するキャッシュブロック全体が無効となってしまい、該
ワード自身は有効であるにも拘らず無効となってしま
う。また、キャッシュブロックを小さくすると、キャッ
シュブロックの情報であるアドレスや、状態を格納する
領域の増大、あるいは連続領域へのアクセス時の効率低
下の問題なども生じる。

【０００６】このため、従来は、キャッシュブロックを
アクセスの単位であるワードなどのように小さくし、キ
ャッシュ装置にないアドレスをリードしたときに、共有
メモリとキャッシュ装置との間にある数ワード分のバッ
ファから連続の数ワードを読み込み、以降のリードで、
目的のデータがこのバッファにある場合には主メモリま
で読みに行かずにこのバッファからリードすることによ
り、バスへのアクセスを減らしバッファを含めてのヒッ
ト率を高める、などの手法がとられてきた。

【０００７】

【発明が解決しようとする課題】しかし、この手法で
も、キャッシュブロックの情報の増大、検索時間の増
加、と言った問題は解決されず、さらにバッファ内デー
タの有効／無効を保証する処理などが増えてしまうと言
う問題があった。

【０００８】本発明はこのような事情に対処してなされ
たもので、ヒット率の向上、検索時間の短縮を図ると同
時に、本来有効なデータを無効にしてしまうような事態
を阻止することのできるマルチプロセッサシステムの提
供を目的としている。

【０００９】［発明の構成］

【００１０】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、上記した目的を達成するために、バス
に、共有メモリと、前記共有メモリのキャッシュ装置を
有する複数のプロセッサとを接続して構成されるマルチ
プロセッサシステムにおいて、前記プロセッサのキャッ
シュ装置が、連続ｎワードからなるキャッシュブロック
ごとに、該キャッシュブロック内のワードがすべて有効
であるか否かの情報を保持する手段と、前記キャッシュ
ブロック内のワードごとに、該キャッシュブロック内の
ワードがすべて有効であるときは該ワードが占有か共有
かの情報、該キャッシュブロック内のワードがすべては
有効でないときは該ワードが有効か無効かの情報を保持
する手段とを有することを特徴としている。

【００１１】

【作用】本発明では、連続ｎワードをキャッシュブロッ
クとすることにより、ヒット率の向上、検索時間の短縮
を図り、さらに、キャッシュブロックごとの、キャッシ
ュブロック内のワードがすべて有効であるか否かを示す
情報と、ワードごとの、キャッシュブロック内のワード
がすべて有効である場合の占有か共有を示す情報若しく
はキャッシュブロック内のワードがすべてが有効でない
場合の有効か無効かを示す情報を持つことにより、本来
有効なデータが無効として扱われたり、既に占有となっ
ているデータのライト時に無効化信号を送出したりする
ことを避けることができる。

【００１２】

【実施例】以下、本発明の実施例の詳細を図面に基づい
て説明する。

【００１３】図１は本発明に係る一実施例のマルチプロ
セッサシステムの構成を示すブロック図である。同図に
示すように、このマルチプロセッサシステムは複数のプ
ロセッサ１１ａ、１１ｂと共有メモリ１２とをそれぞれ
共通のバス１３を通じ接続して構成されている。但し、
各プロセッサ１１ａ、１１ｂは、それぞれ共有メモリ１
２の内容を複写し保持するキャッシュ装置１４ａ、１４
ｂを介してバス１３に接続されている。各キャッシュ装
置１４ａ、１４ｂは、それぞれキャッシュコントローラ
１５ａ、１５ｂとキャッシュメモリ１６ａ、１６ｂとか
ら構成されている。

【００１４】また、各キャッシュ装置１４ａ、１４ｂの
キャッシュコントローラ１５ａ、１５ｂは、図２に示す
ように、連続ｎワードからなるキャッシュブロックごと
の情報を登録する第１の情報テーブル２１と、ワードご
との情報およびデータを登録する第２の情報テーブル２
２とを管理している。第１の情報テーブル２１は、キャ
ッシュメモリ１６ａ、１６ｂ内のキャッシュブロックの
アドレス２１１とそのキャッシュブロックの有効／無効
を示す情報２１２とからなっている。また第２の情報テ
ーブル２２は、ワードの占有／共有を示す情報および有
効／無効を示す情報２２１と、そのワードのデータ２２
２とからなっている。

【００１５】次に、本実施例のマルチプロセッサシステ
ムにおいて、図３に示すアクセスパターンで各プロセッ
サ１１ａ、１１ｂによるアクセス（write操作またはrea
d操作）が行われた場合の各キャッシュ装置１４ａ、１
４ｂの動作を説明する。

【００１６】尚、図４は各プロセッサ１１ａ、１１ｂの
各情報テーブル２１、２２の初期状態を示している。

【００１７】まず図３のステップ１において、プロセッ
サ１１ａでアドレス１００に対するreadアクセスが発生
すると、図５に示すように、まずプロセッサ１１ａから
readアクセスを受けたキャッシュコントローラ１５ａ
は、そのreadアドレスを含むキャッシュブロックがキャ
ッシュメモリ１６ａに存在するかを第１の情報テーブル
２１を参照して調べる（ステップ５０１）。すると、当
該アドレス１００を含むキャッシュブロックの先頭アド
レスである１００は第１の情報テーブル２１に登録され
ていないので、アドレス１００から始まるキャッシュブ
ロック分のデータをブロックリードしてこれを登録する
（ステップ５０９）。ここで、キャッシュブロックの先
頭アドレスは（アクセスするワードのアドレス）−（ワ
ードのアドレス modキャッシュブロックサイズ）で決ま
る。次にこのキャッシュブロック全体を有効とし（ステ
ップ５１０）、全ワードを共有とする（ステップ５１
１）。最後にプロセッサ１１ａにこのワードのデータを
渡す（ステップ５０８）。

【００１８】一方、ブロックリードと共に出されたread
信号を検出したキャッシュコントローラ１５ａは、図６
に示すように、第１の情報テーブル２１にアドレス１０
０を含むキャッシュブロックが登録されているかを調べ
る（ステップ６０１）。この場合、該当ブロックは存在
しないので何もしない。これにより、各情報テーブル２
１、２２は、図７に示すような内容に更新される。

【００１９】次に、図３のステップ２において、プロセ
ッサ１１ａでアドレス１０１に対するreadアクセスが発
生すると、プロセッサ１１ａからreadアクセスを受けた
キャッシュコントローラ１５ａは、ステップ１の場合同
様、図５に示すように、readアドレス１０１を含むキャ
ッシュブロックがキャッシュメモリ１６ａに存在するか
を調べる（ステップ５０１）。この場合、該当するキャ
ッシュブロックが存在し、しかもこのキャッシュブロッ
ク全体が有効であるので（ステップ５０２）、キャッシ
ュメモリ１６ａに存在するread アドレス１０１のデー
タをプロセッサ１１ａに渡す（ステップ５０８）。この
ステップでは、各情報テーブル２１、２２に変化はな
い。

【００２０】次に図３のステップ３において、プロセッ
サ１１ｂでアドレス１００に対するreadアクセスが発生
すると、プロセッサ１１ｂからreadアクセスを受けたキ
ャッシュコントローラ１５ｂは、ステップ１の場合と同
様、図５に示すように、readアドレス１００を含むキャ
ッシュブロックがキャッシュメモリ１６ｂに存在しない
ことを判定して（ステップ５０１）、アドレス１００か
ら始まるキャッシュブロック分のデータをブロックリー
ドし、これを登録する（ステップ５０９）。そしてこの
キャッシュブロック全体を有効とし（ステップ５１
０）、全ワードを共有とする（ステップ５１１）。最後
にプロセッサ１１ｂにこのワードのデータを渡す（ステ
ップ５０８）。

【００２１】一方、ブロックリードと共に出されたread
信号を検出したキャッシュコントローラ１５ａは、図６
に示すように、第１の情報テーブル２１にアドレス１０
０を含むキャッシュブロックが登録されていること（ス
テップ６０１）、該キャッシュブロック全体が有効であ
ることを確認したものの（ステップ６０２）、該ワード
（アドレス１００）が占有でないため（ステップ６０
３）、この場合は何の処理も行わない。この結果、各情
報テーブル２１、２２の内容は、図８に示すように更新
される。

【００２２】図３のステップ４から８は、ステップ２と
まったく同様に処理が行われ、各情報テーブル２１、２
２の内容には変化はない。

【００２３】次のステップ９についてもステップ１と同
様に処理が行われ、その結果、各情報テーブル２１、２
２の内容は、図９に示すように更新される。

【００２４】さらにステップ１０はステップ３と同様に
処理が行われ、その結果、各情報テーブル２１、２２の
内容は、図１０に示すように更新される。

【００２５】次に図３のステップ１１において、プロセ
ッサ１１ａでアドレス１００に対するwrite アクセスが
発生すると、プロセッサ１１ａからwrite アクセスを受
けたキャッシュコントローラ１５ａは、図１１に示すよ
うに、write アドレス１００を含むキャッシュブロック
がキャッシュメモリ１６ａに存在し（ステップ１１０
１）、さらに該キャッシュブロック全体が有効であるこ
とを判定するものの（ステップ１１０２）、アドレス１
００の該ワードが占有でないため（ステップ１１０
６）、アドレス１００に対して無効化信号をバス１３に
送出し（ステップ１１０７）、該ワードを占有とする
（ステップ１１０８）。最後にキャッシュメモリ１６ａ
の該当ワード部分をプロセッサ１１ａから渡されたデー
タで更新する（ステップ１１０９）。

【００２６】一方、バス１３より無効化信号を検出した
キャッシュコントローラ１５ｂは、図１２に示すよう
に、第１の情報テーブル２１にアドレス１００を含むキ
ャッシュブロックが登録されていること（ステップ１２
０１）、さらに該キャッシュブロック全体が有効である
ことを確認して（ステップ１２０２）、該キャッシュブ
ロックの全ワードは有効でないものとし（ステップ１２
０３）、該ワード（アドレス１００）を無効として、他
のワード（アドレス１０１、１０２、１０３）を有効に
する（ステップ１２０４）。この結果、各情報テーブル
２１、２２は、図１３に示すように更新される。

【００２７】次に図３のステップ１２において、プロセ
ッサ１１ｂでアドレス１０１に対するreadアクセスが発
生すると、これを受けたキャッシュコントローラ１５ｂ
は、図５に示すように、readアドレス１０１を含むアド
レス１００からキャッシュブロックがキャッシュメモリ
１６ａに存在し（ステップ５０１）、このキャッシュブ
ロック全体が有効ではないものの（ステップ５０２）、
アドレス１０１のワードは有効であるので（ステップ５
０３）、キャッシュメモリ１６ａに存在するreadアドレ
ス１０１のデータをプロセッサ１１ｂに渡す（ステップ
５０８）。このステップでは各情報テーブル２１、２２
に変化はない。

【００２８】この後、図３のステップ１３において、同
じくプロセッサ１１ｂでアドレス１０１に対するwrite
アクセスが発生すると、これを受けたキャッシュコント
ローラ１５ｂは、図１１に示すように、write アドレス
１０１を含むキャッシュブロックがキャッシュメモリ１
６ｂに存在するものの（ステップ１１０１）、該キャッ
シュ全体が有効ではないので（ステップ１１０２）、キ
ャッシュブロック内の無効ワードであるアドレス１００
のワードをリードする（ステップ１１０３）。そしてア
ドレス１０１に対して無効化信号を送出し（ステップ１
１０４）、アドレス１０１のワードを占有にして他のア
ドレス１００、１０２、１０３のワードを共有にする
（ステップ１１０５）。そして最後にキャッシュメモリ
１６ｂの該当ワード部分をプロセッサ１１ｂから渡され
たデータで更新する（ステップ１１０９）。

【００２９】一方、無効化信号を検出したキャッシュコ
ントローラ１５ａは、図１２に示すように、第１の情報
テーブル２１にアドレス１０１を含むキャッシュブロッ
クが登録され（ステップ１２０１）、さらに該キャッシ
ュブロック全体が有効であることを確認して（ステップ
１２０２）、該キャッシュブロックを全ワードは有効で
ないものとし（ステップ１２０３）、該ワード（アドレ
ス１０１）を無効にして、他のワード（アドレス１０
０，１０２，１０３）を有効にする（ステップ１２０
４）。この結果、情報テーブル２１、２２は、図１４に
示すような内容に更新される。

【００３０】図３のステップ１４は、ステップ１２とま
ったく同様に自プロセッサ１１ａのキャッシュメモリ１
６ａからリードされる。

【００３１】図３のステップ１５において、プロセッサ
１１ｂでアドレス１０２に対するwrite アクセスが発生
すると、これを受けたキャッシュコントローラ１５ｂ
は、図１１に示すように、write アドレス１０２を含む
キャッシュブロックがキャッシュメモリ１６ｂに存在し
（ステップ１１０１）、しかも該キャッシュブロック全
体が有効であるものの（ステップ１１０２）、該アドレ
ス１０２のワードが共有なので（ステップ１１０６）、
アドレス１０２に対して無効化信号を送出し（ステップ
１１０７）、このワードを占有にして（ステップ１１０
８）、キャッシュメモリ１６ｂの該当ワード部分をプロ
セッサ１１ｂから渡されたデータで更新する（ステップ
１１０９）。

【００３２】一方、無効化信号を検出したキャッシュコ
ントローラ１５ａは、図１２に示すように、第１の情報
テーブル２１にアドレス１０２を含むキャッシュブロッ
クが登録されているものの（ステップ１２０１）、該キ
ャッシュブロック全体が有効でないので（ステップ１２
０２）、該ワード（アドレス１０２）を無効にする（ス
テップ１２０５）。この結果、情報テーブル２１、２２
の内容は、図１５に示すように更新される。

【００３３】次に図３のステップ１６において、プロセ
ッサ１１ａでアドレス１０１に対するreadアクセスが発
生すると、これを受けたキャッシュコントローラ１５ａ
は、図５に示すように、read アドレス１０１を含むキ
ャッシュブロックがキャッシュメモリ１６ａに存在する
ものの（ステップ５０１）、このキャッシュブロック全
体が有効ではなく（ステップ５０２）、アドレス１０１
のワードが無効であるので（ステップ５０３）、該アド
レス１０１のワードをリードすると共にread信号を送出
し（ステップ５０４）、該ワードを有効とする（ステッ
プ５０５）。ところが、この段階でこのワードを含むア
ドレス１００から始まるキャッシュブロックの全ワード
が有効にはなっていないので、キャッシュブロックの情
報の全体は有効でないままとする（ステップ５０６）。
最後にリードしたデータをプロセッサ１１ａに渡す（ス
テップ５０８）。

【００３４】一方、リードと共に出されたread信号を検
出したキャッシュコントーラ１５ｂは、図６に示すよう
に、第１の情報テーブル２１にアドレス１０１を含むキ
ャッシュブロックが登録され（ステップ６０１）、該キ
ャッシュブロック全体が有効で（ステップ６０２）、し
かも該ワード（アドレス１０１）が占有なので（ステッ
プ６０３）、該ワードを共有とする（ステップ６０
４）。この結果、情報テーブルの内容は、図１６に示す
ように更新される。

【００３５】図１７は本実施例によるバスへの操作を、
従来のwrite-invalid 方式（従来方式１）、およびキャ
ッシュブロックサイズを１ワードとして４バイトの入力
バッファを設けた従来方式２とそれぞれ比較して示す図
である。

【００３６】これによると、従来方式１の場合、ステッ
プ１２、１４などで本来は有効なワードが無効と判断さ
れ、不要なブロックリードが生じてしまうのに対し、本
実施例の場合はこのような事態を避けられるため、バス
へのアクセスが減ってマルチプロセッサシステム全体の
効率を高めることができる。また従来方式２は、バスの
使用などは本実施例の場合と同等であるが、キャッシュ
ブロックが小さいために、あるアドレスのデータがどの
キャッシュブロックに格納されているかを検索する時間
が増加し、バッファの追加によるハードウェアの複雑化
やブロックの情報量の増加といった問題が生じる。

【００３７】

【発明の効果】以上説明したように本発明によれば、連
続ｎワードをキャッシュブロックとすることにより、ヒ
ット率の向上、検索時間の短縮を図れる。また、本来有
効なデータが無効として扱われたり、既に占有となって
いるデータのライト時に無効化信号を送出したりするこ
とを避けることができる。

【図面の簡単な説明】

【図１】本発明に係る一実施例のマルチプロセッサシス
テムの構成を示すブロック図である。

【図２】図１におけるキャッシュ装置が保持する第１お
よび第２の情報テーブルの構造を示す図である。

【図３】本実施例のマルチプロセッサシステムにおける
各プロセッサ間でのアクセスパターンの例を示す図であ
る。

【図４】図２の各情報テーブルの初期状態を示す図であ
る。

【図５】プロセッサのワードリード時の処理の流れを示
すフローチャートである。

【図６】プロセッサのリード信号検出時の処理の流れを
示すフローチャートである。

【図７】図３におけるステップ１実行後の各情報テーブ
ルの内容を示す図である。

【図８】ステップ３実行後の各情報テーブルの内容を示
す図である。

【図９】ステップ９実行後の各情報テーブルの内容を示
す図である。

【図１０】ステップ１０実行後の各情報テーブルの内容
を示す図である。

【図１１】プロセッサのワードライト時の処理の流れを
示すフローチャートである。

【図１２】プロセッサの無効化信号検出時の処理の流れ
を示すフローチャートである。

【図１３】ステップ１１実行後の各情報テーブルの内容
を示す図である。

【図１４】ステップ１３実行後の各情報テーブルの内容
を示す図である。

【図１５】ステップ１５実行後の各情報テーブルの内容
を示す図である。

【図１６】ステップ１６実行後の各情報テーブルの内容
を示す図である。

【図１７】本実施例によるバスへの操作を従来方式と比
較して示す図である。

【符号の説明】

１１ａ、１１ｂ……プロセッサ １２……共有メモリ １３……バス １４ａ、１４ｂ……キャッシュ装置 １５ａ、１５ｂ……キャッシュコントローラ １６ａ、１６ｂ……キャッシュメモリ

フロントページの続き (56)参考文献 特開 平２−77858（ＪＰ，Ａ) 特開 平２−90259（ＪＰ，Ａ) 特開 昭57−167188（ＪＰ，Ａ) 特開 平２−195456（ＪＰ，Ａ) 特開 平３−132858（ＪＰ，Ａ) 特開 昭63−266560（ＪＰ，Ａ) 特開 平２−188849（ＪＰ，Ａ) 特開 昭58−205975（ＪＰ，Ａ) 特開 平４−120639（ＪＰ，Ａ) 特開 平３−6757（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 バスに、共有メモリと、前記共有メモリ
   のキャッシュ装置を有する複数のプロセッサとを接続し
   て構成されるマルチプロセッサシステムにおいて、前記
   プロセッサのキャッシュ装置が、連続ｎワードからなる
   キャッシュブロックごとに、該キャッシュブロック内の
   ワードがすべて有効であるか否かの情報を保持する手段
   と、前記キャッシュブロック内のワードごとに、該キャ
   ッシュブロック内のワードがすべて有効であるときは該
   ワードが占有か共有かの情報を、該キャッシュブロック
   内のワードがすべては有効でないときは該ワードが有効
   か無効かの情報を保持する手段と、を有することを特徴
   とするマルチプロセッサシステム。