JPS6238743B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 ストアスルー方式のバツフア記憶装置を有する
複数の中央処理装置と主記憶装置とから成るデー
タ処理システムにおいて、主記憶装置の内容がい
づれかの中央処理装置によつて、書き替えられた
場合のバツフア記憶装置の当該ブロツクの無効化
処理方式に関す。

(b) 技術の背景 バツフア記憶装置を有するデータ処理システム
においては、マルチプロセツサー構成の場合、他
の中央処理装置から主記憶装置に対して、データ
書き替え（ストア）が実行された時、主記憶装置
の内容と自中央処理装置の持つバツフア記憶装置
の内容の一致を保障する必要がある。

即ち、他の中央処理装置より行われたストアア
ドレスと同一のアドレスを持つブロツクが自中央
処理装置が持つているバツフア記憶装置内に有れ
ば、このブロツクを無効にして、該バツフア記憶
装置をアクセスさせないようにし、該中央処理装
置からアクセスするブロツクが主記憶装置上のブ
ロツクと一致するように制御する必要がある。

この動作がバツフア無効化（BIV）と呼ばれる
もので、現在ではこのバツフア無効化処理による
中央処理装置に対する影響を少なくする為に、バ
ツフア無効化アドレスレジスタを多段構成にする
のが通例であり、この多段構成のアドレスレジス
タをバツフア無効化スタツクBIVSと呼んでい
る。

バツフア無効化スタツクBIVSは他の中央処理
装置からのストアアドレスを複数個保持すること
ができる為、自中央処理装置のバツフア記憶装置
アクセスの空き時間を利用して、上記バツフア無
効化スタツクBIVSより無効化アドレスを読み出
し、該アドレスに対応するブロツクを無効化する
ように動作し、自中央処理装置からのバツフア記
憶装置アクセスがバツフア無効化動作により極力
中断されないようにして、システムのバツフア記
憶装置に対する使用効率を高めるようにしてい
る。

然し、他の中央処理装置から無効化アドレスが
送信されてきて、実際に無効化処理が実行される
迄の間に、システムで許容されている時間をオー
バしてしまうと、主記憶装置の内容と一致してい
ないバツフア記憶装置の内容をアクセスするとい
つた問題が発生する可能性があり、かかる不都合
の生じないバツフア記憶装置に対するアクセス方
式が望まれていた。

(c) 従来技術と問題点 第１図は、それぞれバツフア記憶装置（以下
BSという）を有する２台の中央処理装置（以下
CPUという）が１台の主記憶装置（以下MSとい
う）を共有するシステムにおいて、それぞれの
BSの内容とMSの内容とが一致しない不都合が生
ずる概念を示したものである。この図を参照しな
がら上記不都合が生ずる過程を説明する。図面に
おいて、１は主記憶装置（MS）、２，３は中央処
理装置（CPU）、２１，３１はバツフア記憶装置
（BS）、４はバツフア無効化スタツク（BIVS）で
ある。

先ず、CPU0２がMS１のＡ番地の内容をＸ
よりX′に書き替える。

この時、CPU0２よりストアアドレスＡが
CPU1３に送信され、CPU1３のバツフア無効
化スタツク（以下BIVSという）にセツトされ
る。

次に、CPU0２がMS１のＢ番地の内容をＹ
よりY′に書き替える。同時にストアアドレス
の送信がと同様に行われ、CPU1３のBIVS４
にセツトされる。） CPU1３のBIVS４にセツトされたCPUCPU0
２のストアアドレス、即ちバツフア無効化（以
下BIVという）アドレスはBIVS４内にスタツ
クされた侭である。

この時点で、CPU1３がMS１のＢ番地の内
容を読み出す（即ち、フエツチＢを行う）。Ｂ
番地の内容はCPU1３のBS1３１内に存在しな
いので、MS１より読み出される。この時、読
み出された内容はCPU0２によつて更新された
Y′という新しい値である。

このMS１よりデータを読み出す動作はムー
ブイン（以下MOVINという）と呼ばれるが、
上記MOVINが完了した時点でもBIVアドレス
ＡはBIVS４内にスタツクされた侭である。

続いて、CPU1３がＡ番地の内容を読み出す
（即ち、フエツチＡを行う）。この時BIVアドレ
スＡによるCPU1３のBS無効化処理が実行され
ていない為、BS1３１より更新前のデータＸが
読み出される。

上記、詳細に説明した現象はCPU0２から実行
されたストア順序が、CPU1３から見た場合に逆
転して見えることであり、本来生じてはならない
現象である。この原因はCPU1３がMS１のＢ番
地の内容をMOVINする時、MOVIN完了時点でも
BIVアドレスＡに関するCPU1３でのBS無効化処
理が終了していない為である。

然して、この現象は以下において説明するよう
な制御を実施することによつて、ストア順序の逆
転を防ぐことができる。即ち、CPU1３がＢ番地
の内容をMOVINし、MOVIN完了時点でBIVアド
レスがBIVS４に保留されている時は、以降の
CPUによよるBSアクセスを禁止し（BSアクセス
を禁止することにより、CPUからのBS参照要求
は待たされる）、BIV処理を強制御的に実行させ
るのである。

従来の公知例は、第２図に示すように多段構成
された各シフトレジスタ（BIR1〜BIR4）５に対
応してカウンタ（BIC1〜BIC4）６を設け、他の
CPUからのBIV要求により、BIVアドレスをBIR1
５にセツトすると同時に、対応するカウンタ
BIC1６に、システムで許容されているBIV待ち時
間をセツトするように構成されている。ここで８
はバリツドビツトＶ（V1〜V4）で、上記BIR対
応に設けられており、対応するBIRにBIVアドレ
スがセツトされた時、オンとなるように制御され
る。

上記シフトレジスタ５はCPUの１マシンサイ
クルで、順次次段へシフトするように構成されて
おり、１マシンサイクルでシフトできれば（即
ち、下段のシフトレジスタには、BIVアドレスが
セツトされていないか、或いは下段のシフトレジ
スタに一つ前のストアアドレスがセツトされてい
るが、このアドレスも同時に次段にシフトでき
る）、上記カウンタ値を減算することなく、次段
のカウンタにセツトするように制御される。若
し、シフトできず同一シフトレジスタに留まる時
は、１マシンサイクル毎に減算回路７によつて、
−１していくように制御される。こうして、多段
構成されているシフトレジスタ５に対応している
カウンタの、いずれかのカウンタ値が“０”にな
つた時（即ち、システムに許容されているBIV待
ち時間が“０”）、CPUからのBSに対するアクセ
スを禁止し、BIV処理を強制的に行わせるように
制御する。このカウンタ値“０”の検出回路が論
理積回路９と論理和回路１０で示した回路で、そ
の出力信号CPUINHがBS制御回路（図示せず）
に送出され、CPUからBSアクセスを禁止し、
BIR4５からのアドレスによるIV処理〔BSのタグ
部（図示せず）のバリツドビツト＝０とする〕が
実行される。

上記の、システムに許容されているBIV待ち時
間としては、以下の動作に必要な時間の合計値が
セツトされる。即ち： (1) CPU0２からのＡ番地ストアによるMSでの
ストア時間。

(2) CPU0２からのＢ番地ストアによるMSでの
ストア時間。

(3) CPU1３がＢ番地をMOVINするのに必要な
時間。

の合計値である。

ここで、BIV待ち時間として２語のストア時間
が計上されているのは、上記逆転現象が起こるの
が、２語ストアを行つた時に限るからである。

然し、従来方式には以下のような欠点がある。
即ち、CPUのマシンサイクルは現状早くなる一
方であり、MSのストア時間、MOVIN時間との差
が拡がる一方である。この為、カウンタ６に上記
の合計値を初期値としてセツトする為には、少な
くとも３〜４ビツトのカウンタが必要となり、ハ
ードウエア量が増大する問題がある。

(d) 発明の目的 そしてこの目的は、本発明によれば従来方式で
用いていたカウンタを使用せずに、BIVアドレス
をセツトするシフトレジスタ毎に、フラグビツト
(F)を１ビツト持たせ、且つMOVIN要求がMSで受
けられた時（MOVIN開始時点）に、BIVSに保留
されているBUVアドレスがあるか否かを検出す
るフリツプフロツプ（FF）を１ツト設けるだけ
で、前述のストア順序が逆転する不都合を解決す
る手段を提供することを目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によればストアスル
ー方式であつて、ムーブイン中は次のオペランド
アクセスを抑止する機能を備えているバツフア記
憶装置を有する複数の中央処理装置から成り、主
記憶装置の内容が上記複数の中央処理装置のいづ
れかによつて書き替えられた場合、他の中央処理
装置のバツフア記憶装置の当該ブロツクを無効化
する為に、バツフア無効化アドレスを送信するよ
うにし、上記中央処理装置の各々が他の中央処理
装置より送られてくる前記バツフア無効化アドレ
スを保持するレジスタを有し、且つ該レジスタが
多段のシフトレジスタで構成され、その最終段に
シフトされた処理要求アドレスにもとづいて、バ
ツフア無効化処理を実行するデータ処理システム
において、他の中央処理装置からの主記憶装置に
対する書き替え要求が、主記憶装置で受け付けら
れると同時に他の中央処理装置から送られてくる
前記バツフア無効化アドレスを、上記多段のシフ
トレジスタの第一段目にセツトするように構成
し、且つ該バツフア無効化処理が、主記憶装置よ
りバツフア記憶装置にデータを転送してくる時間
内に終了しているか否かを判定する回路を設け、
該時間内に上記バツフア無効化処理が終了してい
ない時は、該中央処理装置からのバツフア記憶装
置に対するアクセスを禁止し、上記バツフア無効
化処理を実行させるように制御させる方法を提供
することによつて達成され、ハードウエア量の削
減化と制御の簡単化が図れる利点がある。

(f) 発明の実施例 本発明においても、BIVSは他のCPUからのMS
ストア要求がMSで受け付けられる、と同時に第
１段目のシフトレジスタに、他のCPUから送信
されてきたBIVアドレスがセツトされるように制
御されている。この為、前述のような他のCPU
がMSストアを２回実行し、以降自CPUが最初に
ストアされたと同じ番地をMOVINするというケ
ースでは、BIVSに他のCPUのMSストアによる
BIVアドレスが必ずセツトされているか、既に
BIV処理が終了しているかのいづれかである。

従つて、自CPUがMOVIN開始時点で保留され
ているBIVアドレスに対して、スラグビツト(F)を
セツトし、該フラグビツトがMOVIN終了迄に、
BIVSの最終段迄シフトされ、処理されていれ
ば、前述の逆転という不都合は生じないが、若し
処理されていなければ、自CPUからのBSアクセ
スを禁止し、BIV処理を強制的に実行することに
より、ストア順序の正当性を保つことができる。
即ち、本発明はストア順序の逆転防止が、元々
MOVIN終了時点で、BIVSにBIVアドレスが保留
されている時、以降のBSアクセスを禁止し、強
制的にBIV処理を実行させることによつて防止で
きる所に着目してなされたものである。

以下本発明の実施例を図面によつて詳述する。
第３図が本発明の実施に必要なBS無効化回路を
示す図である。図面において、５，８は第２図で
説明したものと同じものである。１９はフラグビ
ツト(F)、１１はセツト／リセツト型フリツプフロ
ツプ、１２はセツト優先型フリツプフロツプ、１
３は論理和回路（Ｏ）、１４〜２８論理積回路(A)
である。

先ず、図示していないBS制御回路において、
これも図示されていないMOVIN制御回路から、
該ムーブインの開始を示すトリガー信号
（SMV）が送出されてくると、後述のMOVIN終
了信号が返送されてくる迄、BSに対するCPU0、
またはCPU1からのオペランドアクセスは抑止さ
れているので、少なくとも、その期間において
は、前述の逆転現象は起こり得ない。

自CPUにおいて、MOVIN開始時点でシフトレ
ジスタ５に、BIVアドレスがセツトされているこ
とを示すＶビツト８の、いずれか１つでもオンで
あれば（V1〜V4＝１であると論理和回路Ｏ１３
が付勢される）、MOVIN制御回路（図示せず）よ
り送られてくるトリガー信号（SMV）と論理積
回路Ａ１４で論理積がとれて、保留されている
BIVアドレスが、MOVIN開始時点にBIVSに有る
ことを示すフリツプフロツプFF1（MVINH）１
１をセツトする。同時にＶビツト８がオンである
シフトレジスタ５に対応するフラグビツト(F)１９
をオンにする。

フラグビツト(F)１９はシフトレジスタ（BIR）
５にセツトされているBIVアドレス及びＶビツト
８と共に、次段にBIVアドレスがセツトされてい
ないか、或いはセツトされているがこのアドレス
も次の段へシフト可能であれば、該CPUのマシ
ンサイクル毎にセツトされるように制御される。
次段にセツトされると同時に、前段からのフラグ
ビツト(F)１９に対するセツト条件がなければ、そ
の段のフラグビツト(F)１９はリセツトされる。こ
の動作を繰り返して、フラグビツト(F)１９は最終
段のF4までセツトされて行く。

上記のF4がセツトされており、F1〜F3の総て
がリセツト状態にあり、シフトレジスタ（BIR）
５の最終段であるBIR４からのBIVアドレスが、
BS制御回路（図示せず）で受け付けられたこと
を示すACPT信号が返送されてきた時点で、論理
積回路Ａ１６、Ａ１５の論理積がとれて、フリツ
プフロツプFF1（MVINH）はリセツトされる。
この時、BIVSには保留されているBIVアドレス
がないことになる。

若し、前述のMOVIN制御回路より、MOVIN終
了を示すMVEND信号が送られてきた時点で、フ
リツプフロツプFF1（MVINH）１１がリセツト
されていなければ、フリツプフロツプFF2
（CPUINH）１２が論理積回路Ａ１７の付勢出力
によつてセツトされ、この出力信号CPUINHが前
述のBS制御回路に送出されて、BSアクセスを禁
止して、実効的に、BIV処理が実行できるように
制御される。論理積回路Ａ１８はフリツプフロツ
プFF1（MVINH）１１がリセツトされる迄、フ
リツプフロツプFF2（CPUINH）１２を保持する
ように動作する。

若し、MOVIN制御回路より、MVEND信号が
送られてきた時点で、フリツプフロツプFF1
（MVINH）１１がリセツトされていると、上記
MVEND信号でフリツプフロツプFF2
（CPUINH）１２もリセツトされ、以後はCPU等
からの正規のBSアクセスができるようになる。

(g) 発明の効果 以上詳細に説明したように、本発明によればバ
ツフア記憶装置の当該ブロツクを無効化するのに
必要な待ち時間を計数するのに、バツフア無効化
スタツクレジスタ毎に設けられる複数ビツトのカ
ウンタを必要とせず、ムーブイン時間中に上記バ
ツフア無効化スタツク内に保留されている、他の
中央処理装置からの無効化アドレスによる、自中
央処理装置におけるバツフア無効化処理が終了す
るかどうかを判定する回路を設けるだけで、逆転
現象を防止できるので、ハードウエア量の削減と
制御の簡単化が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の主題である逆転現象が生ずる
過程を説明する図、第２図は逆転現象を防止する
為の従来の公知例をブロツク図で示す図、第３図
は本発明の一実施例をブロツク図で示す図であ
る。 図面において、１は主記憶装置（MS）、２，３
は中央処理装置（CPU0、CPU1）、２１，３１は
バツフア記憶装置（BS0、BS1）、４はバツフア
無効化スタツクレジスタ（BIVS）、５はシフトレ
ジスタ（BIR）、６はカウンタ回路（BIC）、８は
バリツドビツト（Ｖ）、１９は本発明の実施に必
要なフラグビツト（Ｆ）、MVINHはバツフア無効
化アドレスがムーブイン開始時にバツフア無効化
スタツクレジスタにあることを示す信号、
CPUINHは中央処理装置からのバツフア記憶装置
アクセスを禁止し、バツフア無効化処理を実行さ
せる信号、ACPTはバツフア無効化アドレスがバ
ツフア記憶装置制御回路で受け付けられたことを
示す信号、MVENDはムーブイン制御回路におい
てムーブイン動作が終了したことを示す信号、を
それぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ ストアスルー方式であつて、ムーブイン中は
   次のオペランドアクセスを抑止する機能を備えて
   いるバツフア記憶装置を有する複数の中央処理装
   置から成り、主記憶装置の内容が上記複数の中央
   処理装置のいずれかによつて書き替えられた場
   合、他の中央処理装置のバツフア記憶装置の当該
   ブロツクを無効化する為に、バツフア無効化アド
   レスを送信するようにし、上記中央処理装置の
   各々が他の中央処理装置より送られてくる前記バ
   ツフア無効化アドレスを保持するレジスタを有
   し、且つ該レジスタが多段のシフトレジスタで構
   成され、その最終段にシフトされた処理要求アド
   レスにもとづいて、バツフア無効化処理を実行す
   るデータ処理システムにおいて、他の中央処理装
   置からの主記憶装置に対する書き替え要求が、主
   記憶装置で受け付けられると同時に他の中央処理
   装置から送られてくる前記バツフア無効化アドレ
   スを、上記多段のシフトレジスタの第一段目にセ
   ツトするように構成し、且つ該バツフア無効化処
   理が、主記憶装置よりバツフア記憶装置にデータ
   を転送してくる時間内に終了しているか否かを判
   定する回路を設け、該時間内に上記バツフア無効
   化処理が終了していない時は、該中央処理装置か
   らのバツフア記憶装置に対するアクセスを禁止
   し、上記バツフア無効化処理を実行させるように
   制御することを特徴とするバツフア記憶装置制御
   方式。