JPH0414147A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｊ産業上の利用分野Ｊ 本発明は、いわゆるレジスタバンク方式を採用している
中央演算処理装置に関する。

［従来の技術］ 通常、中央演算処理装置（以下ＣＰＵと記す）における
演算結果はＣＰＵ内に設けられているレジスタに格納さ
れるか、ＣＰＵ内に設けることができるレジスタ数には
ハードウェア上限度かある。

そこで、第３図に示すようにＣＰＵＩとは別個に読書自
在なメモリ２を設けこのメモリ２内の一部に、第４図に
示すように上記レジスタの代わりとなる例えばＲＯない
しＲ７にてなる複数のレジスタ３を集合させた複数のレ
ジスタバンク４を形成するレジスタバンク方式を採るＣ
ＰＵもある。尚、レジスタの数は上記のＲＯないしＲ７
の８つに限らず任意の数で良い。又、レジスタバンク４
の数も図示する１６に限らず任意の数とすることができ
る。

このようなそれぞれのレジスタバンク４は、第５図に示
すようにメモリ２内の所定の領域にバンク０よりバンク
１５が順に並んだ状態でバンク０に含まれるレジスタＲ
Ｏからバンク１５に含まれるレジスタＲ７に向かい順に
アドレスされている。

又、上記のようにメモリ２内にレジスタバンク４を設け
、さらにＣＰＵ内にも第６図ａに示すようにメモリ２内
の一つのレジスタバンク４が有するレジスタ数に相当す
るＲＯないしＲ７の数の内部レジスタ５と、メモリ２内
のレジスタバンク４を特定するためバンク番号を格納す
るバンクナンバーレジスタ（園内及び以下ＢＮＲと記す
）６とを設けたものもある。

［発明が解決しようとする課題］ レジスタバンク方式であってＣＰＵＩ内にレジスタを設
けていないタイプのＣＰＵでは、ＣＰＵ１内の演算にて
生じた情報及びＣＰＵＩにて演算に必要な情報はその都
度メモ゛す２へ書き込み、あるいはメモリ２より読み出
す必要があり、ＣＰＵ１とメモリ２とのアクセスに非常
に時間がかかるという欠点がある。

又、レジスタバンク方式のＣＰＵであって、ＣＰＵ内に
内部レジスタ５とバンクナンバーレジスタ６を設けたＣ
ＰＵにおいては、ＣＰＵ１が内部レジスタ５に格納しｆ
こ情報にて演算を実行する場合にはＣＰＵＩ内部におい
て情報交換を行うこととなるので演算は高速に処理され
るか、内部レジスタ５に格納される情報をメモリ２内の
レジスタバンク４に格納されている情報に書き替える場
合にはその処理に時間を要する。即ち、現在内部レジス
タ５に格納されているすべての情報を一旦メモリ２の所
定のレジスタバンクへ退避させ、その後ＢＮＲ６に格納
されているバンク番号に対応するメモリ２内のレジスタ
バンク４に含まれるレジスタＲＯないしＲ７の情報を読
み出し、内部レジスタ５のＲＯないしＲ７に格納すると
いう処理過程をとるため、演算処理に長い時間を要する
という問題点がある。特に、演算処理中にいわゆる分岐
処理が発生しこの分岐演算処理を行うために内部レジス
タ５の書き替えが行なわれ、そしてこの分岐処理の途中
でさらに他の分岐処理が発生した場合には再度上述と同
様の書き替えが行なわれるので、非常に演算処理に長い
時間を要する。

本発明はこのような問題点を解決するためになされたも
ので、ＣＰＵ内にレジスタを有し、レジスタバンク方式
のＣＰＵであって演算処理を高速に実行可能なＣＰＵを
提供することを目的とする。

［課題を解決するための手段］ 本発明は、ＣＰＵ内部に備わり情報を格納する複数の内
部レジスタと、ＣＰＵ外部に備わる記憶部と上記内部レ
ジスタとをアクセスするための情報を格納するバンクナ
ンバレジスタと、を有しさらに上記記憶部を演算レジス
タとして使用するいわゆるレジスタバンク方式のＣＰＵ
であって、上記内部レジスタのそれぞれに備えられ、各
内部レジスタに情報が格納されているか否かを示すタグ
フラグと、このタグフラグが示す情報により上記記憶部
と上記内部レジスタとのアクセスを制御することを特徴
とする。

［作用］ 内部レジスタに格納されている情報と記憶部に格納され
ている情報とを交換する場合、制御部は内部レジスタに
情報が格納されている旨の情報をタグフラグより読み取
り情報が格納されている内部レジスタのみについて記憶
部とのアクセスを行う。よってアクセス不要な内部レジ
スタについての記憶部とのアクセス時間を省くことがで
きる。

このようにタグフラグを備えた内部レジスタは演算処理
時間の短縮化に作用している。

［実施例］ 本発明のＣＰＵは、レジスタバンク方式であってＣＰＵ
内にレジスタを有するタイプに関するものであり、上述
した第３図ないし第５図に示された構成部分については
以下の説明にも同じ符号を使用し説明する。尚、以下に
説明する内部レジスタ１０を設けたＣＰＵをＣＰＵ１２
とし、第３図にその旨を示す。

本発明のＣＰＵの一実施例を示す第１図ａ、ｂにおいて
、ＣＰＵ１２内に設けられる内部レジスタｌＯは、例え
ばＲＯないしＲ７の８つのレジスタを有しており、さら
にレジスタＲＯないしレジスタＲ７のそれぞれには、リ
ード（Ｒ）及びライト（Ｗ）の情報を格納する、それぞ
れ１ビツトからなるタグフラグレジスタ１１が設けられ
ている。タグフラグレジスタ１１のそれぞれについて、
データが書き込まれあるいはデータが読み出された内部
レジスタｌＯのタグフラグレジスタには例えば１の信号
がＣＰＵ１２によって格納され、データの読書が行なわ
れていない場合には例えば０の信号が格納されたままと
なっている。さらに詳しくは、いずれかの内部レジスタ
ＩＯにデータが書き込まれた場合には、そのデータが書
き込まれた内部レジスタｌＯのタグフラグレジスタ１１
におけるＷタグフラグレジスタｌｌａ及びＲタグフラグ
レジスタＩｌｂの両方にＣＰＵ１２によって例えば１の
信号が格納される。一方、データを格納しているいずれ
かの内部レジスタ１０より当該データが読み出された場
合にはデータが読み出された内部レジスタ１０における
Ｒタグフラグレジスタ１１ｂにＣＰＵＩ２によって例え
ば１の信号が格納される。

尚、内部レジスタＩＯに設けられるレジスタの数はＲＯ
ないしＲ７の８つに限るものではない。

さらに、ＣＰＵ１２には、本ＣＰＵ１２の外部に設けら
れるメモリ２内に設けられる複数のレジスタバンク４の
いずれのバンクを選択するかを指示するバンク番号か格
納される、第１図すに示すＢＮＲ６が設けられる。

このように構成されるＣＰＵ１２の動作を以下に説明す
る。

ＣＰＵ１２が演算処理を開始する前の初期状態では、そ
れぞれの内部レジスタｌＯにおけるＷタグフラグレジス
タｌｌａ及びＲタグフラグレジスタｌｌｂはすべて０の
信号が格納されている。

次に内部レジスタ１０の内の例えばレジスタＲＯを使用
する命令がＣＰＵ１２に与えられたとき、今レジスタＲ
ＯのＲタグフラグレジスタＩｌｂには０の信号が格納さ
れておりレジスタＲＯにはデータが書き込まれていない
ことを示しているので、ＣＰＵＩ２は、ＢＮＲ６に格納
されているバンク番号とレジスタＲＯの位置とに対応す
るアドレスをメモリ２へ送出する。そしてメモリ２内の
指定されたレジスタバンク４のレジスタＲＯに格納され
ているデータがバスを介してＣＰＵ１２へ供給され、供
給された当該データは上記命令における演算に使用され
るとともに内部レジスタ１０のレジスタＲＯに格納され
る。そしてこのときレジスタＲＯのＲタグフラグレジス
タＩｌｂにはＣＰＵ１２によって１の信号が格納される
。このようにＲタグフラグレジスタＩｌｂに１の信号か
格納された以後、内部レジスタｌＯのレジスタＲＯのデ
ータを使用する場合にはＣＰＬｉ１２は、上述のように
メモリ２にアクセスすることなく直接内部レジスタ１０
のレジスタＲＯにアクセスすることでデータを得ること
ができる。

又、内部レジスタ１０の例えばレジスタＲＯに格納され
た情報を使用し演算を実行した結果、内部レジスタＩＯ
のレジスタＲＯのデータが変化した場合には、該レジス
タＲＯのデータは書き替えられ、このとき該レジスタＲ
ＯのＷタグフラグレジスタＩｌａに１の信号が格納され
る。又、ＣＰＵＩ２内における演算処理中に生じたデー
タを内部レジスタ１０に格納する場合もあり、このよう
な場合には内部レジスタ１０の該当するＷタグフラグレ
ジスタｌｌａに１の信号を格納しさらにＯの信号が格納
されているＲタグフラグレジスタｌｌｂにもｌの信号を
格納する。このように、ＷタグフラグレジスタＩｌａに
１の信号を格納する場合には、必ずＲタグフラグレジス
タｌｌｂに１の信号を格納する。これは、演算処理にお
いて、上述のようにメモリ２よりデータを読み込んたの
ではなく内部レジスタＩＯよりデータを読んだ場合に、
ＲタグフラグレジスタＩｌｂに格納された信号が０のま
まであると、次にメモリ２よりデータを読み込んだ場合
、このデータを誤って上記レジスタに格納してしまう可
能性があり、これを防止するためである。

又、分岐命令のように内部レジスタｌＯのレジスタＲＯ
ないしＲ７に格納されるデータを書き替える、いわゆる
バンクを切り替える場合には、ＣＰＵ１２は、Ｗタグフ
ラグレジスタＩｌａに１の信号が格納されている内部レ
ジスタ１０に格納されているデータのみをメモリ２内の
対応するレジスタバンク４に含まれるレジスタ３に転送
し、次にＢＮＲ６に指示された値をセットし、さらに全
てのＷタグフラグレジスタｌｌａ及びＲタグフラグレジ
スタｌｌｂの値を０にリセットする。そしてＣＰＵＩ２
は、ＢＮＲ６に格納された値によって指示されるメモリ
２のレジスタバンク４にアクセスし、このレジスタバン
ク４より演算に必要なデータのみを上述したように読み
込む。

このように、本実施例のＣＰＵでは、ＣＰＵＩ２内に内
部レジスタＩＯを設けているので、演算処理において必
要なデータが上記内部レジスタＩＯに格納された後は、
その都度外部に設けたメモリ２にアクセスしデータを得
る必要はなく内部レジスタＩＯより得ることができるの
で、高速に演算処理を実行することができる。

又、バンクを切り替えて処理するような場合、従来のよ
うにＣＰＵ内に設けた複数のレジスタに格納されたすべ
てのデータを書き替えるのではなく、内部レジスタ１０
の内、データが格納されているレジスタ、即ちＷタグフ
ラグレジスタｚｂに１の信号が格納されている内部レジ
スタＩＯのみについてその格納データをメモリ２へ退避
させ、そしてＣＰＵ１２へのデータの読込みは従来のよ
うに指定されたレジスタバンク４に含まれるレジスタ３
に格納されているデータの全て読み込むのではなく、演
算処理にて使用するデータのみを上記レジスタバンク４
の所定のレジスタ３より読み出すことより、従来のよう
に使用しない不必要なデータについてアクセスする時間
を省くことができ演算処理を高速化することができる。

このように動作することは、第２図内のｆｇｈｉに示す
ように一旦割り込みが発生した後、その演算処理内にて
さらに割り込みが発生するような場合、その都度内部レ
ジスタＩＯに格納される情報の全てを交換する必要がな
いことより、特に効果がある。

［発明の効果］ 以上詳述したように本発明によれば、ＣＰＵはタグフラ
グに示された情報により、内部レジスタと記憶部とのア
クセスを制御することでアクセス不要な内部レジスタと
記憶部とのアクセス時間を省くことができることより、
高速に演算処理を実行することかできる。

【図面の簡単な説明】

第１図ａは本発明のＣＰＵに設けられる内部レジスタの
構成を示す図、第１図すは本発明のＣＰＵに設けられる
ＢＮＲを示す図、第２図はメインプログラムの実行経過
時間と割り込み発生との関係を示す図、第３図はレジス
タバンク方式の構成を示すブロック図、第４図はレジス
タバンク方式における外部メモリに設けられるレジスタ
バンクの構成を示すための概念図、第５図は第４図に示
すレジスタバンクとメモリ内のアドレスとの関係を示す
図、第６図ａは従来のＣＰＵに設けられる内部レジスタ
の構成を示す図、第６図すは従来のＣＰＵに設けられる
ＢＮＲを示す図である。 第２図 害１り込み１発生 ＄１＋１ｉ１に一１＋Ｉｆ’１ ２・・・メモ１ハ　１０・・内部レジスタ、１１・・タ
グフラグレジスタ、 １１ａ・・・Ｗタグフラグレジスタ、 １１ｂ・・Ｒタグフラグレジスタ、１２・・・ＣＰＵ０
第４図 第５図 第６図０

Claims (1)

【特許請求の範囲】
1. （１）中央演算処理装置内部に備わり情報を格納する複
   数の内部レジスタと、中央演算処理装置外部に備わる記
   憶部と上記内部レジスタとをアクセスするための情報を
   格納するバンクナンバレジスタと、を有しさらに上記記
   憶部を演算レジスタとして使用するいわゆるレジスタバ
   ンク方式の中央演算処理装置であって、 上記内部レジスタのそれぞれに備えられ、各内部レジス
   タに情報が格納されているか否かを示すタグフラグと、
   このタグフラグが示す情報により上記記憶部と上記内部
   レジスタとのアクセスを制御する制御部とを有すること
   を特徴とする中央演算処理装置。