JPS6319058A

JPS6319058A - メモリ装置

Info

Publication number: JPS6319058A
Application number: JP16333486A
Authority: JP
Inventors: Hideo Miyake; 英雄三宅; Toshihiro Ozawa; 年弘小沢; Masanobu Yuhara; 雅信湯原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-07-11
Filing date: 1986-07-11
Publication date: 1988-01-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕第１の中央処理装置（ＣＰ　Ｕ）から第２のｃｐＵヘメ
モリを介してデータ転送するシステムにおけるメモリ装
置において、メモリと同エントリ数のフラグメモリを設
けると共に、該フラグメモリ上のフラグを制御し第１の
ＣＰＵの書込み可否。

第２のＣＰＵの読出し可否を判定するフラグ制御回路を
設けることにより、第１のＣＰＵから第２のＣＰＵへの
データ転送を高速に処理できるようにしている。

Ｃ産業上の利用分野〕本発明は、複数のＣＰＵ間でメモリを介してデータ転送
を行うシステムに用いられるメモリ装置であって、デー
タ転送処理時間を短縮可能としたメモリ装置に関するも
のである。

電子計算機システムでは、データの処理効率を高めるた
めに、演算に関係するデータ処理以外の処理に要する時
間を極力減少させることが望まれる。そこで、第１のＣ
ＰＵから第２のＣＰＵへ。

処理要求または処理結果などのデータをメモリを介して
転送する場合に、データ転送を高速に行うことが必要と
なる。

〔従来の技術〕

第４図は従来方式の例を示す。

第４図において、１１は第１の中央処理装置（以下、Ｃ
ＰＵＩという）用のアドレスレジスタ。

１２は第２の中央処理装置（以下、ＣＰＵ２という）用
のアドレスレジスタ、３０はＣＰＩＪ　１からＣＰＵ２
へのデータ転送に用いられるメモリを表す。

複数のＣＰＵ間で、何らかの処理分担を行う場合、処理
要求または処理結果のデータをＣＰＵ間で引き継くこと
が必要となる。このようなデータの引き継ぎのためのデ
ータ転送は、一般にメモリを介して行われることが多い
。

今、ＣＰＵＩはメモリ３０に対して転送するデータの書
込みを行い、ＣＰＵ２はメモリ３０に対して読出しを行
うものとする。

ＣＰＩＪｌが、メモリ３０に対して書込みを行い。

ＣＰＵ２がそれを読出す前に、さらに続けてＣＰＵ１が
同じエントリにデータを書込むと、ＣＰＵ２が読出すべ
きデータが失われることになる。−方、ＣＰＵＩが転送
するデータを書込む前に、ＣＰＵ２が読出しを行うと、
ＣＰＵ２は無効データを受は取ることになる。

これを防止するために、従来１例えばメモリ３０上に１
転送用領域のエントリと同じ数のフラグが設定可能なフ
ラグ領域を別に設け、データの転送処理を実行するソフ
トウェア・プログラムによって、フラグを判定すること
により、ＣＰＵＩによる書込み可否、またはＣＰＵ２に
よる読出し可否を判断するようにしている。即ち、ＣＰ
ＵＩが書込みを行う場合には、ＣＰＵＩ上で所定の命令
を実行することにより、ＣＰＵＩからの書込みが可能で
あるかを判定して、書込みを行い、ＣＰＵ２から読出し
を行う場合には、ＣＰＵＺ上で所定の命令を実行するこ
とにより、ＣＰＵ２からの読出しが可能であるかを判定
して、読出しを行うようにされていた。

〔発明が解決しようとする問題点〕

上記従来の方式によれば、データ転送を行う場合、中央
処理装置（ＣＰＵＩ、ＣＰＵ２）上で。

それぞれ命令によってフラグを判定した後、メモリ３０
へのアクセスを行うため、常にフラグ判定およびフラグ
の更新制御の処理が必要となる。特に、フラグに対する
アクセスの競合を防止するため、一方のＣＰＵが、フラ
グを判定して、メモリへアクセスし、フラグを更新する
間に、他方のＣＰＵによるフラグの判定および更新を禁
止する必要があり、そのためのロック制御も必要となる
。

本発明は上記問題点の解決を図り、ソフトウェア・プロ
グラムによるフラグの判定およびフラグの設定／解除の
処理を不要とし、高速なデータ転送を可能としたメモリ
装置を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の基本構成例を示す。

第１図において、１１はＣＰＵ１用アドレスレジスタ、
１２はＣＰＵＺ用アドレアドレスレジスタは転送データ
が格納されるメモリ、１４はメモリ１３のアクセス単位
となるエントリ毎にフラグが設定されるフラグメモリ、
１５はフラグメモリ１４上のフラグを制御しアクセス可
否を判定するフラグ制御回路を表す。

フラグメモリ１４におけるフラグＦＬＡＧは。

メモリ１３の各エントリに対応して設けられ、ＣＰＵＩ
用アドレアドレスレジスタ１１ＣＰＵ２用アドレスレジ
スタ１２からのメモリ１３に対するアドレスによって選
択されて、フラグ制御回路１５によりアクセスされるよ
うになっている。ＦＷはフラグの書込みデータ信号、Ｆ
Ｒはフラグの読出しデータ信号である。

フラグ制御回路１５は２図示省略したＣＰＴＪＩからメ
モリ１３への書込みアクセスまたはＣＰＵ２からメモリ
１３への読出しアクセスに対し、フラグメモリ１４上の
フラグＦＬＡＧによって、書込み可否または読出し可否
を判定し、その可否に関する信号を出力すると共に、そ
のフラグＦＬＡＧのセット／リセットを制御する回路で
ある。

ＣＰＵ１からメモリ１３への書込み指示により。

信号ＷＲは１”になる。ＣＰＵ２からメモリ１３に対す
る読出し指示により、信号ＲＤは“１”になる。それら
の各アクセスに対して、信号ＮＷＲが“１″のとき、Ｃ
ＰＵＩからメモリ１３への書込みが未了であり、信号Ｎ
ＲＤが“１”のとき。

ＣＰＵ２によるメモリ１３からの読出しが未了であるこ
とを意味する。

フラグ制御回路１５は、新しいデータの書込みに対して
、そのエントリのフラグＦＬＡＧを“１”にセントし、
そのデータが読出されるときに。

そのフラグＦＬＡＧを“０″に戻す。フラグＦＬＡＧが
“１”である場合に、再書込みがあると。

メモリ１３への書込みを禁止し、書込み未了信号ＮＷＲ
を１″にする。フラグＦＬＡＧが“０″である場合に、
再読出しがあると、読出し未了信号ＮＲＤを“ｌ”にす
る。

書込み未了信号ＮＷＲまたは読出し未了信号ＮＲＤは、
ＣＰＵ１．ＣＰＵ２における命令実行制御信号として用
いることができる。またフリップフロップなどに信号を
取り込んで、プログラムの条件コードなどに用いるよう
にしてもよい。

〔作用〕

本発明によれば、フラグ制御回路１５によって。

フラグメモリ１４が管理され、メモリのアクセスに対し
て、フラグＦＬＡＧの判定およびフラグＦＬＡＧの設定
／解除が自動的になされるので、中央処理装置において
、フラグＦＬＡＧに関する処理が全く不要となる。フラ
グ制御が不要となり。

メモリに対するアクセスが１命令で実行できるので、フ
ラグＦＬＡＧに関するロック制御も不要となる。従って
、中央処理装置によるソフトウェア・プログラムの処理
が簡易化されると共に、メモリアクセスに要する時間が
短縮され、データ転送処理時間が短縮される。

〔実施例〕

第２図は本発明の一実施例におけるフラグ制御回路の信
号制御説明図、第３図は本発明の詳細な説明図である。

第１図に示すフラグ制御回路１５は２例えば第２図に示
すような信号制御を行う。第２図におけるＷＲ，ＲＤ、
ＦＬＡＧ、ＦＲ，ＮＷＲ，ＮＲＤ。

ＦＷは、第１図に示す同じ名前の信号等に対応する。

信号ＷＲ，信号ＲＤが共に“０”である場合。

フラグＦＬＡＧの状態に関係なく、フラグ制御回路１５
は動作しない。

信号ＲＤが“１”であって、そのときフラグＦＬＡＧが
０″であれば、信号ＮＲＤとして“１”を出力する。メ
モリー３およびフラグＦＬＡＧは変更しない。

信号ＷＲが１”であって、そのときフラグＦＬＡＧが“
０”であれば、メモリー３に値を書込み、フラグＦＬＡ
Ｇを“１″にする。

信号ＲＤが“１”であって、そのときフラグＦＬＡＧが
“１゛であれば、メモリ１３から値を読出し、フラグＦ
ＬＡＧを“０”に戻す。

信号ＷＲが“１”であって、そのときフラグＦＬＡＧＡ
＜１”であれば、信号ＮＷＲとして“１”を出力する。

メモリ１３およびフラグＦＬＡＧは変更しない。

信号ＷＲ，信号ＲＤは、同時に“１”にならないように
制御される。または、同時に“ｌ”になった場合に、フ
ラグＦＬＡＧの状態によって、優先制御を行う。

以上の制御を行う論理回路は、上記信号制御の説明から
簡単に実現できるので、フラグ制御回路１５内部の具体
的な回路構成については、詳細な説明を省略する。

次に第３図に従って２本発明の一実施例における動作を
説明する。図中、１３．１４は第１図図示のものに対応
し、１は第１の中央処理袋Ｗ（ｃＰＵＩ）、２は第２の
中央処理装置（ＣＰＵ２）。

２０は本発明に係るメモリ装置を表す。以下の説明にお
ける（ａｌ〜（ｆｌは、第３図に示す（ａｌ〜（ｆｌに
対応する。

（ａｌ　　初期状態において、フラグメモリ１４におけ
る全エントリのフラグＦＬＡＧは、”ｏ”となっている
。

（ｂ）ＣＰＵＩが、信号ＷＲを出力して、メモリ１３の
１エントリにデータｒＸＸＸＸｊを書込むと、そのエン
トリに対応するフラグＦＬＡＧは。

“１”にセントされる。

（Ｃ）　　この状態で、ＣＰＵ２が、信号ＲＤを出力し
て、メモリ１３の同じエントリからデータ［ＸＸＸＸＪ
を読出すと、フラグＦＬＡＧは“０”にリセットされる
。

（ｄｌ　　さらに続けて、ＣＰＵ２が、信号ＲＤを出力
して、メモリ１３の同じエントリからデータを読もうと
すると、フラグＦＬＡＧは“０”であるので、信号ＮＲ
Ｄ　（“１”）が出力される。

これにより、ＣＰＵ２は、メモリ１３のデータが無効デ
ータであることを知ることができる。

（ｅ）ＣＰＵＩが、信号ＷＲを出力して、メモリ１３の
当８亥エントリにデータｒＹＹＹＹＪを書込むと、フラ
グＦＬＡＧは、再び“１″にセットされる。

（ｆｌ　　フラグＦＬＡＣ；が“１″になることにより
。

ＣＰＵ２からの読出しは成功し、データｒＹＹＹＹＪが
読出される。

上記説明では、ＣＰＵＩが、メモリ１３に対して書込み
を行い、ＣＰＵ２が、メモリ１３に対して読出しを行う
ものとしたが、簡単な切り替え回路を付加することによ
り、ＣＰＵ２からＣＰＵＩへの同じメモリを介したデー
タ転送を行うことができるようにすることも可能である
。また、２個のメモリ装置を用いて、双方向のデータ転
送を実現することも可能である。

〔発明の効果〕

以上説明したように１本発明によれば、メモリ装置内に
おいて、フラグの制御が自動的になされるので、中央処
理装置における処理負担が軽減し。

データ転送に関連する処理時間を大幅に短縮することが
可能となる。また、無効データを読出したり、有効デー
タを消去してしまうようなプログラム・ミスを防ぐこと
ができるようになる。

【図面の簡単な説明】

第１図は本発明の基本構成例、第２図は本発明の一実施
例におけるフラグ制御回路の信号制御説明図、第３図は
本発明の詳細な説明図、第４図は従来方式の例を示す。図中、１１はＣＰＵＩ用アドレアドレスレジスタはＣＰ
Ｕ２用アドレスレジスタ、１３はメモリ。１４はフラグメモリ、１５はフラグ制御回路を表す。特許出願人　　　　富士通株式会社復代理人弁理士　　　小笠原　吉義！川口

Claims

【特許請求の範囲】第１の中央処理装置から第２の中央処理装置へメモリ（
１３）を介してデータ転送を行う電子計算機システムに
おけるメモリ装置において、上記第１の中央処理装置から書込み可能であるか上記第
２の中央処理装置から読出し可能であるかを示すフラグ
が上記メモリ（１３）の各エントリに対応して用意され
たフラグメモリ（１４）と、上記第１の中央処理装置お
よび上記第２の中央処理装置からのメモリアクセスに対
して、アクセスされるエントリに対応する上記フラグに
より、書込み可否または読出し可否を判定し、書込み未
了信号ＮＷＲまたは読出し未了信号ＮＲＤの出力を制御
すると共に、当該フラグのセット／リセットを制御する
フラグ制御回路（１５）とを備えたことを特徴とするメ
モリ装置。