JPS63237133A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPS63237133A JPS63237133A JP62070664A JP7066487A JPS63237133A JP S63237133 A JPS63237133 A JP S63237133A JP 62070664 A JP62070664 A JP 62070664A JP 7066487 A JP7066487 A JP 7066487A JP S63237133 A JPS63237133 A JP S63237133A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprogram
- read
- ram
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 4
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 4
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 6
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 3
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御方式の中央処理装置に
関し、特にマイクロプログラム内蔵型の１チップ構成の
中央処理装置に関する。
関し、特にマイクロプログラム内蔵型の１チップ構成の
中央処理装置に関する。
マイクロプログラムを格納するためのメモリとしては、
読出し専用メモリ（ＲＯＭ）と読出し書込み可能メモリ
（ＲＡ Ｍ）がある、ＲＯＭは一旦書込まれると、その
内容が変更できないという欠点があるが、不揮発性であ
り、ｉｌ！源を切断しても内容が消滅しない、他方、Ｒ
ＡＭは内容の書換えは可能であるが、電源を切断すると
内容が消滅してしまうという欠点がある。また、ＬＳＩ
上に１ビツトを構成する場合、１ビット当りの占有面積
は。
読出し専用メモリ（ＲＯＭ）と読出し書込み可能メモリ
（ＲＡ Ｍ）がある、ＲＯＭは一旦書込まれると、その
内容が変更できないという欠点があるが、不揮発性であ
り、ｉｌ！源を切断しても内容が消滅しない、他方、Ｒ
ＡＭは内容の書換えは可能であるが、電源を切断すると
内容が消滅してしまうという欠点がある。また、ＬＳＩ
上に１ビツトを構成する場合、１ビット当りの占有面積
は。
ＲＡＭではＲＯＭの数倍の大きさになるという問題があ
る。
る。
上述の理由により、１チップ内に中央処理装置を構成す
る場合に、その制御記憶としてＲＡＭを用いることは、
チップサイズを著しく大きくするという問題がある。従
って、チップサイズを小さくするためには、制御記憶に
ＲＯＭを使用することが一般的である。ところが、これ
には、ＲＯＭの有する書換え不能という欠点のために、
マイクロプログラムに変更の生じた場合、チップを再製
しなければならないという問題がある。
る場合に、その制御記憶としてＲＡＭを用いることは、
チップサイズを著しく大きくするという問題がある。従
って、チップサイズを小さくするためには、制御記憶に
ＲＯＭを使用することが一般的である。ところが、これ
には、ＲＯＭの有する書換え不能という欠点のために、
マイクロプログラムに変更の生じた場合、チップを再製
しなければならないという問題がある。
１チップ内という条件でない場合にも、ＲＯＭの書換え
が必要となり、これを防止するために、例えば、特開昭
５６−５７１４３号、同５７−３１０４７号公報でＲＯ
ＭからマイクロプログラムをＲＡＭに転送して、ＲＡＭ
上でこれを修正するという方法が示されている。しかし
、前述の実装密度の点から、ＲＡＭを制御記憶とする方
法は、１チップで中央処理装置を構成し、制御記憶をＬ
ＳＩ上に組込む場合には不向きであると考えられて来た
。
が必要となり、これを防止するために、例えば、特開昭
５６−５７１４３号、同５７−３１０４７号公報でＲＯ
ＭからマイクロプログラムをＲＡＭに転送して、ＲＡＭ
上でこれを修正するという方法が示されている。しかし
、前述の実装密度の点から、ＲＡＭを制御記憶とする方
法は、１チップで中央処理装置を構成し、制御記憶をＬ
ＳＩ上に組込む場合には不向きであると考えられて来た
。
また、従来から、ある種の記憶素子においては製造過程
での欠陥を救済する目的で、一定の割合で予め、冗長な
ビットを持たせる方法も知られているが、これは、後述
する本発明の特徴とする如く、同一チップ内の制御記憶
の一部を種類の異なる素子で構成するものではない。
での欠陥を救済する目的で、一定の割合で予め、冗長な
ビットを持たせる方法も知られているが、これは、後述
する本発明の特徴とする如く、同一チップ内の制御記憶
の一部を種類の異なる素子で構成するものではない。
、本発明は上記事情に鑑みてなされたもので、その目的
は、従来の１チップ中央処理装置における上述の如き諸
問題を解消し、制御記憶を内蔵した１チップ中央処理装
置のチップサイズを大きくすることなく、内蔵したマイ
クロプログラムをチップ外部から変更可能な中央処理装
置を提供することにある。
は、従来の１チップ中央処理装置における上述の如き諸
問題を解消し、制御記憶を内蔵した１チップ中央処理装
置のチップサイズを大きくすることなく、内蔵したマイ
クロプログラムをチップ外部から変更可能な中央処理装
置を提供することにある。
本発明の上記目的は、制御記憶に格納されたマイクロプ
ログラムを、マイクロプログラムカウンタにより順次読
出して実行するマイクロプログラム制御方式の１チップ
構成の中央処理装置において、前記制御記憶を読出し専
用メモリと読出し書込み可能メモリとで構成するととも
に、該制御記憶から読出されたマイクロ命令を順次格納
するレジスタ、前記読出し書込み可能メモリへの書込み
回路、前記読出し書込み可能メモリからの読出しデータ
の判定回路、該判定回路による判定結果によって前記制
御記憶以外から読出されたマイクロ命令を前記レジスタ
に格納する回路を設けて、前記制御記憶に格納すべきマ
イクロプログラムの写しの一部もしくは全部をチップ外
の記憶装置に保持する如く構成したことを特徴とする中
央処理装置によって達成される。
ログラムを、マイクロプログラムカウンタにより順次読
出して実行するマイクロプログラム制御方式の１チップ
構成の中央処理装置において、前記制御記憶を読出し専
用メモリと読出し書込み可能メモリとで構成するととも
に、該制御記憶から読出されたマイクロ命令を順次格納
するレジスタ、前記読出し書込み可能メモリへの書込み
回路、前記読出し書込み可能メモリからの読出しデータ
の判定回路、該判定回路による判定結果によって前記制
御記憶以外から読出されたマイクロ命令を前記レジスタ
に格納する回路を設けて、前記制御記憶に格納すべきマ
イクロプログラムの写しの一部もしくは全部をチップ外
の記憶装置に保持する如く構成したことを特徴とする中
央処理装置によって達成される。
マイクロ命令の実行に伴ない、マイクロプログラムカウ
ンタで指定されたアドレスのＲＯＭおよびＲＡＭからマ
イクロ命令が読出され、ＲＡＭからの出力データを判定
する判定回路の結果によりＲＯＭから読出されたデータ
を無効化し、外部記憶装置に保持されているマイクロプ
ログラムの写しから、該当アドレスのマイクロ命令を読
出す。
ンタで指定されたアドレスのＲＯＭおよびＲＡＭからマ
イクロ命令が読出され、ＲＡＭからの出力データを判定
する判定回路の結果によりＲＯＭから読出されたデータ
を無効化し、外部記憶装置に保持されているマイクロプ
ログラムの写しから、該当アドレスのマイクロ命令を読
出す。
これにより、内部のマイクロ命令を外部からのマイクロ
命令により入換えることができる。また、ＲＡＭの書込
み回路は、無効化したＲＯＭ上のマイクロ命令のアドレ
スに対応したＲＡＭに無効状態を書込むために使用され
る。
命令により入換えることができる。また、ＲＡＭの書込
み回路は、無効化したＲＯＭ上のマイクロ命令のアドレ
スに対応したＲＡＭに無効状態を書込むために使用され
る。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第２図は本発明の実施例の全体構成を示すブロック図で
あり、１チップ中央処理装置ｔｏは、ＲＯＭで構成され
る制御記憶１と、ＲＡＭで構成される制御記憶２とを含
み、メモリバス１１を介して、外部記憶装置１２と接続
されている。外部記憶装置１２には、上記制御記憶１に
格納されるべきマイクロプログラムの一部もしくは全部
の写しが保持されている。
あり、１チップ中央処理装置ｔｏは、ＲＯＭで構成され
る制御記憶１と、ＲＡＭで構成される制御記憶２とを含
み、メモリバス１１を介して、外部記憶装置１２と接続
されている。外部記憶装置１２には、上記制御記憶１に
格納されるべきマイクロプログラムの一部もしくは全部
の写しが保持されている。
第１図は本発明の一実施例である１チップ中央処理装置
１０の内部構成を示すブロック図である。
１０の内部構成を示すブロック図である。
図において、１，２は上記制御記憶を構成するＲＯＭ、
ＲＡＭを示し、また、３はマイクロ命令レジスタ、４は
判定回路、５は書込み回路、６はマイクロプログラムカ
ウンタ、７はデータライン。
ＲＡＭを示し、また、３はマイクロ命令レジスタ、４は
判定回路、５は書込み回路、６はマイクロプログラムカ
ウンタ、７はデータライン。
８はメモリバッファレジスタ、９はメモリアドレスレジ
スタを示している。
スタを示している。
制御記憶は上述の如＜ＲＯＭＩ、ＲＡＭ２より成り、読
出しアドレスはマイクロプログラムカウンタ６により指
定される。ＲＯＭＩから読出されたマイクロ命令は、マ
イクロ命令レジスタ３に格納され、実行される。ＲＡＭ
２の出力は、判定回路４に入力され、書込み回路５によ
ってＲＡＭ２にデータが書込まれる。
出しアドレスはマイクロプログラムカウンタ６により指
定される。ＲＯＭＩから読出されたマイクロ命令は、マ
イクロ命令レジスタ３に格納され、実行される。ＲＡＭ
２の出力は、判定回路４に入力され、書込み回路５によ
ってＲＡＭ２にデータが書込まれる。
ＲＯＭＩの語長は６４ビツトであり、ＲＡＭ２の語長は
１ビツトである。ＲＡＭ２の出力が１”の場合は、該当
するアドレスのＲＯＭ１上に格納されたマイクロ命令が
有効であることを示し、ＲＡＭ２の出力がａ Ｏｐｚの
場合は、該当するアドレスのＲＯＭＩ上に格納されたマ
イクロ命令が無効であることを示す、ＲＡＭ２上には、
予め全アドレスにｔｔ １ ｎが書込まれ、ＲＯＭＩ上
のマイクロプログラムの一部を変更する場合に、該当す
るアドレスのＲＡＭ２に“０”を書込む。
１ビツトである。ＲＡＭ２の出力が１”の場合は、該当
するアドレスのＲＯＭ１上に格納されたマイクロ命令が
有効であることを示し、ＲＡＭ２の出力がａ Ｏｐｚの
場合は、該当するアドレスのＲＯＭＩ上に格納されたマ
イクロ命令が無効であることを示す、ＲＡＭ２上には、
予め全アドレスにｔｔ １ ｎが書込まれ、ＲＯＭＩ上
のマイクロプログラムの一部を変更する場合に、該当す
るアドレスのＲＡＭ２に“０”を書込む。
マイクロプログラムカウンタ６で指定されたＲＡＭ２の
該当アドレスの読出しデータが１”の場合は、ＲＯＭＩ
から読出されたマイクロ命令が、マイクロ命令レジスタ
３にセットされ、実行される。また、ＲＡＭ２の該当ア
ドレスの読出しデータが“０”の場合は、外部からのデ
ータ、線７を桶曲中□ して読出されたマイクロ命令が、マイクロ命令レジスタ
３にセットされ、実行される。この場合、データ線７は
、メモリアクセス時にメモリからの読出しデータを転送
するラインである。読出しアドレスは、マイクロプログ
ラムカウンタ６からアドレスレジスタ９に転送され、メ
モリリード動作が起動される。
該当アドレスの読出しデータが１”の場合は、ＲＯＭＩ
から読出されたマイクロ命令が、マイクロ命令レジスタ
３にセットされ、実行される。また、ＲＡＭ２の該当ア
ドレスの読出しデータが“０”の場合は、外部からのデ
ータ、線７を桶曲中□ して読出されたマイクロ命令が、マイクロ命令レジスタ
３にセットされ、実行される。この場合、データ線７は
、メモリアクセス時にメモリからの読出しデータを転送
するラインである。読出しアドレスは、マイクロプログ
ラムカウンタ６からアドレスレジスタ９に転送され、メ
モリリード動作が起動される。
第３図は本実施例の動作タイミングを示すタイミングチ
ャートであり、■ステップではＲＯＭ ｌ上のマイクロ
命令が有効の場合、■ステップではＲＯＭ１上のマイク
ロ命令が無効で、外部メモリからマイクロ命令をロード
する場合を示す。基本サイクルはＴ０〜Ｔ、の４相のス
テージから成る。
ャートであり、■ステップではＲＯＭ ｌ上のマイクロ
命令が有効の場合、■ステップではＲＯＭ１上のマイク
ロ命令が無効で、外部メモリからマイクロ命令をロード
する場合を示す。基本サイクルはＴ０〜Ｔ、の４相のス
テージから成る。
外部メモリからロードする場合は、ＲＡＭ２の出力デー
タを判定した後、ｔ７のタイミングでメモリアクセス起
動がかけられ、読出しデータはｔｎのタイミングでマイ
クロ命令レジスタ３にセットされる。ここで、ｔｎは、
外部メモリのアクセス速度により定まるタイミングであ
る。
タを判定した後、ｔ７のタイミングでメモリアクセス起
動がかけられ、読出しデータはｔｎのタイミングでマイ
クロ命令レジスタ３にセットされる。ここで、ｔｎは、
外部メモリのアクセス速度により定まるタイミングであ
る。
上記実施例によれば、１チップ構成の中央処理装置内の
マイクロ命令を無効化し、外部から供給できるため、制
御記憶としてのＲＯＭに格納されたマイクロプログラム
の変更が容易に可能となる他、マイクロプログラムのデ
バッグを効率良く行うことが可能となる。また、言うま
でもなく、１チップ構成の中央処理装置の機能変更が容
易にできるようになる。
マイクロ命令を無効化し、外部から供給できるため、制
御記憶としてのＲＯＭに格納されたマイクロプログラム
の変更が容易に可能となる他、マイクロプログラムのデ
バッグを効率良く行うことが可能となる。また、言うま
でもなく、１チップ構成の中央処理装置の機能変更が容
易にできるようになる。
上記実施例においては、マイクロ命令の語長をＲＯＭで
は６４ビツト、ＲＡＭでは１ビツトとしたが、これに限
定されるものではなく、更に、ＲＯＭでのビット長がデ
ータラインのビット長より長い場合は、外部メモリから
の読込みを複数回に分けても良い。また、外部メモリと
して、本実施例ではメインメモリを示したが、外部に配
置した他の記憶手段でも良い。
は６４ビツト、ＲＡＭでは１ビツトとしたが、これに限
定されるものではなく、更に、ＲＯＭでのビット長がデ
ータラインのビット長より長い場合は、外部メモリから
の読込みを複数回に分けても良い。また、外部メモリと
して、本実施例ではメインメモリを示したが、外部に配
置した他の記憶手段でも良い。
以上述べた如く、本発明によれば、制御記憶に格納され
たマイクロプログラムを、マイクロプログラムカウンタ
により順次読出して実行するマイクロプログラム制御方
式の１チップ構成の中央処理装置において、前記制御記
憶を読出し専用メモリと読出し書込み可能メモリとで構
成するとともに、該制御記憶から読出されたマイクロ命
令を順次格納するレジスタ、前記読出し書込み可能メモ
リへの書込み回路、前記読出し書込み可能メモリからの
読出しデータの判定回路、該判定回路による判定結果に
よって前記制御記憶以外から読出されたマイクロ命令を
前記レジスタに格納する回路を設けて、前記制御記憶に
格納すべきマイクロプログラムの写しの一部もしくは全
部をチップ外の記憶装置に保持する如く構成したので、
制御記憶を内蔵した１チップ中央処理装置のチップサイ
ズを大きくすることなく、内蔵したマイクロプログラム
をチップ外部から変更可能な１チップ構成の中央処理装
置を実現できるという顕著な効果を奏するものである。
たマイクロプログラムを、マイクロプログラムカウンタ
により順次読出して実行するマイクロプログラム制御方
式の１チップ構成の中央処理装置において、前記制御記
憶を読出し専用メモリと読出し書込み可能メモリとで構
成するとともに、該制御記憶から読出されたマイクロ命
令を順次格納するレジスタ、前記読出し書込み可能メモ
リへの書込み回路、前記読出し書込み可能メモリからの
読出しデータの判定回路、該判定回路による判定結果に
よって前記制御記憶以外から読出されたマイクロ命令を
前記レジスタに格納する回路を設けて、前記制御記憶に
格納すべきマイクロプログラムの写しの一部もしくは全
部をチップ外の記憶装置に保持する如く構成したので、
制御記憶を内蔵した１チップ中央処理装置のチップサイ
ズを大きくすることなく、内蔵したマイクロプログラム
をチップ外部から変更可能な１チップ構成の中央処理装
置を実現できるという顕著な効果を奏するものである。
第１図は本発明の一実施例を示すブロック図。
第２図は実施例の全体構成を示すブロック図、第３図は
本実施例の動作タイミングを示すタイミングチャートで
ある。 １ ： ＲＯＭ、２：ＲＡＭ、３：？イクロ命令レジス
タ、４：判定回路、５：書込み回路、６：マイクロプロ
グラムカウンタ、７：データライン、８：メモリバッフ
ァレジスタ、９：メモリアドレスレジスタ、１０：１チ
ップ中央処理装置、１１：メモリバス、１２：外部記憶
装置。
本実施例の動作タイミングを示すタイミングチャートで
ある。 １ ： ＲＯＭ、２：ＲＡＭ、３：？イクロ命令レジス
タ、４：判定回路、５：書込み回路、６：マイクロプロ
グラムカウンタ、７：データライン、８：メモリバッフ
ァレジスタ、９：メモリアドレスレジスタ、１０：１チ
ップ中央処理装置、１１：メモリバス、１２：外部記憶
装置。
Claims (1)
- １、制御記憶装置に格納されたマイクロプログラムを、
マイクロプログラムカウンタにより順次読出して実行す
るマイクロプログラム制御方式の１チップ構成の中央処
理装置において、前記制御記憶装置を読出し専用メモリ
と読出し書込み可能メモリとで構成するとともに、該制
御記憶装置から読出されたマイクロ命令を順次格納する
レジスタ、前記読出し書込み可能メモリへの書込み回路
、前記読出し書込み可能メモリからの読出しデータの判
定回路、該判定回路による判定結果によつて前記制御記
憶装置以外から読出されたマイクロ命令を前記レジスタ
に格納する回路を設けて、前記制御記憶装置に格納すべ
きマイクロプログラムの写しの一部もしくは全部をチッ
プ外の記憶装置に保持する如く構成したことを特徴とす
る中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070664A JPS63237133A (ja) | 1987-03-25 | 1987-03-25 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070664A JPS63237133A (ja) | 1987-03-25 | 1987-03-25 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237133A true JPS63237133A (ja) | 1988-10-03 |
Family
ID=13438157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070664A Pending JPS63237133A (ja) | 1987-03-25 | 1987-03-25 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237133A (ja) * | 1987-03-25 | 1988-10-03 | Hitachi Ltd | 中央処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237133A (ja) * | 1987-03-25 | 1988-10-03 | Hitachi Ltd | 中央処理装置 |
-
1987
- 1987-03-25 JP JP62070664A patent/JPS63237133A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237133A (ja) * | 1987-03-25 | 1988-10-03 | Hitachi Ltd | 中央処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237133A (ja) * | 1987-03-25 | 1988-10-03 | Hitachi Ltd | 中央処理装置 |
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