JPH03228150A - キャッシュメモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリコントローラに関し、特に外
部からの指示によりキヤ・ノシュメモリの内容を転送す
るライトバック方式のキヤ・ノシュメモリコントローラ
に関する。

〔従来の技術〕

一般に、マイクロプロセッサが命令フェッチあるいはデ
ータリード／ライトを行う時に必要なノ（スサイクルの
速度は、主記憶のアクセス速度により制御されている。

そのため、主記憶とプロセッサの間に一層高速なメモリ
により主記憶の一部分を保持するキャッシュメモリシス
テムが採用されている。

従来、マイクロプロセッサからキャッシュメモリへの書
き込み方式には、ライトスル一方式とライトバック方式
の２つの方式がある。

前者のライトスル一方式は、マイクロプロセッサが書き
込み動作を行う時に、キャッシュメモリと主記憶の両方
に対してデータを同時に書き込む方式である。このため
、ライトスル一方式はキャッシュメモリと主記憶の内容
が常に一致しているという長所を有する反面、マイクロ
プロセ・ンサの書き込み速度は主記憶のアクセス速度に
より制御され遅くなってしまう。

一方、後者のライトバック方式はマイクロプロセッサの
書き込み動作がキャッシュメモリに対してのみ行われ、
書き込みが行われたブロックはダーティ・ブロックとし
て記録される。このダーティ　ブロックに記録されたデ
ータはリプレースされる時に初めて主記憶へ転送される
。このため、ライトバック方式はマイクロプロセッサが
書き込み動作を素早く終了できるという反面、リプレー
ス動作の対象となるブロックがダーティ・ブロックであ
る場合、リプレース動作の前に当該ブロックを主記憶に
転送する必要がある。

第４図はかかる従来の一例を説明するためのシステム構
成図である。

第４図に示すように、キャッシュメモリシステムはマイ
クロプロセッサＩＡと、キャッシュメモリコントローラ
２Ａおよびキャッシュ用ＳＲＡＭ３Ａとを有し、これら
の間はアドレスバス５とデータバス６あるいは制御バス
７により接続されている。特に、キャッシュメモリコン
トローラ２Ａからキャッシュ用Ｓ　ＲＡＭ　３　Ａにチ
ップセレクト信号Ｓ４が入力される。

第５図は第４図に示すキャッシュメモリコントローラの
ブロック図である。

第５図に示すように、かかるキャッシュメモリコントロ
ーラ２Ａはアドレスインデックスを入力して翻訳するデ
コーダ１０と、タグメモリ１１と、バリッドピットメモ
リ１２およびダーティピットメモリ１３とから構成され
ている。これらのメモリからはそれぞれタグ出力、パリ
１．トビ１．ト出力およびダーティピット出力が出力さ
れる。

次に、上述した従来例の動作について第４図および第５
図を用いて説明する。

まず、マイクロプロセッサＩＡは命令フェッチあるいは
データリードを実行する時にアドレスを出力する。そこ
で、キャッシュメモリコントローラ２Ａは、マイクロプ
ロセッサＩＡの出力するアドレスがタグメモリ１１中に
あれば、キャッシュ用ＳＲＡＭ３Ａから該当する命令あ
るいはデータをマイクロプロセッサＩＡに対して出力さ
せる。

一方、キャッシュメモリコントローラ２Ａは、マイクロ
プロセッサＩＡにより命令フェッチあるいはデータリー
ドを実行する時に出力するアドレスがタグメモリ１１中
になければ、現時点のキャッシュ用ＳＲＡＭＢＡ中にあ
るブロックからＬＲＵアルゴリズム等に基づいて、リプ
レースするためにタグメモリ１１およびキャッシュ用Ｓ
ＲＡＭ３Ａから追い出すブロックを決定する。この時、
追い出されるべく選ばれたブロックのダーティピットが
０であった場合は、そのブロックをパージし主記憶上か
らマイクロプロセッサＩＡが必要としているブロックを
キャッシュ用ＳＲＡＭ３Ａにコ売み込む、しかし、当該
ブロックのダーティピットが１であった場合、すなわち
マイクロプロセッサＩＡによって書き換えられていた場
合、このブロックはキャッシュ用ＳＲＡＭ３Ａから主記
憶上に転送される。そののち、主記憶上からマイクロプ
ロセッサＩＡが必要としているブロックをキャッシュ用
Ｓ　ＲＡＭ　３　Ａに読み込むと共にマイクロプロセッ
サＩＡにも送出する。

また、マイクロプロセッサＩＡにおいてデータライトを
実行するとき出力するアドレスがタグメモリ１１中にあ
れば、キャッシュメモリコントローラ２Ａは、マイクロ
プロセッサＩＡが出力するデータをキャッシュ用ＳＲＡ
Ｍ３Ａに書き込むと共に、当該アドレスのダーティピッ
トメモリ１３を１にする。

一方、マイクロプロセッサＩＡにおいてデータライトを
実行するとき出力するアドレスがタグメモリ１１中にな
ければ、キャッシュメモリコントローラ２Ａは、マイク
ロプロセッサＩＡから出力するデータをそのまま主記憶
に書き込む。

〔発明が解決しようとする課題〕 上述した従来のキャッシュメモリコントローラは、書き
込みが行われたブロックに対するリプレース動作時に、
リプレース対象となるブロックが書換えられていた場合
、このブロックを主記憶に転送してから新たなブロック
を主記憶より読み込むためリプレース動作時間が長くな
り、その間ＣＰＵが停止するという欠点がある。

本発明の目的は、かかるライトバック方式におけるリプ
レース時間の短縮、すなわちＣＰＵの停止時間の短縮を
実現することのできるキャッシュメモリコントローラを
提供することにある。

〔課題を解決するための手段〕

本発明のキャッシュメモリコントローラは、ライトバッ
ク方式による書き込み制御を行なうキャッシュメモリコ
ントローラにおいて、外部よりライトバックを指示する
信号を受信する入力端子と、前記指示信号に対するアク
ノリッジ信号を出力する出力端子と、前記指示信号を受
けダーティなブロックを検索する手段とを有し、外部よ
りライトバックを指示する信号を受けたときにダーティ
なブロックを検索し且つ主記憶に対し転送する制御を行
なうように構成される。

〔実施例〕

次に、本発明の実施例について図面を用いて説明する。

第１図は本発明の第一の実施例を説明するためのシステ
ム精成図である。

第１図に示すように、本実施例が適用されるシステムは
マイクロプロセッサ１とキャッシュメモリコントローラ
２とキャッシュ用ＳＲＡＭ３およびシステムバス空き検
出回路４とがアドレスバスラとデータバス６あるいは制
御バス７を介して接続される。特にシステムバス空き検
出回路４で空きを検出すると、ライトバック指示信号Ｓ
１がキャッシュメモリコントローラ５に送出される。キ
ャッシュメモリコントローラ２からはライトバック指示
アクノリッジ信号Ｓ２がシステムバス空き検出回路４に
返送される。また、マイクロプロセッサ１はホールドリ
クエスト信号Ｓ３によって駆動され、キャッシュ用ＳＲ
ＡＭ３はチップセレクト信号Ｓ４によって駆動される。

第２図は第１図に示すキャッシュメモリコントローラの
ブロック図である。

第２図に示すように、本実施例はアドレスインデックス
を入力して翻訳するデコーダ１０と、タグメモリ１１と
、バリッドビットメモリ１２およびダーティビットメモ
リ１３とを有するほかに、デコーダ１４とポインタ１５
およびインクリメンタ１６とを有して構成される。

かかる構成のキャッシュメモリコントローラにおいて、
通常の動作をするときは、前述した従来例と全く同一で
ある。本実施例が従来例と異なる特有の動作をするのは
、システムバス空き検出回路４がシステムバスの空きを
検出したときである。このシステムバス空き検出回路４
はシステムバスの空きを検出すると、ライトバック指示
信号Ｓ１をキャッシュメモリコントローラ２に送出する
。一方、このキャッシュメモリコントローラ２はライト
バック指示信号Ｓ１を受信すると、ポインタ１５はクリ
アされ、ダーティビットが１であるようなタグを捜し始
める。このポインタ１５においてダーティビットを発見
すると、バス空き検出アクノリッジ信号Ｓ２をシステム
バス空き検出回路４へ出力する。ダーティビットが見つ
からなかった場合は、インクリメンタ１６によりポイン
タ１５の値をインクリメントしながら、ダーティビット
が見つかるまで検索を継続する。前述したように、ダー
ティビットを発見すると、ポインタ１５はバス空き検出
アクノリッジ信号Ｓ２を出力すると同時に、該当するタ
グもタグメモリ１１から出力させる。従って、システム
バス空き検出回路４はキャッシュメモリコントローラ２
からライトバック指示アクノリッジ信号とタグ出力とを
同時に受け取り、タグ出力をラッチする。そして、当該
タグ出力をブロックアドレスとしてキヤ・ｙシュ用ＳＲ
ＡＭ３の該当するブロックを主記憶へ転送する。転送が
終了した後、システムバス空き検出回路４はライトバッ
ク指示信号をインアクティブにする。

ここで、本実施例を前述した従来例と比較して考えると
、外部よりライトバック指示信号Ｓ１によってキャッシ
ュメモリコントローラ２内のダーティブロックを主記憶
に対して転送できることが異なり、これによりシステム
バスが空いている時にキャッシュメモリコントローラ２
内部のダーティブロックの数を減らしておくことができ
、リブレース動作時の停止時間を少なくすることができ
る。

第３図は本発明の第二の実施例を示すキャッシュメモリ
コントローラのブロック図である。

第３図に示すように、本実施例が前述した第一の実施例
と比較して違う点は、乱数発生器１７を設け、この乱数
発生器１７によりダーティビットメモリ１３のダーティ
ピットを検索することにある。すなわち、本実施例は第
一の実施例がダーティビットを順次検索しているのに対
し、乱数発生器１７によりランダムに検索することであ
る。

〔発明の効果〕

以上説明したように、本発明のキャッシュメモリコント
ローラは、外部からの指示によりシステムバスの空き時
間にダーティブロックの内容を主記憶へ転送することが
できるので、リプレース動作時のマイクロプロセッサの
停止時間を短くすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を説明するためのシステ
ム構成図、第２図は第１図に示すキャッシュメモリコン
トローラのブロック図、第３図は本発明の第二の実施例
を示すキャッシュメモリコントローラのブロック図、第
４図は従来の一例を説明するためのシステム構成図、第
５図は第４図に示すキャッシュメモリコントローラのブ
ロック図である。 １・・・マイクロプロセッサ、２・・・キャッシュメモ
リコントローラ、３・・・キャッシュ用ＳＲＡＭ、４・
・・システムバス空き検出回路、５・・・アドレスバス
、６・・・データバス、７・・・制御バス、１０．１４
・デコーダ、１１・・・タグメモリ、１２・・・パリ・
ンドビットメモリ、１３・・・ダーティピットメモリ、
１５・・・ポインタ、１６・・・インクリメンタ、１７
・・乱数発生器、Ｓｌ・・・ライトバック指示信号、Ｓ
２・・・ライトバック指示アクルツジ信号、Ｓ３・・・
ホールドリクエスト信号、Ｓ４・・・チップセレクト信
号。

Claims (1)

【特許請求の範囲】
1. ライトバック方式による書き込み制御を行なうキャッシ
   ュメモリコントローラにおいて、外部よりライトバック
   を指示する信号を受信する入力端子と、前記指示信号に
   対するアクノリッジ信号を出力する出力端子と、前記指
   示信号を受けダーティなブロックを検索する手段とを有
   し、外部よりライトバックを指示する信号を受けたとき
   にダーティなブロックを検索し且つ主記憶に対し転送す
   る制御を行なうようにしたことを特徴とするキャッシュ
   メモリコントローラ。