JPH05265916A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 バッファ記憶としてのキャッシュメモリを設
けても、メモリマップド方式の入出力装置（４）のデー
タアクセスを矛盾無くを行うデータ処理装置を提供する
ことにある。 【構成】 キャッシュメモリ（１１）を有するプロセッ
サ（１０）からのバス（１００）上のアクセスアドレス
が入出力装置（４）をアクセスする際に制御信号（１３
７）が信号発生回路（３）から発生され、入出力装置
（４）のデータがキャッシュメモリ（１１）に書き込ま
れることが禁止される。 【効果】 入出力装置（４）のデータがキャッシュメモ
リ（１１）に書き込まれることによる矛盾が解消され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバッファ記憶としてのキ
ャッシュ・メモリを有するデータ処理装置に係わり、特
に、メモリマップドＩ／Ｏ方式、共有メモリを有するマ
ルチプロセッサ方式をサポートするのに好適なものであ
る。

【０００２】

【従来の技術】従来、マイクロコンピュータ等では入出
力装置を制御するために専用の命令を設けず、一般の命
令を用いて主メモリと同一のアドレス空間にある入出力
制御レジスタをアクセスすることによって入出力装置を
制御するメモリマップドＩ／Ｏ方式が多く用いられてい
る。

【０００３】図１はメモリマップドＩ／Ｏ方式の例を示
すシステムのブロック図である。システムバス１００に
接続された主メモリ２、入出力制御回路３，５はプロセ
ッサ１により制御される。主メモリ２、入出力制御回路
３，５にはそれぞれ固有のアドレスが割当てられ、プロ
セッサ１により入出力制御回路３，５内の制御レジスタ
の値が書き換えられて、入出力装置４，６が制御され
る。また、入出力装置４，６は、自己の状態が変化した
とき、入出力制御回路３，５内の状態レジスタの値を書
き換える。プロセッサ１は、ストア命令等により主メモ
リ２内の内容を書き換える場合、システムバス１００に
主メモリ２の書き込みアドレス、書き込むデータおよび
ライトコマンドを出力する。また、ロード命令等により
主メモリ内の内容を読み出す場合、システムバス１００
に主メモリ２の読み出しアドレスとリードコマンドを出
力し、主メモリ２からシステムバス１００に出力される
データを読み出しデータとして取り込む。入出力装置４
が起動されるのは入出力制御回路３内の制御レジスタの
スタートビットがオンにされたときである。例えば、ス
トア命令を実行するとき、書き込みアドレスを制御レジ
スタの固有アドレスとして、ストア命令を実行すること
により入出力装置４が起動される。一方、入出力装置４
の動作の完了を知るために、上述のロード命令等で入出
力制御回路３内の状態レジスタを読み出して、この状態
レジスタの動作完了ビットがオンかどうかをチェックす
る。動作完了ビットがオンであれば、状態レジスタの他
のビットをチェックすることにより正常終了、異常終了
等の完了状態を知ることができる。このように、メモリ
マップドＩ／Ｏ方式を用いれば、専用の入出力命令を設
けなくとも一般の命令で入出力装置をきめこまかく制御
できるという利点がある。

【０００４】

【発明が解決しようとする課題】一方、マイクロプロセ
ッサ等の性能向上を図るために、マイクロプロセッサ等
にバッファ記憶（キャッシュ・メモリ）を設けている。
このバッファ記憶と上述したメモリマップドＩ／Ｏ方式
を組合わせた方式を採用すると次のような問題が発生す
る。図２を用いてこの問題点を明らかにする。

【０００５】図２は、メモリマップドＩ／Ｏ方式におい
てバッファ記憶を用いたシステムの例を示すブロック図
である。図２において、プロセッサ１は命令を実行する
プロセッサ本体１０とバッファ記憶１１から成り、バッ
ファ記憶１１は主メモリ２を参照するためのアドレスと
そのアドレスで示されている領域のデータを記憶してい
る。いま、命令フェッチやデータ読み出し等のためプロ
セッサ本体１０で主メモリ２上の領域のデータの参照要
求が生じると、まず最初に、バッファ記憶１１がチェッ
クされ、この主メモリ２上の領域のデータがバッファ記
憶１１に記憶されている場合、バッファ記憶１１の該当
するデータをプロセッサ本体１０へ送り、読み出しを終
了する。しかし、主メモリ２上の領域のデータがバッフ
ァ記憶１１に記憶されていない場合、システムバス１０
０を介して主メモリ２から該当するデータの読み出しを
行い、読み出したデータをプロセッサ本体１０へ送ると
共に、バッファ記憶１１に記憶する。また、データ書き
込み時には、プロセッサ本体１０から出力された書き込
みデータと書き込みアドレスは、システムバス１００を
介して主メモリ２に送られ、該当する書き込みデータが
主メモリ２に書き込まれる。これと同時に、この書き込
みデータと書き込みアドレスは、バッファ記憶１１にも
記憶される。バッファ記憶１１は主メモリ２と比べてア
クセス速度が速いため、以上のような制御を行うと、一
度読み出しまたは書き込みを行った主メモリ２上の領域
のデータはバッファ記憶１１に記憶されているため、再
度主メモリ２上の同一領域のデータを参照するときのア
クセス時間を短縮できるという利点がある。ところが、
入出力制御回路３または５内の状態レジスタを参照する
場合、次のような問題が生じる。いま、プロセッサ１が
状態レジスタをチェックし、入出力装置４の動作完了を
待つプログラムの実行を行うものとする。プロセッサ本
体１０は、入出力制御回路３内の状態レジスタの参照要
求を行うと、状態レジスタの値はプロセッサ本体１０へ
送られると同時に、バッファ記憶１１にも記憶される。
プロセッサ本体１０は状態レジスタの完了ビットをチェ
ックし、オンであれば次のプログラムへ進み、オフであ
れば状態レジスタの読み出しと完了ビットのチェックを
繰り返す。しかし、２回目以降の状態レジスタの読み出
しではバッファ記憶１１に記憶された値が返されるた
め、入出力装置４が入出力動作を完了し、入出力制御回
路３内の状態レジスタの完了ビットをオンにしても、プ
ロセッサ１はこれを検出できないという問題がある。ま
た、制御レジスタと状態レジスタが同じアドレスの異な
るビットに割付けられている場合、および同じアドレス
に割付けられており、書き込み時には制御レジスタが、
読み出し時には状態レジスタがアクセスされるような構
成をとっている場合には、制御レジスタに書き込んだ値
がバッファ記憶１１に記憶されているため状態レジスタ
の読み出しを行うと制御レジスタの値が読み出されると
いう問題がある。

【０００６】次に、負荷分散のために複数個のプロセッ
サを結合したマルチプロセッサ方式においてバッファ記
憶とプロセッサ間のメッセージの転送において発生する
問題について説明する。例えば、２つのプロセッサ間で
メッセージの転送を行いながら処理を進めるシステムの
場合の例を、図３および図４のブロック図で示す。

【０００７】図３は、プロセッサ１と７、それぞれのプ
ロセッサ専用のローカルメモリ２と２′およびメッセー
ジ通信用の共有メモリ８から成るシステムのブロック図
である。通常、各々のプロセッサ１または７は、自プロ
セッサのローカルメモリ２または２′を用いて処理を行
っているが、プロセッサ１からプロセッサ７に処理依頼
を行う場合、プロセッサ１は処理内容と処理に必要なデ
ータを共有メモリ８の予め定められた領域に書き、プロ
セッサ７に割込みをかける。プロセッサ７は割込みが生
ずると、共有メモリ８の内容を読み出し依頼された処理
を行う。プロセッサ７は、処理を終了すると、プロセッ
サ１に連絡するため共有メモリ８に結果を書き込み、プ
ロセッサ１に割込みをかける。その後、プロセッサ７は
以前の処理を続行する。プロセッサ１は、プロセッサ７
からの割込みにより共有メモリ８から処理結果を取り出
し、引き続き処理を続行する。プロセッサ１はプロセッ
サ７に依頼した処理が実行されている間は、ローカルメ
モリ２を用いて他の処理を行うことが出来る。

【０００８】図４は、２つのプロセッサ１，７がそれぞ
れ共通のシステムバス１００に接続され、主メモリ２を
共有しているシステムのブロック図である。それぞれの
プロセッサは、互いに独立に主メモリ２にアクセスを行
うが、一方のプロセッサが主メモリ２をアクセス中の場
合、他方のプロセッサのアクセス要求は待たされるよう
制御される。このシステムにおいて、プロセッサ間のメ
ッセージ通信は、主メモリ２の特定領域を用いて行なわ
れ、メッセージを書く領域が主メモリ２内の特定領域で
ある点を除いて、図３に示されるシステムと同様の方式
がとられている。この２つのシステムにおいて、各プロ
セッサ１，７に一般的なバッファ記憶１１，７１を設け
ると、例えばプロセッサ１がメッセージ通信用領域に書
き込みを行った場合、プロセッサ１の有するバッファ記
憶１１の値は書き込みと同時に更新されるが、プロセッ
サ７のバッファ記憶７１に同じアドレスの値が記憶され
ていてもその更新が行われないために、プロセッサ７が
メッセージ領域をアクセスしてもバッファ記憶７１の情
報が読み出されてしまい、プロセッサ１からのメッセー
ジを正しく受け取れないという問題が生じる。

【０００９】従って本発明の目的とするところは、上記
問題点を解決するためになされたもので、メモリマップ
ドＩ／Ｏ方式を採用するマイクロプロセッサ等を有する
データ処理装置において、性能向上を図るためのバッフ
ァ記憶をプロセッサ設けても、矛盾なくデータアクセス
を行うことにある。

【００１０】

【課題を解決するための手段】バッファ記憶を有するマ
イクロプロセッサを用いる場合、メモリマップドＩ／Ｏ
方式の入出力制御回路内のレジスタは当該マイクロプロ
セッサ以外の装置等の特定要因によってデータが変化す
るものであり、かつデータの変化を当該マイクロプロセ
ッサが検出するのが困難な記憶手段上のデータについて
はバッファ記憶に保持しないように制御すれば、当該マ
イクロプロセッサはバッファ記憶にアクセスせず外部の
記憶手段に対してアクセスを行うため、常に最新のデー
タを得ることが出来る。本願で開示される代表的な発明
の概要は、下記の通りである。すなわち、キャッシュ・
メモリ（１１）を少なくとも含むプロセッサ（１０）
と、メインメモリ（２）と、メモリマップド方式の入出
力装置（４）とを具備するデータ処理装置であって、上
記プロセッサ（１０）と上記メインメモリ（２）と上記
入出力装置（４）とはバス（１００）を介して相互に接
続され、上記プロセッサ（１０）から上記入出力装置
（４）へのアクセス時の上記バス（１００）上のアドレ
スに応答して制御信号（１３７）を発生する信号発生手
段（３）をさらに具備してなり、上記信号発生手段
（３）から発生された上記制御信号（１３７）に応答し
て、上記プロセッサ（１０）は上記アクセス時の上記入
出力装置のデータの上記キャッシュメモリ（１１）への
書き込みを禁止する如く構成されてなることを特徴とす
る。

【００１１】本発明のより好適な実施形態によれば、上
記信号発生手段（３）は上記バス（１００）上の上記プ
ロセッサ（１０）からのアドレス信号を監視して上記制
御信号（１３７）を発生する手段によって構成されてな
ることを特徴とする。

【００１２】

【作用】かくして、メモリマップド方式の入出力装置
（４）のデータがプロセッサ（１０）のキャッシュメモ
リ（１１）へ書き込まれることがなく、入出力装置
（４）へのアクセス時にはキャッシュメモリ（１１）の
外部の入出力装置（４）から読み出されるため、キャッ
シュメモリ（１１）をバッファ記憶として用いても、メ
モリマップド方式の入出力装置（４）の制御を矛盾なく
行うことができる。本発明のその他の目的と特徴は、以
下の実施例から明らかとなろう。

【００１３】

【実施例】以下、本発明の一実施例を図５から図１０を
用いて詳細に説明する。図５は本発明の一実施例を示す
全体システム構成図、図６から図１０はそれぞれ図５中
の各ブロックの回路図である。

【００１４】図５において、マイクロプロセッサ１（以
下ＭＰＵと略す）、メモリマネージメントユニット９
（以下ＭＭＵと略す）、主メモリ２、共有メモリ８、入
出力制御回路３、入出力装置４、システムバス１００お
よびシステムバスに接続される図示されない他のマイク
ロプロセッサ（以下ＭＰＵＸと略す）から成る。ＭＰＵ
１は、命令の実行を行うプロセッサ本体１０、キャッシ
ュメモリ１１、キャッシュメモリ制御回路１３、リード
／ライト制御回路１４およびＯＲゲート１５から成り、
アドレス信号１１６、データ信号１２２、リード信号１
２５、ライト信号１２４、ＰＵＲＧＥ信号１２６、ＡＣ
Ｋ信号１２８およびＲＭＡ信号１２７によってＭＭＵ９
と接続され、また、データ信号１２２、リード信号１２
５、ライト信号１２４、ＡＣＫ信号１２８およびＲＭＡ
信号１２７によってシステムバス１００と接続されてい
る。ここで、ＡＣＫ信号は動作終了を示す信号であり、
また、ＲＭＡ信号はキャッシュ・メモリ１１への書き込
みの可否を表わす信号である。ＭＭＵ９は、仮想記憶方
式をサポートするためのアドレス変換機構であり、アド
レス信号１１６上の論理アドレスを内蔵するアドレス変
換テーブルによって物理アドレスに変換し、アドレス信
号１２９を介してシステムバス１００に出力する。主メ
モリ２は、主メモリ制御回路２１と主メモリ記憶部２２
から成り、データ信号１５２、アドレス信号１５９、リ
ード信号１５５、ライト信号１５４およびＡＣＫ信号１
５８によってシステムバス１００に接続され、ＭＰＵ１
で処理を行うための命令およびデータを記憶する。共有
メモリ８は、共有メモリ制御回路８１および共有メモリ
記憶部８２から成り、データ信号１４２、アドレス信号
１４９、リード信号１４５、ライト信号１４４、ＡＣＫ
信号１４８およびＲＭＡ信号１４７によってシステムバ
ス１００に接続され、ＭＰＵ１とＭＰＵＸのメッセージ
通信のためのデータおよびＭＰＵＸで処理を行うための
命令とデータを記憶する。入出力制御回路３は、データ
信号１３２、アドレス信号１３９、リード信号１３５、
ライト信号１３４、ＡＣＫ信号１３８およびＲＭＡ信号
１３７によってシステムバス１００に接続され、信号１
３０を介して入出力装置４の制御および入出力データの
転送を行う。システムバス１００において各装置のＡＣ
Ｋ信号１３８，１４８，１５８およびＲＭＡ信号１３
７，１４７はそれぞれワイアードＯＲされ、ＭＭＵ９、
主メモリ２、共有メモリ８または入出力制御回３のいず
れかによりＡＣＫ信号またはＲＭＡ信号がオンにされる
と、ＭＰＵ１に入力されるＡＣＫ信号１２８またはＲＭ
Ａ信号１２７がオンになる。逆に、上記の装置すべての
ＡＣＫ信号またはＲＭＡ信号がオフにされると、ＭＰＵ
１に入力されるＡＣＫ信号１２８またはＲＭＡ信号１２
７はオフとなる。

【００１５】以上の構成において、パワーオンリセット
時には、プロセッサ本体１０により、信号１１３がオン
にされ、キャッシュメモリ制御回路１３にキャッシュメ
モリ１１のクリアが指示される。キャッシュメモリ制御
回路１３は信号１１７をオンにして、キャッシュメモリ
１１の記憶内容をすべて無効化する。また、読み出しを
行うときは、プロセッサ本体１０により読み出すアドレ
スがアドレス信号１１６に出力され信号１１１がオンに
される。読み出しまたは書き込みの完了を表わす信号１
１２がオンとなると、プロセッサ本体１０により、信号
１１５上のデータが読み出したデータとして取り込ま
れ、アドレス信号１１６への出力をやめ、信号１１１が
オフにされて読み出し動作を終了する。さらに、書き込
みを行うとき、プロセッサ本体１０により、書き込みを
行うアドレスがアドレス信号１１６に、書き込むデータ
が信号１１５に出力され信号１１０がオンにされる。読
み出しまたは書き込みの完了を表わす信号１１２がオン
となると、プロセッサ本体１０により、アドレス信号１
１６および信号１１５への出力をやめ、信号１１０がオ
フにされて書き込み動作を終了する。

【００１６】次に、主メモリ２からの読み出しについ
て、キャッシュメモリ１１との関係において説明する。
キャッシュメモリ１１は、アドレス信号１１６に出力さ
れたアドレスが保持されているかどうかをチェックし、
保持されていれば信号１２１をオンにする。リード／ラ
イト制御回路１４は、信号１１１がオンでかつ信号１２
１がオンのとき、キャッシュメモリ１１から読み出しを
行うものと判断して信号１１４をオンにしプロセッサ本
体１０に読み出しの完了を通知する。これと並行して、
キャッシュメモリ制御回路１３は、信号１１１および信
号１２１がオンのとき、信号１１９をオンにし、該当す
るデータをキャッシュメモリ１１から信号１１５に出力
するように指示する。プロセッサ本体１０はこの値を取
り込んで読み出しを終了する。一方、キャッシュメモリ
１１に該当するデータが保持されていない場合には、信
号１２１はオフとなる。信号１１１がオンでかつ信号１
２１がオフの場合、リード／ライト制御回路１４は、プ
ロセッサ外部からの読み出しを行うために、リード信号
１２５をオンにする。ＭＰＵ１から出力されたアドレス
は、ＭＭＵ９で変換されシステムバス１００に送られ
る。主メモリ制御回路２１は、アドレス信号１５９とリ
ード信号１５５から読み出し要求がなされたことを認識
し、主メモリ記憶部２２から該当するデータを読み出
し、データ信号１５２に出力するように制御を行う。読
み出しが完了すると、主メモリ制御回路２１はＡＣＫ信
号１５８をオンにしてＭＰＵ１に知らせる。主メモリ制
御回路２１はＲＭＡ信号と接続されていないため、ＲＭ
Ａ信号１２７はオフ、ＡＣＫ信号１２８はオンとなる。
ＡＣＫ信号１２８は、ＯＲゲート１５を介してプロセッ
サ本体１０に接続されており、読み出し完了が通知され
る。また、この時、キャッシュメモリ制御回路１３は信
号１１９をオフにし、データ信号１２２と信号１１５を
接続するようにキャッシュメモリ１１に指示し、読み出
されたデータはプロセッサ本体１０に転送される。さら
にこの条件でかつＡＣＫ信号１２８がオン、ＲＭＡ信号
１２７がオフのとき、キャッシュメモリ制御回路１３
は、信号１２０をオン、信号１１８をオンにしてキャッ
シュメモリ１１に読み出したデータを記憶するように指
示する。キャッシュメモリ１１は既に記憶しているデー
タの一つを消去し、この読み出したデータとそのアドレ
スを記憶する。以後、このアドレスへの読み出し要求が
あると、キャッシュメモリ１１に記憶されたデータが読
み出される。

【００１７】次に、主メモリ２に対する書き込みについ
て説明する。信号１１０がオンになると、キャッシュメ
モリ制御回路１３は、信号１１９をオフにし、キャッシ
ュメモリ１１に対して信号１１５と信号１２２を接続す
るように指示する。この指示により書き込みデータがシ
ステムバス１００へ転送される。リード／ライト制御回
路１４は、信号１１０がオンになるとライト信号１２４
をオンにし、プロセッサ外部へ書き込みを指示し、ま
た、アドレス信号１１６上のアドレスは、ＭＭＵ９で変
換されシステムバス１００へ送られる。主メモリ制御回
路２１は、アドレス信号１５９およびライト信号１５４
によって書き込み要求がなされたことを認識すると、デ
ータ信号１５２の値を該当するアドレスへ書き込むよう
に主メモリ記憶部２２の制御を行い、終了時にＡＣＫ信
号１５８をオンにする。これにより、ＡＣＫ信号１２８
がオンになりＯＲゲート１５を介してプロセッサ本体１
０に書き込みの終了が通知される。書き込み時にも、キ
ャッシュメモリ１１には該当アドレスのデータが記憶さ
れているかどうかのチェックが行われ、その結果が信号
１２１に出力される。ＡＣＫ信号１２８がオン、ＲＭＡ
信号１２７がオフ、信号１１０がオンの状態になると、
キャッシュメモリ制御回路１３はキャッシュメモリ１１
への書き込みを指示するが、信号１２１がオンのときに
は信号１１８をオンおよび信号１２０をオフにして、既
に記憶されているアドレスおよびデータのうちデータの
みを書き換えるように指示し、また、信号１２１がオフ
のときには信号１１８と信号１２０をともにオンにし、
既に記憶されているデータの一つを消去して書き込みア
ドレスとデータを記憶するように指示する。

【００１８】次に、メモリマップドＩ／Ｏ方式におい
て、入出力制御回路３内部の制御レジスタまたは状態レ
ジスタの読み出しの場合は、入出力制御回路３は、アド
レス信号１３９およびリード信号１３５からその要求を
知ると、読み出しデータをデータ信号１３２に出力し、
ＡＣＫ信号１３８とＲＭＡ信号１３７をオンにする。信
号１１１がオン、ＡＣＫ信号１２８およびＲＭＡ信号１
２７がオンの場合、キャッシュメモリ制御回路１３は信
号１１８をオンにしないためキャッシュメモリ１１への
書き込みは行われない。ところが、信号１２１がオフで
あるため、信号１２２および信号１１５が接続されて、
読み出されたデータはプロセッサ本体１０に転送され
る。また、入出力制御回路３内部の制御レジスタまたは
状態レジスタへの書き込みの場合、入出力制御回路３は
アドレス信号１３９およびライト信号１３４からその要
求を知ると、データ信号１３２の値を書き込み、ＡＣＫ
信号１３８およびＲＭＡ信号１３７をオンにする。信号
１１０がオン、ＡＣＫ信号１２８およびＲＭＡ信号１２
７がオンの場合、キャッシュメモリ制御回路１３は信号
１１８をオンにしないため、入出力制御回路３内部の制
御レジスタまたは状態レジスタのアドレスおよびデータ
がキャッシュメモリ１１に書き込まれることはない。入
出力制御回路３内部の制御レジスタおよび状態レジスタ
の読み出しまたは書き込みにおいて、キャッシュメモリ
１１内にデータが記憶されているかどうかのチェックが
行われるが、データが記憶されていないため、信号１２
１はオフとなる。したがって、読み出し時には、常にプ
ロセッサ外部から読み出される。従って、キャッシュメ
モリをバッファ記憶として設けてもメモリマップＩ／Ｏ
方式において、入出力の制御を矛盾なく行うことができ
る。

【００１９】次に、共有メモリ８に対する読み出しおよ
び書き込みについて説明する。共有メモリ８は、ＭＰＵ
１とＭＰＵＸとのメッセージ通信領域とＭＰＵＸで処理
する命令およびデータを記憶する領域の２つの領域に分
けられ、ＭＰＵ１からはメッセージ通信領域のみにアク
セスが行われる。共有メモリ制御回路８１は、メッセー
ジ通信領域からの読み出しおよび書き込みの場合、常に
ＲＭＡ信号１４７をオンにするため、前述した入出力制
御回路３内部の制御レジスタおよび状態レジスタと同様
にメッセージ通信領域のデータもＭＰＵ１のキャッシメ
モリ１１に記憶されることはない。またＭＰＵＸもＭＰ
Ｕ１と同様の構成であれば、ＭＰＵＸのキャッシメモリ
へメッセージ通信領域のデータが記憶されることはな
い。一方、ＭＰＵＸのための命令およびデータを記憶す
る領域を読み出しまたは書き込んだ場合、共有メモリ制
御回路８１はＲＭＡ信号１４７をオフにするため、ＭＰ
ＵＸは、該領域の値を自己のキャッシュメモリに書き込
むことができ、ＭＰＵ１における主メモリ２と同様の処
理を行う。この制御は、共有メモリ制御回路８１内に、
アドレスがＭＰＵ１の領域に属すかＭＰＵＸの領域に属
すかを判定する回路を設けることにより実現される。従
って、マルチプロセッサ方式において、キャッシュメモ
リをバッファ記憶として設けても、メッセージの交信を
矛盾なく行うことができる。ここでは、２個のプロセッ
サによるマルチプロセッサ方式の例を示したが、３個以
上のプロセッサによる場合も、同様の効果が得られるこ
とは容易に理解できる。さて、図５の各ブロックのうち
主要なものの内部回路を図６〜図１０を用いて説明す
る。

【００２０】図６はキャッシュメモリ１１の回路図であ
り、連想メモリ１６、カウンタ１７、ＡＮＤゲート１８
およびスイッチ１９から成る。連想メモリ１６は、アド
レス、データおよび有効ビットを記憶しており、アドレ
スチェックを行う場合には、アドレス信号１１６と一致
するアドレスを記憶しているエントリのデータおよび有
効ビットをそれぞれ信号１６０および信号１２１に出力
する。一致するアドレスが無い場合、信号１２１はオフ
にされる。また、信号１１７がオンにされると、連想メ
モリ１６のすべての有効ビットがオフにされ、すべての
記憶の無効化が行われる。一方、信号１１８は連想メモ
リ１６への書き込み信号であり、信号１２０がオフなら
ばアドレス信号１１６と一致するアドレスを有するエン
トリのデータフィールドに信号１１５の値を書き当該エ
ントリの有効ビットをオンにする。信号１２０がオンの
場合には、カウンタ１７によって示されるエントリにア
ドレス信号１１６および信号１１５の値を書き込み有効
ビットをオンにする。この際、ＡＮＤゲート１８の出力
がオンとなりカウンタ１７の値は＋１される。すなわ
ち、カウンタ１７は、連想メモリ１６に既に記憶されて
いるデータのうち一つを新しいものに書き換える場合
に、書き換えるべきエントリを示す働きをする。スイッ
チ１９は信号１１９がオンのとき信号１６０と信号１１
５を接続し、オフのとき信号１２２と信号１１５を接続
する双方向性のスイッチである。

【００２１】図７はバッファ記憶にデータの保持を禁止
する手段を有するキャッシュメモリ制御回路１３の回路
図であり、ＯＲゲート５１，５３、ＡＮＤゲート５２，
５４およびラッチ５５から成り、ＯＲゲート５１によっ
て、キャッシュメモリ１１を無効化する信号１１７と、
ＯＲゲート５３およびＡＮＤゲート５２によってキャッ
シュメモリ１１への書き込みを指示する信号１１８と、
ＡＮＤゲート５４によってキャッシュメモリ１１内のス
イッチ１９を制御する信号１１９とを発生させる。ま
た、ラッチ５５は信号１２１の値を保持し、連想メモリ
１６へアドレスおよび有効ビットを書き込むことにより
信号１２１の値が変化することを防止する。

【００２２】図８はリード／ライト制御回路１４の回路
図であり、遅延回路５６、ＡＮＤゲート５７，５８およ
び否定ゲート５９より成り、キャッシュメモリ１１でア
ドレスのチェックが行われ、信号１２１が確定するまで
の間、遅延回路５６により信号１２１を参照しないよう
にする。

【００２３】図９は検出手段を有する入出力制御回路３
の回路図であり、デコーダ６０，ＡＮＤゲート６３，６
５，６６、ＯＲゲート６４、トライステートバッファ６
８、オープンエミッタバッファ６１，６２および状態レ
ジスタ６７から成り、デコーダ６０は、アドレス信号１
３９をデコードし、入出力制御回路３が選択されている
かどうかの判定と、どのレジスタが選択されているかを
判定する。選択されているレジスタが予め定めた特定領
域に相当する状態レジスタであれば、ＲＭＡ信号１３７
をオンにする。また、オープンエミッタバッファ６１
は、ＲＭＡ信号１３７のドライブを行い、オープンエミ
ッタバツファ６２は、ＡＣＫ信号１３８をドライブし、
ＲＭＡ信号１３７、ＡＣＫ信号１３８は、ワイアードＯ
Ｒされるため、オープンエミッタバッファ６１，６２で
ドライブする。状態レジスタ６７への書き込み時には、
ＡＮＤゲート６５の出力がオンとされて書き込みが行わ
れ、また、状態レジスタ６７の読み出し時には、ＡＮＤ
ゲート６６の出力がオンとされて、トライステートバッ
ファ６８からデータ信号１３２への出力が行われる。状
態レジスタ６７の各ビットは入出力装置４からの信号に
よってオンまたはオフに変化する。

【００２４】図１０は検出手段を有する共有メモリ制御
回路８１の回路図であり、デコーダ６９，８０、オープ
ンエミッタバッファ８６，８７、ＯＲゲート８３、ＡＮ
Ｄゲート８４、タイミング制御回路８５から成る。デコ
ーダ６９は、共有メモリ８が選択されているかどうかの
判定と、共有メモリ記憶部８２へ送るアドレスの生成を
行い、またデコーダ８０は選択されているのが予め定め
られた特定領域すなわちメッセージ通信領域かどうかの
判定を行う。特定領域であればＲＭＡ信号１４７をオン
にする。オープンエミッタバッファ８６，８７は、ＲＭ
Ａ信号１４７およびＡＣＫ信号１４８のドライブを行
う。ＡＮＤゲート８４の出力がオンとなるのは、共有メ
モリ８へのアクセス要求があったときのみである。ま
た、タイミング制御回路８５は共有メモリ記憶部８２の
アクセスに必要な制御信号と動作完了信号を生成する。

【００２５】本実施例によれば、キャッシュメモリ１１
とキャッシュメモリ制御回路１３を含むマイクロプロセ
ッサ１において、キャッシュメモリ１１にデータを書き
込むことを禁止するＲＭＡ信号がマイクロプロセッサ１
内のキャッシュメモリ制御回路１３に入力されるように
構成されており、例えば、特定領域を示す情報を禁止条
件としてマイクロプロセッサ１と独立に構成できるた
め、汎用性のあるマイクロプロセッサを提供することが
できる。

【００２６】ところで、図５において、ＭＭＵ９内部に
ある仮想記憶方式に用いられるアドレス変換テーブル
は、ＭＰＵ１からメモリマップドＩ／Ｏ方式によってア
クセスが可能である。アドレス信号１１６の値がアドレ
ス変換テーブルのアドレスであり、リード信号１２５ま
たはライト信号１２４がオンのときには、アドレス変換
は行われずアドレス変換テーブルの読み出しまたは書き
込みが行われる。この場合にも、ＡＣＫ信号１２８およ
びＲＭＡ信号１２７がオンにされる。書き込みの場合に
は、さらにＰＵＲＧＥ信号１２６がオンにされる。キャ
ッシュメモリ制御回路１３はＰＵＲＧＥ信号１２６を受
けると、信号１１７をオンにし、キャッシュメモリ１１
をすべて無効化する。この無効化によって、キャッシュ
メモリ１１内の論理アドレスのデータと実際のメモリ上
の物理アドレスのデータとの対応関係がくずれるのを防
止することができる。例えば、論理アドレス１００番地
のデータがキャッシュメモリ１１に記憶されているとす
る。このデータを読み出したときにはアドレス変換によ
り物理アドレス１０００番地に対応していたものをアド
レス変換テーブルを書き換えて５００番地に対応するよ
うにしたとすると、プロセッサが１００番地を読み出す
とキャッシュメモリ１１にある物理アドレス１０００番
地のデータが読み出されてしまい矛盾が生じる。これを
防ぐため、アドレス変換テーブルが書き換えられた場合
には、ＰＵＲＧＥ信号を出して、キャッシュメモリ１１
を無効化する。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、メモリマップドＩ／Ｏ方式において、特定要
因によって記憶内容が変化する特定領域を含む記憶手段
に対してプロセッサがアクセスするとき、特定領域への
アクセスであればそのデータをバッファ記憶に保持する
ことを禁止することにより、アクセスしたデータに矛盾
が発生しないようにする。これによって、一般の命令で
入出力装置を制御できると言うメモリマップドＩ／Ｏ方
式の利点を生かしながら、バッファ記憶を用いて全体の
性能向上を図ることができるという効果が得られる。

【図面の簡単な説明】

【図１】従来のメモリマップドＩ／Ｏ方式のシステムの
ブロック図である。

【図２】従来のメモリマップドＩ／Ｏ方式のシステムの
ブロック図である。

【図３】共有メモリを有する従来のマルチプロセッサ方
式のシステムのブロック図である。

【図４】共有メモリを有する従来のマルチプロセッサ方
式のシステムのブロック図である。

【図５】本発明の一実施例を示す全体システム構成図で
ある。

【図６】図５で示すキャッシュメモリの回路図である。

【図７】図５で示すキャッシュメモリ制御回路の回路図
である。

【図８】図５で示すリード／ライト制御回路の回路図で
ある。

【図９】図５で示す入出力制御回路の回路図である。

【図１０】図５で示す共有メモリ制御回路の回路図であ
る。

【符号の説明】

１，７…マイクロプロセッサ（ＭＰＵ，ＭＰＵＸ）、
２，２′…主メモリ、３…入出力制御回路、４…入出力
装置、８…共有メモリ、９…メモリマネジメントユニッ
ト（ＭＭＵ）、１０…プロセッサ本体、１１…キャッシ
ュメモリ、１３…キャッシュメモリ制御回路、１４…リ
ード／ライト制御回路、２１…主メモリ制御回路、２２
…主メモリ記憶部、８１…共有メモリ制御回路、８２…
共有メモリ記憶部、１００…システムバス、１２７，１
３７，１４７…ＲＭＡ信号、１２８，１３８，１４８，
１５８…ＡＣＫ信号、１１６，１２９，１３９，１４
９，１５９…アドレス信号、１２２，１３２，１４２，
１５２…データ信号、１２４，１３４，１４４，１５４
…ライト信号、１２５，１３５，１４５，１５５…リー
ド信号、１２６…ＰＵＲＧＥ信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】キャッシュ・メモリを少なくとも含むプロ
   セッサと、メインメモリと、メモリマップド方式の入出
   力装置とを具備するデータ処理装置であって、 上記プロセッサと上記メインメモリと上記入出力装置と
   はバスを介して相互に接続され、 上記プロセッサから上記入出力装置へのアクセス時の上
   記バス上のアドレスに応答して制御信号を発生する信号
   発生手段をさらに具備してなり、 上記信号発生手段から発生された上記制御信号に応答し
   て、上記プロセッサは上記アクセス時の上記入出力装置
   のデータの上記キャッシュメモリへの書き込みを禁止す
   る如く構成されてなることを特徴とするデータ処理装
   置。
2. 【請求項２】上記信号発生手段は上記バス上の上記プロ
   セッサからのアドレス信号を監視して上記制御信号を発
   生する手段によって構成されてなることを特徴とする請
   求項１に記載のデータ処理装置。