JPH08147216A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ページフォルトに係るページデータを外部記
憶装置からメインメモリ及びキャッシュメモリへストア
する技術を提供する。 【構成】 ページ単位でデータを保有するメインメモリ
１と、メインメモリ１の一部のページデータをキャッシ
ュデータとして保有するキャッシュメモリ３と、ページ
フォルト時に所望とするページデータを外部記憶装置５
からメインメモリ１に転送制御するＤＭＡＣ４と、当該
転送されたページデータをキャッシュメモリ３のページ
メモリ部３３にストアさせるキャッシュコントローラ３
４を備えたキャッシュシメモリ装置１００は、メモリア
クセス速度を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に関
し、詳しくはページ単位でデータの書換が行われるデー
タ処理装置のデータ転送技術に関する。

【０００２】

【従来の技術】通常、大量のデータを処理するデータプ
ロセッサは効率的な手段として仮想記憶を用いている。
仮想記憶を用いることにより、物理アドレス空間を越え
た広大な論理アドレス空間を利用できるからである。仮
想記憶の実現方法としては、例えば主記憶装置を所定記
憶容量毎のページに分割して管理するディマンドページ
ング方式が挙げられ、この方式によればＣＰＵが主記憶
の所望のページに対しアクセスする際、所望のページが
主記憶に存在しないとき（すなわち、ページフォルト
時）、所望のページが外部の記憶手段から主記憶へデー
タ転送するように制御される。例えば、物理アドレス空
間である主記憶装置に空き領域が存在しないとき、リー
スト・リセントリ・ユーズド（ＬＲＵ）のアルゴリズム
により最近利用されていないページデータは外部の記憶
手段へ退避され、当該退避元領域に所望とするページデ
ータがダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）により書き込まれる。

【０００３】しかしながら、上記ディマンドページング
方式では、所望とするデータを含むページデータが主記
憶装置には書き込まれるが、主記憶に書き込まれたペー
ジデータが同時にキャッシュメモリにも書き込まれるも
のではない。このように通常のディマンドページング方
式で主記憶装置に書き込まれたページデータは、現在の
プロセスが利用するページとされており、キャッシュメ
モリにも書き込んでおく方がデータ転送上効率的であ
る。そのためＣＰＵは、主記憶にページデータを書き込
んだ後、次のデータ転送サイクルで更にキャッシュメモ
リに対しても当該ページデータをブロック転送させてい
る。このようなディマンドページング方式は、超高速デ
ィジタルデバイスシリーズ第２巻、超高速ＭＯＳデバイ
ス（培風館、昭和６１年１１月５日発行）の第２８２ペ
ージに記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、主記憶
とキャッシュメモリのページデータのブロック転送を相
互に異なるＤＭＡサイクルにて行う場合には、ＣＰＵに
よるＤＭＡＣの初期設定及びバス占有時間という点にお
いて、メモリアクセスのオーバヘッドが大きくなるとい
う問題のあることが発明者によって見い出された。

【０００５】本発明の目的は、ページ単位でデータの書
換を行うキャッシュメモリを搭載したデータ処理装置に
おいて、ページフォルト後のメモリアクセスのオーバー
ヘッドを無くし、データ転送処理を効率良く行う技術を
提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、ページ単位でデータを管理する
第１の記憶手段と、上記第１の記憶手段が保持するデー
タの一部をページ単位に保持でき、当該第１の記憶手段
よりも高速メモリアクセス可能な第２の記憶手段と、ペ
ージフォルト時に所望とするページ単位のデータを外部
記憶手段から上記第１の記憶手段に転送する第１の転送
制御手段と、上記第１の転送制御手段により転送される
ページ単位のデータを並列的に第２の記憶手段へストア
する第２の転送制御手段を備えてデータ処理装置を構成
する。上記第２の転送制御手段は、ページフォルト時に
バスの監視モードとされる。上記第１の転送制御手段
は、外部記憶装置と第１の記憶手段とのメモリアクセス
制御を行うダイレクト・メモリ・アクセス・コントロー
ラを利用できる。

【０００９】

【作用】上記した手段によれば、ページフォルトが発生
した場合、上記第１の転送制御手段は所望とするデータ
が含まれるページを上記第１の記憶手段にストアでき
る。上記第２の転送制御手段は、上記データ転送サイク
ル中に同一データを第２の記憶手段にストアできる。従
来のページフォルト時の動作では、所望とするページを
第１の記憶手段にストアして、次のデータ転送サイクル
で当該データを第２の記憶手段にストアしていた。本発
明は同一データ転送サイクルで上記双方へのストア動作
を済ますことができる。上記第２の転送制御手段のスト
ア動作は、第２の転送制御手段がバスの監視モードとさ
れることによって行われ、特別な制御命令を必要としな
い。上記第１の転送制御手段は、第１の記憶手段と外部
記憶装置とのデータ転送を制御する。

【００１０】

【実施例】図１には本発明の一実施例に係るマイクロコ
ンピュータ１００のブロック図が示される。同図に示さ
れるマイクロコンピュータ１００は、特に制限されない
が、中央処理装置ＣＰＵ２、メモリ間のデータ転送を制
御するＤＭＡＣ４、ダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）を備えたメインメモリ１、スタティッ
クＲＡＭを備えたキャッシュメモリ３、外部とのデータ
入出力を行う入出力バッファを備えた入出力装置６、論
理アドレスと物理アドレスとの変換を行うメモリ管理ユ
ニット８（ＭＭＵ）、データバス，アドレスバス，コン
トロールバスを備える内部バス７とを備えて成る。上記
ＣＰＵ２、メインメモリ１、キャッシュメモリ３は、相
互に例えばデータバスを介してデータを入出力可能に結
合されると共に、上記ＣＰＵ２から供給される論理アド
レス信号は上記メモリ管理ユニット８で物理アドレスに
変換され、アドレスバスを介してＤＭＡＣ４、メインメ
モリ１、キャッシュメモリ３に供給可能とされる。

【００１１】上記ＣＰＵ２は、特に制限されないが、図
示しない命令プリフェッチ部、プリフェッチされた命令
のオペレーションコードをデコードする命令デコード
部、及び上記命令デコード部でデコードされた内容をア
ドレスとして一連のマイクロ命令を順次読み出しそれに
基づいて命令実行に必要な各種制御信号を形成するマイ
クロプログラム制御部を含む命令制御ユニット２１と、
この命令制御ユニットから出力される制御信号に従って
命令を実行する実行ユニット２２と、上記ＤＭＡＣ４、
メインメモリ１、キャッシュメモリ３等とのインタフェ
ースを行うＣＰＵ用入出力ユニット２３を含んで構成さ
れる。ここで、上記命令制御ユニット２１及び実行ユニ
ット２２は、パイプライン方式を採ることにより、命令
フェッチ、デコード、命令実行が並列処理可能とされる
ものとする。上記ＣＰＵ用入出力ユニット２３は、各種
の制御信号を供給するインタフェースコントローラが含
まれて構成される。上記メモリ管理ユニット８は、仮想
記憶を実現する方式としてページング方式，セグメンテ
ーション方式，ページングとセグメンテーションを併用
する方式を行うことが可能である。本実施例では、特に
制限されるものではないがページング方式を用いたメモ
リ管理ユニットを用いて仮想記憶を実現するものとす
る。

【００１２】図２には、本実施例で採用される仮想記憶
の一例である上記ページング方式の概要が示される。同
図によれば、仮想記憶は例えば上記外部記憶装置５に設
けられるページテーブルを用いることにより、論理アド
レスからなる仮想空間と物理アドレスからなる実空間と
の連結を可能とする。上記ページテーブルには実空間に
存在するページデータの先頭アドレス（物理ページ番
号）と、そのページの使用状態等を示す情報が付加され
て１単位のページディスクリプタとして表される。論理
アドレスのページ番号は、このページディスクリプタを
選択するための検索情報が示される。ページディスクリ
プタ中の、上記ページの使用状態等を示す情報として
は、例えば各１ビットからなるＶビット，Ｍビット，Ａ
ビットが示される。上記Ｖビットは、ページ先頭番地
（物理ページ番号）が示すページがメインメモリ１に割
当られているか否かが示され、例えばＶビットが”１”
の場合は上記ＣＰＵ２のアクセス対象とされるメインメ
モリ１に所望とするデータを有するページが存在するこ
とが示され、”０”の場合は存在しないことが示されペ
ージフォルト発生の要因とされる。上記Ｍビットは、上
記メインメモリ１に存在するページへの書き込みがあっ
たか否かが示され、例えばＭビットが”０”の場合は書
き込みが無かったことが示され、”１”の場合は書き込
みがあったことが示され、メインメモリ１上で当該ペー
ジが上書きされる場合に当該ページを外部記憶装置５へ
退避する要因とされる。上記Ａビットは、そのページが
ＣＰＵ２によってアクセスされたか否かが示され、例え
ばＡビットが”１”の場合はアクセスされたことが示さ
れ、”０”の場合は一度もアクセスされていないことが
示されてページフォルト時にメインメモリ１上で入れ換
え対象とすべきページを決定するのに用いられる。この
ＡビットにはＬＲＵの制御機能を持たせることができ
る。これらＶビット，Ｍビット，Ａビットは、１ビット
であることはなく、複数ビットで構成されることによ
り、上記情報をより有効な情報とすることができる。上
記ページディスクリプタのページ先頭番地情報は、上記
仮想アドレスのオフセットの値と組み合わされて物理ア
ドレスとされアドレスバスに出力される。上記ページテ
ーブルは、論理空間と物理空間との連結に一般的に用い
られるものであるが、この連結過程を高速化するために
バッファメモリを用いることが普通である。このバッフ
ァメモリは、メモリ管理ユニットに通常内蔵されており
トランスレイション・ルックアサイド・バッファ（ＴＬ
Ｂ）と呼ばれている。このＴＬＢに所望とするページテ
ーブル情報をストアしておくことでより高速なアクセス
を可能にすることができる。

【００１３】上記キャッシュメモリ３は、外部記憶装置
５からメインメモリ１へ転送された最新のページデータ
をメインメモリ１と共有保持する。このキャッシュメモ
リ３は、特に制限されないが、ディレクトリ部３１、ペ
ージメモリ部３３、タグ比較部３２及びそれら全体を制
御するキャッシュコントローラ３４によって構成され
る。ページメモリ部３３は、ページ単位でデータを書き
換え制御される例えば１ページ４ＫＢのｎページ分の記
憶容量を持つスタティックＲＡＭによって構成される。
よって、データブロック単位でキャッシュメモリ３が書
換えられることは無く、書換は常にページ単位で行われ
る。ディレクトリ部３１にはページメモリ部３４に格納
されているページデータをアドレッシングするためのペ
ージの先頭番地を示すページアドレス（物理ページ番
号）が設定される。このディレクトリ部３１に、該当す
るページアドレスが存在しない場合はミスヒットとされ
る。上記ディレクトリ部３１には、前記ページディスク
リプタで設定されたようなページの使用状態等を示す情
報も設定されており、ページの書換状態や使用状態等が
上記ページテーブルで説明したＭ，Ｖ，Ａと同様のビッ
トを用いるようにしてディレクトリ部３１で管理されて
いる。キャッシュメモリ３のアクセス方法は、アクセス
される物理アドレスのページアドレスとディレクトリ部
３１に格納されているページアドレスとがタグ比較部３
２で比較され、その内容が一致する場合にその物理アド
レスで指定される領域にストアされている当該物理アド
レスのオフセットにてアクセス可能とされる。尚、上記
キャッシュメモリ３はダイレクトマップ，セットアソシ
アティブ，セクタマッピング形式のキャッシュメモリ構
成にすることもできる。

【００１４】上記キャッシュコントローラ３３は、上記
ＣＰＵ２の図示しないインタフェースコントローラの制
御に基づいてキャッシュメモリ３をアクセス制御する。
上記インタフェースコントローラは、命令制御ユニット
２１の制御に基づいてＤＭＡＣ４やメインメモリ１との
間で所定のインタフェース信号やステータス情報の転送
制御を行い、それによって得られる必要な情報を命令制
御ユニット２１に与える。命令制御ユニット２１は、こ
れに応じてコマンドやデータを所定の制御手順に分岐さ
せている。上記ＤＭＡＣ４の内部構成は特に図示はしな
いが、例えばＣＰＵ２から供給されるコマンドやデータ
を格納するレジスタ、レジスタを動作制御するカウン
タ、上記外部記憶装置５，メインメモリ１及びキャッシ
ュメモリ３とのインタフェースを行うＤＭＡＣ用入出力
ユニット等を備えて構成される。

【００１５】上記ＣＰＵ２は、ハンドシェイクによるバ
スサイクルを制御するためのインタフェース信号とし
て、リード信号ＲＤ＊（＊はローイネーブルを示
す。），ＷＲ＊、アドレスストローブ信号ＡＳ＊、バイ
トコントロールデータＢＣを夫々ＤＭＡＣ４、メインメ
モリ１、キャッシュメモリ３に供給すると共に、バスア
クノリッジ信号ＢＡＫをＤＭＡＣ４に供給する。これら
インタフェース信号は上記ＣＰＵ２のインタフェースコ
ントローラから出力されている。ＤＭＡＣ４にＤＭＡ転
送させる場合、ＣＰＵ２は転送元アドレスや転送先アド
レス等をＤＭＡＣ４に設定した後、バス制御権を放棄し
てバスアクノリッジ信号ＢＡＫをローレベルとし、ＤＭ
ＡＣ４にバス制御権を与える。バスアクノリッジ信号Ｂ
ＡＫがローレベルにされるとバスマスタがＣＰＵ２から
ＤＭＡＣ４に移り、ＤＭＡＣ４が上記所定のインターフ
ェース信号を出力して内部バス７を所定のコマンドやデ
ータに応じて制御する。上記リードライト信号ＲＤ＊／
ＷＲ＊はデータの転送方向即ち読み出し／書き込み動作
を指示する信号であり、アドレスストローブ信号ＡＳ＊
はバスマスタが出力するアドレス信号がアドレスバス上
で確定していることをそのローレベルによって示す信号
である。本実施例では、ＣＰＵ２、ＤＭＡＣ４、キャッ
シュメモリ３、外部記憶装置５、及びメインメモリ１相
互間における各種形態のデータ転送において、バスサイ
クルの起動及び制御はバスマスタとなるＣＰＵ２又はＤ
ＭＡＣ４が行う。

【００１６】本実施例のメモリアクセス手順は例えば以
下のようにして行われる。先ず、ＣＰＵ２がアクセスす
るアドレスがメモリ管理ユニット８へ供給される。メモ
リ管理ユニット８は、供給される論理アドレスがメイン
メモリ１に存在するか否かを前記ページディスクリプタ
情報より判定する。そのとき、当該論理アドレスに対応
する物理アドレスがメインメモリ１に存在しない場合、
メモリ管理ユニット８はＣＰＵ２に対してページフォル
トの例外処理要求をかける。メインメモリ１に当該デー
タが存在する場合は、一旦キャッシュメモリ３にアクセ
スし、キャッシュメモリ３に存在しないときはミスヒッ
トとされ、ミスヒットを認識したキャッシュコントロー
ラ３４は当該アクセスアドレスでメインメモリ１にアク
セスするように制御を行う。

【００１７】従来のキャッシュメモリを備えたデータ処
理装置の場合、キャッシュミスが生じると、メインメモ
リに存在する所望のデータを一旦キャッシュメモリに転
送してから、再度キャッシュメモリに転送されたデータ
をアクセスするように制御されていた。これは、アクセ
スされたデータの近傍領域のデータのアクセス頻度が高
くなるという統計的な推論から、その近傍領域のデータ
をキャッシュメモリにストアさせておくとメモリアクセ
ス効率が上がるとされるからである。しかし、この推論
はキャッシュメモリへのデータ書換が小データ容量で行
われる場合に有効な手段であると言える。本発明のキャ
ッシュメモリは、ページ単位でデータ書換が行われるも
のであり、従来のキャッシュメモリの方式でデータの書
換を行うと、アクセスされたデータが含まれるページ全
体をキャッシュメモリにストアさせなければならなくな
る。この場合にメモリアクセス上最悪の事態を想定する
と、一時的に所望とされたデータの為に以後必要とする
多数の有用なデータをキャッシュメモリより排除してし
まう虞が生じる。また、キャッシュミスが生じる度に、
ページ単位でキャッシュメモリのデータの書換が行われ
ると、その書換に要する時間によるアクセス処理速度に
与える影響が極めて大きくなる。このことから、本発明
のキャッシュメモリ３を用いてメモリアクセスする場合
のメモリアクセス効率は、ミスヒットによって一旦所望
とするデータのページ全体をメインメモリ１からキャッ
シュメモリ３にストアさせてアクセスするよりも、直接
メインメモリ１にアクセスするほうが良いと言える。こ
のことは、ＣＰＵ２の動作プログラムのアクセスがシー
ケンシャルなものに顕著である。よって、本実施例のマ
イクロコンピュータ１００は、キャッシュミスが生じた
際にＣＰＵ２が直接メインメモリ１へアクセスするよう
に制御されている。このように、本実施例ではキャッシ
ュミスに際して、マイクロコンピュータ１００の機能低
下の原因になり得るメインメモリ１からキャッシュメモ
リ３へのページの書換は不要とされる。

【００１８】次いで、ページフォルトが生じた場合に外
部記憶装置５から供給されるページデータが、メインメ
モリ１及びキャッシュメモリ３にストアされる動作を図
３のタイムチャートに従って説明する。

【００１９】先ず、メインメモリ１に対するページ割当
を変更するに当たり、メインメモリ１、キャッシュメモ
リ３、外部記憶装置５におけるデータの整合を図るため
の前処理について説明する。ＣＰＵ２がメモリにアクセ
スする際に、ＣＰＵ２からアクセス対象となる論理アド
レスが供給されたメモリ管理ユニット８は、所定のペー
ジテーブルのページディスクリプタを参照する。ここ
で、Ｖビットが”０”のときメモリ管理ユニット８はア
クセス対象とされるデータがメインメモリ１には存在し
ないことをページフォルトの例外処理要求信号でＣＰＵ
２に知らせる。当該例外処理要求信号を受けたＣＰＵ２
は、オペレーティングシステム（ＯＳ）の制御により、
メインメモリ１上のページデータのページディスクリ
プタのＡビットを参照することによりリプレースされる
べきページを識別し、リプレースされるべきページの
Ｍビットを参照することにより、そのページが更新され
ているか否かを判定し、さらに、当該リプレースされ
るべきページのデータがキャッシュメモリ３にストアさ
れているか否かをディレクトリ部３１を参照して判定す
る。

【００２０】次いで、ＯＳは当該リプレースされるべき
データがキャッシュメモリ３にストアされている場合、
そのデータが更新されているか否かを上記と同様に更新
情報を用いて判定する。もし、更新されている場合は、
ＯＳは当該ページデータをメインメモリの同一物理アド
レス（転送情報としてストアされている外部記憶装置５
の先頭ページ番号）のページへ退避する。更新されてい
ない場合は、上記退避動作は必要としない。キャッシュ
メモリ３のページを退避して更新されたメインメモリ１
のページデータや直接ＣＰＵにアクセスされて更新され
たページデータは、ＯＳによって外部記憶装置５の対応
ページの領域へ退避される。斯る退避のためのデータ転
送には、ＤＭＡＣ４を用いることができる。

【００２１】上記前処理が終了後、ＣＰＵ２はＤＭＡＣ
４にＤＭＡ開始コマンドを供給する。このＤＭＡＣ開始
コマンドは、上記ページフォルトに係るページデータを
外部記憶装置５からメインメモリ１に転送させるため
に、転送先アドレスＡＩ１（上記ＯＳ制御で得られた上
書きページのアドレス）、転送元アドレスＡＯ１（ペー
ジフォルトに係るページディスクリプタのページ先頭ア
ドレス）、転送語数を含んでいる。ここでの転送は、例
えばｎ回によるブロック転送により１ページ分のデータ
が転送されるものとする。次いで、ＣＰＵ２は転送開始
信号ＳＴをキャッシュコントローラ３４に供給する。上
記転送開始信号ＳＴが供給されたキャッシュコントロー
ラ３４は、バス７の監視モードとされる。

【００２２】上記ＤＭＡ開始コマンドを受けたＤＭＡＣ
４は、ＣＰＵ２から供給されるバスアクノリッジ信号Ｂ
ＡＫのローレベル変化に応じてバスマスタとされる。バ
スマスタとされたＤＭＡＣ４は、バスサイクルを起動し
上記設定された転送元アドレスＡＯ１をアドレスバスに
出力する。ＤＭＡＣ４から出力される転送元アドレスＡ
Ｏ１がアドレスバスで確定されるタイミング、すなわち
アドレスストローブ信号ＡＳ＊がローレベルに変化する
のを待って、ＤＭＡＣ４は読みだし信号ＲＤ＊をローレ
ベルとし、外部記憶装置５の所望のページデータの読み
だしを開始し、この出力データがデータバス上で確定す
るタイミングを待って、ＤＭＡＣ４は転送先アドレスＡ
Ｉ１をアドレスバスに出力する。同様に、ＤＭＡＣ４は
転送先アドレスＡＩ１がアドレスバス上で確定されるタ
イミングを待って書き込み信号ＷＲ＊をローレベルとす
る。書き込み信号ＷＲ＊を受けるメインメモリ１は、バ
ス７上で確定されているデータ、転送先アドレスＡＩ
１、転送元アドレスＡＯ１を図示しないデータ入力ラッ
チ回路などを介してストアする。ストアが完了すると、
ＯＳはストアされたページテーブルのＶビットを”１”
とし、メインメモリ１へのアクセスを可能とする。

【００２３】キャッシュコントローラ３４は、転送開始
信号ＳＴによってバス７の監視モードにされた後は、バ
ス７上での書き込みサイクルを検出すると、当該バス７
上のアドレスとデータを用いてディレクトリ部３１及び
ページメモリ部３３への書き込み動作を行う。すなわ
ち、キャッシュコントローラ３４、上記ＤＭＡＣ４がメ
インメモリ１にライト動作をする間に、データバスのペ
ージデータをそのときのアドレスバスのアドレスを用い
てページメモリ部３４にストアし、且つ対応する物理ペ
ージ番号をディレクトリ部３１にストアする。このキャ
ッシュコントローラ３４の書き込みタイミングは、メイ
ンメモリ１に対する書き込みタイミング時と概ね同一の
時刻とされ、メインメモリ１及びキャッシュメモリ３に
は同一データ転送サイクルにおいて同一データがストア
される。このようにして、外部記憶装置５から供給され
る所望とするページデータは、メインメモリ１にストア
されると共にキャッシュメモリ３にもストアされる。こ
うして、所望とするページデータの転送が終了すると、
ＤＭＡＣ４は転送終了信号ＴＥをＣＰＵ２及びキャッシ
ュコントローラ３４に出力する。転送終了信号ＴＥを受
けたキャッシュコントローラ３４はバスの監視モードを
終了し、同時に転送終了信号ＴＥを受けたＣＰＵ２はバ
スアクノリッジ信号ＢＡＫをハイレベルとしバスマスタ
に戻る。

【００２４】上記実施例によれば、以下の作用効果を得
ることができる。 （１）ページフォルトが生じることによって、外部記憶
装置５より読出される所望とするページデータがメイン
メモリ１にストアされるとき、そのページデータはキャ
ッシュメモリ３にも並行してストアされる。このように
アクセス頻度が高いデータを、メインメモリ１からキャ
ッシュメモリ３に転送するデータ転送サイクルを要する
ことなく、メインメモリ１へのストアと並行してキャッ
シュメモリ３にストアさせることができる。この作用を
有するマイクロコンピュータは、不要なメモリアクセス
のオーバーヘッドがなくなりデータ転送処理を高速化す
ることができる。 （２）メインメモリ１に所望とするデータが存在し、キ
ャッシュメモリ３に当該所望とするデータが存在せずミ
スヒットが生じた場合、あたかもキャッシュメモリ３が
無いかのようにメインメモリ１に対してアクセスする。
これは、従来のキャッシュメモリのように、所望のデー
タをメインメモリからキャッシュメモリへ転送すること
によりアクセス処理速度を高める方法を採った場合、本
発明のページ単位で書換が行われるキャッシュメモリ３
では有用なデータがキャッシュメモリから排除される虞
があるからである。このミスヒット時の動作により、ペ
ージ単位のデータ転送が行われるキャッシュメモリを備
えたマイクロコンピュータ１００の性能が低下するのを
防ぐことができる。

【００２５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２６】例えば、本実施例のメモリはメインメモリ
１とキャッシュメモリ３との２層化構造から構成されて
いるが、メインメモリ１と複数のキャッシュメモリから
なる多層化のメモリ構成を利用してもよい。

【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である１チッ
プのマイクロコンピュータに適用した場合について示し
たが、本発明はこれに限定されることはない。

【００２８】本発明は、少なくともキャッシュメモリを
利用するものに適用することができる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３０】すなわち、ページフォルトにより外部記憶
装置からメインメモリに転送されるページデータは、上
記転送中にキャッシュメモリにもストアされる。このこ
とは、ページフォルト後、ページフォルトに係るページ
データを外部記憶装置からメインメモリへ転送し、メイ
ンメモリからキャッシュメモリへ転送するデータ転送サ
イクルを行うことなく、見かけ上外部記憶装置からメイ
ンメモリへの転送１サイクルの動作で所望とするページ
データを外部記憶装置からキャッシュメモリへ転送する
ことができることを意味する。こうして、メモリサイク
ルの不要なオーバーヘッドをなくすことができる。換言
すれば、アクセス頻度の高いデータを効率的にキャッシ
ュメモリに蓄えておくことができ、データ処理装置のデ
ータ転送効率が向上される。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の一例ブロック図であ
る。

【図２】本実施例のメモリ管理方式の一例概念図であ
る。

【図３】本実施例のページフォルト後のメモリ間の制御
動作を示すタイムチャートである。

【符号の説明】

１００ マイクロコンピュータ １ メインメモリ ２ ＣＰＵ ３ キャッシュメモリ ４ ＤＭＡＣ ８ メモリ管理ユニット

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ管理方式としてディマンドページ
   ング方式を用いたデータ処理装置において、 ページ単位でデータを管理する第１の記憶手段と、 上記第１の記憶手段が保持しているデータの一部をペー
   ジ単位に保持することができ、当該第１の記憶手段より
   も高速メモリアクセス可能な第２の記憶手段と、 上記第１の記憶手段に対するメモリアクセス時に、当該
   第１の記憶手段にアクセス対象とされるページが存在し
   ないページフォルトとされる場合、外部記憶手段から当
   該アクセス対象データを含むページ単位のデータを上記
   第１の記憶手段へ転送する第１の転送制御手段と、 上記第１の転送制御手段が転送したページ単位のデータ
   を上記転送サイクル中に第２の記憶手段へストアさせる
   第２の転送制御手段と、を備えて成るものであることを
   特徴とするデータ処理装置。
2. 【請求項２】 上記第２の転送制御手段は上記ページフ
   ォルト時にバスの監視モードとされ、バスに供給されて
   上記第１の記憶手段へ転送されるページフォルトに係る
   ページ単位の情報を上記第２の記憶手段にストアするよ
   うに制御することを特徴とする請求項１記載のデータ処
   理装置。
3. 【請求項３】 上記第１の転送制御手段は、第１の記憶
   手段と外部記憶装置との間でデータ転送制御可能なダイ
   レクト・メモリ・アクセス・コントローラであることを
   特徴とする請求項１又は２に記載のデータ処理装置。