JPH0477843A - メモリ管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、命令とデータのアドレス変換を行うメモリ管
理装置に関するものである。

〔従来の技術〕

近年、メモリ管理装置と命令キャッシュを備えた情報処
理装置が多くなってきている。このとき命令キャッシュ
メモリの無効化は、無効化を要求する命令で行われるこ
とが多い。

第３図は従来のメモリ管理装置の構成を示す図である。

本図において１はデコーダ、２は論理アドレスメモリ、
３は物理アドレスメモリ、４．５はセ１／クタ、６は比
較器、７ばインバータ、８９．１０はアンド回路、１１
は命令論理アドレスバス、１２はデータ論理アドレスバ
ス、１３，１９は命令要求信号、１４．２０はデータ書
込要求信号、１５．２１はデータ続出要求信号、１６は
命令物理アドレスバス、１７はデータ物理アドレスバス
、１Ｂはミス信号、２２はデータバス、２３は物理アド
レス書込信号、２４は命令アドレス書込信号、２５は論
理アドレスバス、２６は論理アドレス出力、２７は物理
アドレス出力、２８はヒント信号を夫々示している。

デコーダ１は論理アドレスバス２５の一部を入力とし、
論理アドレスメモリ２と物理アドレスメモリ３の任意の
エントリを選択するものである。

論理アドレスメモリ２ば論理アトＩ／ス書込信号２４が
アサ−Ｉ・されればデコーダ１によって選択されるエン
トリにデータバス２２の値を格納し、さもなければデコ
ーダ１によって選択されるエントリの内容を論理アドレ
ス出力２６に出力する。

物理アトＩ／スメモリ３は物理アドレス書込信号２３が
アサートされればデコーダ１によって選択されるエント
りにデータバス２２の値を格納し、さもなければデコー
ダ１によって選択されるエントりの内容を物理アドレス
出力２７に出力する。

セレクタ４は命令要求信号１３がアサートされれば命令
論理アドレスバス１１を選択し論理アドレスバス２５に
出力し、さもなければデータ論理アドレスバス１２を選
択し論理アドレスバス２５に出力する。

セレクタ５は物理アドレス出力２７を入力として、命令
要求信号１３がアサートされたときに命令物理アドレス
バス、１２はデータ論理アドレスバス、Ｉ７はデータ物
理アドレスバス、１１２はセレクタ、１１３ばアドレス
バス、１０７，１０８ば命令ハス、２２，１０９，１１
０はデータバス、１３，１９，１１４ば命令要求信号、
１５２Ｉはデータ読出要求信号、１１５はオアゲート、
１１６は読出要求信号、１４．２０はデータ書込要求信
号、］、０５．１０６は応答信号、２３は物理アドレス
メモリ書込信号、２４は論理アドレスメモリ書込信号、
１８はミス信刊を夫々示している。

中央処理装置１００は、命令フェッチを行う場合は、命
令フェッチアドレスを命令論理アドレスバス１１に出力
すると同時に、命令要求信号１３をアサ−１−Ｌ、応答
信号１０５がアサートされたときの命令バス１０７の値
を命令として受取る。

又データの書込みを行う場合は、データの書込アドレス
をデータ論理アドレスバス１２に出力し、書込データを
データバス２２に出力すると同時に、データ書込要求信
号１４をアザートシ、応答信号令物理アドレスバス１６
に出力し、さもなげればデータ物理アドレスバス１７に
出力する。

比較器６は論理アドレスバス２５の信号と論理アドレス
出力２６を入力とし、これらの２つの入力が一致したと
きにヒント信号２８をアサ−１・する。

従って命令要求信号１３がアサートされれば、命令論理
アドレスバス１１」二の論理アドレスに対応する物理ア
トＩ／スが命令物理アドレスバスＩ６に出力され、さも
なければデータ論理アドレスバス１２上の論理アドレス
に対応する物理アドレスがデータ物理アドレスバス１７
に出力される。つまり命令とデータのアドレス変換を行
うことができる。

第４図は従来のメモリ管理装置を用いた情報処理装置の
構成を示す図である。本図において１００は中央処理装
置、１０１はメモリ管理装置、１０２は命令キャッシュ
メモリ、１０３は主記憶装置、】０４は命令キャッシュ
メモリ無効化信号、１１は命令論理アドレスバス、１６
．１＋、］は命１０６がアサートされると書込み処理を
終える。

又データの読出しを行う場合は、データの続出アドレス
をデータ論理アドレスバス１２に出力すると同時に、デ
ータ読出要求信号１５をアサートシ、応答信号１０６が
アサートされたときのデータバス２２の稙をデータとし
て受取る。そして命令キャッシュを無効化する場合は、
命令キャッシュメモリの無効化命令を実行し命令キャッ
シュメモリ無効化信号１０４をアサートする。

メモリ管理装置１０１は第３図に示したものである。命
令キャッシュメモリ１０２は命令要求信号１９がアサー
トされると、命令物理アドレスバス１６の値をアドレス
として受取り、そのアドレスに対する内容を保持してい
るか否かを検出する。

保持していればその内容を命令バス１０７に出力すると
同時に応答信号１０５をアサートし、保持していなけれ
ばそのアドレスを命令物理アドレスバス１１１に出力す
ると同時に命令要求信号１１４をアサートし、応答信号
１０６がアサートされたときの命令ハス１０８の値を命
令として受取ると共に保持し、その命令を命令ハス１０
７に出力すると共に応答信号１０５をアサ−Ｉ・する。

又命令キャッシュメモリ無効化信号１０４がアサートさ
れれば、保持している命令を全て無効化する。

主記憶装置１０３は読出要求信号１１６がアザ−１−さ
れると、アドレスバス１．１．３の値をアドレスとして
受取り、そのアドレスに対する内容をデータバス１１０
に出力すると共に応答信号１０６をアサートする。又書
込要求信号２０がアサートされると、アドレスバス１１
３の値をアドレスとして受取り、そのアドレスにデータ
バス１．　］、　Ｏの値を書込み応答信号１０６をアナ
−Ｉ・する。

ここで命令フェッチは以下のように実行される。

中央処理族ｆｆ１ｏＯによって命令フェッチアドレスが
命令論理アドレスバスＩＩに出力されると共に、命令要
求信号１３がアサートされ、メモリ管理装置１０１はア
ドレス変換を行い、物理アドレスを命令物理アドレスバ
ス１６に出力すると共に命令要求信号１９をアサートす
る。このとき命令キャッシュメモリ１０２にそのアドレ
スに対するアドレス変換が行われ、物理アドレスがアド
レスバス１１．３に出力されると共にデータ読出要求信
号２１がアサ−１・される。従って主記憶装置１０３ば
そのアドレスに対するデータをデータバス１１、Ｏ６こ
出力すると共に応答信号１０６をアサートし、中央処理
装置１．００はデータを受取る。

又データの書込みは以下のように実行される。

中央処理装置１００によってデータ書込アドレスがデー
タ論理アドレスバス１２に出力されると共にデータ書込
要求信号信号１４がアサートされ、メモリ管理装置１０
１によってアドレス変換が行われ、物理アドレスがデー
タ物理アドレスバス１７に出力されると共にデータ書込
要求信号２０がアサートされる。従って主記憶装置１０
３はそのアドレスに対応する記憶領域にそのデータを格
納する。

〔発明が解決しようとする課題〕

しかしながら上記従来のシステムでは、データの書込み
が命令の領域に対して行われる場合、つまり命令を書換
える場合は、プログラマが命令キ命令が保持されていれ
ば、命令キャッシュメモリ１０３は応答信号１０５をア
サートすると共にその命令を命令ハス１０７に出力し、
中央処理装置１００は命令を受取る。又命令キャッシュ
メモリ１０２にそのアドレスに対する命令が保持されて
いなければ、命令キャッシュメモリ１０２はそのアドレ
スを命令物理アドレスバス１１１に出力すると共に命令
要求信号１１４をアサートする。そして主記憶装置４は
そのアドレスに対する命令をデータバス１１０に出力す
ると共に応答信号１０６をアザ−１−Ｌ、命令キャッシ
ュメモリ１０２はその命令を受取り保持すると共に、命
令ハス１０７にその命令を出力すると同時に応答信号１
０５をアサートし、中央処理装置１００は命令を受取る
。

そしてデータの読出しは以下のように実行される。中央
処理装置１００によってデータフェッチアドレスがデー
タ論理アドレスバス１２に出力されると共にデータ読出
要求信号１４がアサートされる。そうすればメモリ管理
装置１０１によってャッシュメモリに対して命令の無効
化を要求しなげればならない。そのためプログラマがハ
ードウェアを意識してプログラムを書かなげればならな
いという問題点を有していた。

本発明はこのような従来の問題点に鑑みてなされたもの
であって、プログラマが命令を書換える際にデータの書
込みアドレスが命令の領域に対してであるかどうかを検
出し、そうであれば命令キャッシュメモリに対して命令
の無効化を要求することにより、命令キャッシュメモリ
の無効化を意識せずにプログラムを書けるようにするこ
とを技術的課題とする。

〔課題を解決するための手段〕

本発明は論理アドレスと物理アドレスと命令ビットを有
する複数のアドレス変換対を持ち、論理アドレスと命令
要求信号とを入力とし、その論理アドレスと一致する論
理アドレスを持つアドレス変換対の物理アドレスを出力
するとともに命令ピッＩ・の内容を制御信号として出力
し、命令要求信号がアサートされていれば、一致するア
ドレス変換対の命令ビットをセットするアドレス変換装
置と、データ書込要求信号及びアドレス変換装置からの
制御信号がアザ−１−されているとき、命令キャッシュ
無効化信号を出力する制御回路と、を具備することを特
徴とするものである。

［作用］ このような特徴を有する本発明によれば、メモリ管理装
置にアドレス領域が命令の領域であるか否かという情報
を持たせ、命令のアクセスが行われたときアクセスされ
たページの情報としてそのページは命令の領域であると
記憶し、データの書込みアクセスが命令の領域に対して
であるかどうかを検出し、そうであれば命令キャッシュ
メモリに対して命令の無効化を要求するようにしでいる
。

このためデータの書込みによって命令を書換える場合に
、メモリ管理装置が命令キャッシュメモリに対して命令
の無効化を要求することにより、プＤグラマがハードウ
ェアを意識せずに命令を書換えることができる。

［実施例］ デコーダ１は論理アドレスバス２５の一部を人力とし、
論理アドレスメモリ２と物理アドレスメモリ３の任意の
エントリを選択するものである。

論理アドレスメモリ２は論理アドレス書込信号２４がア
ザ−Ｉ・されればデコーダ１によって選択されるエント
リにデータバス２２の値を格納し、ざもなげればデコー
ダ１によって選択されるエントリの内容を論理アドレス
出力２６に出力する。

物理アドレスメモリ３は物理アドレス書込信号２３がア
サートされればデコーダ１によって選択されるエントリ
にデータバス２２の値を格納し、さもなければデコーダ
１によって選択されるエンドすの内容を物理アドレス出
力２７に出力する。

セレクタ４は命令要求信号１３がアサートされれば命令
論理アドレスバス１】を選択し論理アドレスバス２５に
出力し、ざもなげればデータ論理アドレスバス１２を選
択し論理アドレスバス２５に出力する。

セレクタ５ば物理アドレス出力２７を入力として、命令
要求信号１３がアサートされたときに合筆１図は本発明
の一実施例を示すメモリ管理装置のブロック図である。

第３図に示す従来例と同一部分は同じ符号を付している
。本図において１はデコーダ、２は論理アドレスメモリ
、３は物理アドレスメモリ、４，５はセＩ／クタ、６ば
比較器、７はインバータ、９．１０．３＋、、３２はア
ンド回路、１１は命令論理アドレスバス、１２はデータ
論理アドレスバス、１．３．］、、９は命令要求信号、
１．４．２０はデータ書込要求信号、１５．２１はデー
タ続出要求信号、１６は命令物理アトルスハス、１７ば
データ物理アＩ・レスハス、１８はミス信号、２２はデ
ータバス、２３は物理アドレス書込信号、２４は命令ア
ドレス書込信号、２５は論理アト１／スバス、２６は論
理アドレス出力、２７は物理アドレス出力、２日はヒツ
ト信号、２９は命令ピッＩ・メモリ、３０は命令ビット
出力、３３ば命令キャッシュ無効化信号、３４はアドレ
ス変換装置、３５はヒツト信号２８．命令ビット出力３
０とデータ書込要求信号１４の論理積をとるアンド回路
３１から成る制御回路を夫々示している。

全物理アドレスバス１６に出力し、さもなげればデータ
物理アドレスバス１７に出力する。

比較器６は論理アドレスバスの信号２５と論理アドレス
出力２６を人力とし、これらの２つの入力が一致したと
きにヒツト信号２８をアサートする。

命令ビットメモリ２９は論理アドレス書込信号２４がア
サートされれば、デコーダ１によって選択されるビット
をクリアし、常にデコーダ１によって選択されるビット
の内容を命令ピント出力３０に出力する。又命令要求信
号１９がアサートされたとき、デコーダ１によって選択
されるビットをセットする。

従って命令アクセスの際の命令論理アドレスと一致する
論理アトｌメスをもつエントリの命令ビットがセットさ
れる。又データの書込みアクセスの際のデータ論理アド
レスと一致する論理アドレスをもつエントリの命令ビッ
トがセットされていれば、制御回路３５により命令キャ
ッシュ無効化信号３３がアサートされる。

尚本実施例ではダイレクトマツプアドレス変換装置を用
いたが、セットアソシアティブアドレス変換装置又はフ
ルアソシアティブアドレス変換装置を用いてもよい。

第２図は第１図に示したメモリ管理装置を用いた情報処
理装置のブロック図であり、第４図に示す従来例と同一
部分は同じ符号を付している。本図において１００は中
央処理装置、１０１ばメモリ管理装置、１０２は命令キ
ャッシュメモリ、１０３ば主記憶装置、３３，３６．１
０４は命令キャッシュメモリ無効化信号、１１は命令論
理アトＩ／スハス、１６．１１１は命令物理アドレスバ
ス、１２ばデータ論理アドレスバス、Ｉ７はデータ物理
アドレスバス、１１２ばセレクタ、１１３はアドレスバ
ス、１．０７．１０８は命令バス、２２゜１０９．１．
１．　Ｏはデータバス、］、、　３．　１．９．　１．
１４は命令要求信号、１５．２１はデータ続出要求信号
、１１．５．１１．７はオアゲート、１１６は続出要求
信号、１．４．２０はデータ書込要求信号、１０５．１
０６は応答信号、２３は物理アドレス＋−ｉ　ｉ、　７
を介して命令キャッシュ無効化信号３６が命令キャッシ
ュメモリ１０２１こ与えられる。

メモリ管理装置１０１は第１図に示したものであり、命
令とデータのアドレス変換を行う。

命令キャッシュメモリ１０２ば命令要求信号１９がアサ
ートされると命令物理アドレスバス１６の値をアドレス
として受取り、そのアドレスに対する内容を保持してい
るか否かを検出する。保持していればその内容を命令バ
ス１０７に出力すると同時に応答信号１０５をアサート
し、保持していなければそのアドレスを命令物理アドレ
スバス１】１に出力すると同時に命令要求信号１１４を
アザ−１−Ｌ、応答信号１０６がアサートされたときの
命令ハス１０８の値を命令として受取ると共に保持する
。そしてその命令を命令ハス１０７に出力すると共に応
答信号１０５をアサートする。

又命令キャッシュ無効化信号３６がアサートされれば、
保持している命令を全て無効化する。

主記憶装置１０３は読出要求信号１１６がアサートされ
るとアドレスバス１１３の（直をアドレスメモリ書込信
号、２４は論理アドレスメモリ書込信号、１８はミス信
号を夫々示している。

中央処理装置１００ば命令フェッチを行う場合、命令フ
ェッチアドレスを命令論理アドレスバス１１に出力する
と同時に命令要求信号１３をアサートし、応答信号１０
５がアサートされたときの命令ハス１０７の値を命令と
して受取る。又データの書込みを行う場合、データの書
込みアドレスをデータ論理アト；／スパス１２に出力し
、書込みデータをデータバス２２に出力すると同時にデ
ータ回込要求信号１４をアザ−１し、応答信号１０６が
アサートされると書込み処理を終える。又データの読出
しを行う場合、データの読出しアドレスをデータ論理ア
ドレスバス１２に出力すると同時にデータ読出要求信号
］５をアサートし、応答信号１０６がアサ−１・された
ときのデータバス２２の値をデータとして受取る。そし
て命令キャッシュを無効化する場合、命令キャッシュメ
モリの無効化命令が実行され命令キャッシュメモリ無効
化信号１０４をアサートする。そうすればオアゲとして
受取り、そのアドレスに対する内容をデータバス１１０
に出力すると共に応答信号１０６をアサートする。又書
込要求信号２０がアサートされるとアドレスバス１１３
の値をアドレスとして受取り、そのアドレスにデータバ
ス１１０の値を書込み応答信号】０６をアサートする。

ここで命令フェッチは以下のように実行される。

中央処理装置１００によって命令フェッチアドレスが命
令論理アドレスバス１１に出力されると共に命令要求信
号１３がアサ−Ｉ・され、メモリ管理装置１０１はアド
レス変換を行い、物理アドレスを命令物理アドレスバス
１６に出力すると共に命令要求信号１９をアサートする
。このとき命令キャッシュメモリ１０２にそのアドレス
に対する命令が保持されていれば、命令キャッジ□メモ
リ１０３は応答信号１０５をアサートすると共にその命
令を命令ハス１０７に出力し、中央処理袋Ｗ１００は命
令を受取る。又命令キャッシュメモリ１０２にそのアド
レスに対する命令が保持されていなければ、命令キャッ
シュメモリ１０２はそのアドレスを命令物理アドレスバ
ス］、　１．　］に出力すると共に命令要求信号１１．
４をアサ−Ｉ・する。そして主記憶装置４はそのアドレ
スに対する命令をデータバス１１．０に出力すると共に
応答信号１０６をアザートシ、命令キャッシュノモリ１
０２ばその命令を受取り保持すると共に、命令ハス１０
７にその命令を出力すると同時に応答信号１０５をアサ
ートし、中央処理装置１００は命令を受取る。

そしてデータの読出しは以下のように実行される。中央
処理装置１００によってデータフエッヂアドレスがデー
タ論理アドレスバス１２に出力されると共にデータ読出
要求信号Ｉ４がアサートされ、メモリ管理装置１０１に
よって７１・Ｉ／ス変換が行われ、物理アドレスがアド
レスバス１１３に出力されると共にデータ読出要求信号
２１がアサートされる。従って主記憶装置１０３はその
アドレスに対するデータをデータバス１１０に出力する
と共に応答信号１０６をアサ−）１゜２、中央処理装置
］、　ＯＯはデータを受取る。

又データの書込みは以下のように実行される。

効化されるので、書換えられた命令は命令キャッシュメ
モリ１０２に保持されることはない。それ故命令キャッ
シエメモリの無効化命令を実行することなしに正しく書
換えられた命令を主記憶装置＋０３からフェッチするこ
とができる。つまりプログラマはハードウェアを意識せ
ずに命令を書き換えて実行するプログラムを書くことが
できる。

又−度も中央処理装置１００によってフェッチされたこ
とのない命令の領域への書込みが起こった場合、アドレ
ス管理装置１０１ではその領域は命令の領域でないと判
断するため、無駄な命令キャッシュメモリの無効化を少
なくすることができる。

面この場合、命令キャッシュメモリの無効化は命令キャ
ッシュメモリ１０２の保持するすべての命令に対して行
われるが、命令キャッシュメモリに無効化信号だけでな
く書込みの行われる無効化すべきアドレスも渡し、命令
キャッシュメモリ１０２をタグメモリのヒツトするエン
トリのみを無効化する構成にすることによって、そのア
ドレス中央処理装置１００によってデータ書込アドレス
がデータ論理アドレスバス■２に出力されると共にデー
タ書込要求信号信号】４がアサートされ、メモリ管理装
置１０１によってアドレス変換が行われ、物理アドレス
がデータ物理アドレスバス１７に出力されると共にデー
タ書込要求信号２０がアサートされる。従って主記憶装
置１０３はそのアドレスに対応する記憶領域にそのデー
タを格納する。このときデータアクセスの論理アドレス
が命令の領域を指していれば、つまり第１図に示したア
ドレス変換装置３４において、そのデータ論理アドレス
と一致する論理アドレスをもつエントリの命令ビットが
セットされていれば、メモリ管理装置１０１により命令
キャッシュ無効化信号３３がアサートされ命令キャッシ
プ、メモリ１０２の保持する命令は無効化される。

従って命令を書き換えるプログラムを実行する場合、主
記憶装置１０３に記憶されている命令を書換える際に、
メモリ管理装置１０１により命令キャッシュメモリ１０
２が保持している命令が無の命令のみを無効化すること
も容易に実現できる。

〔発明の効果〕

以上説明したように本発明によれば、命令の領域に対す
るデータ書込みの要求の際に、命令キャッシュを無効化
することができ、プログラマがハードウェアを意識せず
に命令を書換えることができる。

【図面の簡単な説明】

第１図は本発明における一実施例のメモリ管理装置のブ
ロック図、第２図は同実施例のメモリ管理装置を用いた
情報処理装置のブロック図、第３図は従来のメモリ管理
装置のブロック図、第４図は従来のメモリ管理装置を用
いた情報処理装置のブロック図である。 １−−−−デコーダ、　　２−−一一輪理アドレスメモ
リ、３−−−−−−＝物理アドレスメモリ、　　４５−
　セレクタ、　６−−−比較器、　７−−−−−−イン
ハータ、　８９、　１０．　３１．　３２＝−−−アン
ド回路、　　１１命令論理アドレスバス、　　１２−−
−データ論理アドレスバス、　　１３　、　１９−−−
−命令要求信号、１．４　、　２０−−−データ書込要
求信号、　　１５，２１−　データ書込要求信号、　　
１６−−−命令物理アドレスバス、　　１７−−　−デ
ータ物理アドレスバス、　　】８−　　ミス信号、　　
２２−　データバス、２３−−−−一物理アトレス書込
信号、　２４−　命令アドレス書込信号、　　２５−　
論理アドレスバス、２６−一論理アドレス出力、　　２
７−　物理アドレス出力、　２８−−−ヒント信号、　
２９−−−−命令ビットメモリ、　３０−−−命令ビッ
ト出力、３３−　命令キャッシュ無効化信号、　３４ア
ドレス変換装置、　３５−＝制御回路。 特許出願人　松下電器産業株式会社 代理　人弁理士　岡本宜喜

Claims (1)

【特許請求の範囲】
1. （１）論理アドレスと物理アドレスと命令ビットを有す
   る複数のアドレス変換対を持ち、論理アドレスと命令要
   求信号とを入力とし、その論理アドレスと一致する論理
   アドレスを持つ前記アドレス変換対の物理アドレスを出
   力するとともに命令ビットの内容を制御信号として出力
   し、命令要求信号がアサートされていれば、前記一致す
   るアドレス変換対の命令ビットをセットするアドレス変
   換装置と、 データ書込要求信号及び前記アドレス変換装置からの制
   御信号がアサートされているとき、命令キャッシュ無効
   化信号を出力する制御回路と、を具備することを特徴と
   するメモリ管理装置。