JPH0830511A - エントリ当たり可変ページ寸法の変換ルックアサイドバッファ - Google Patents

エントリ当たり可変ページ寸法の変換ルックアサイドバッファ

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JPH0830511A
JPH0830511A JP4010001A JP1000192A JPH0830511A JP H0830511 A JPH0830511 A JP H0830511A JP 4010001 A JP4010001 A JP 4010001A JP 1000192 A JP1000192 A JP 1000192A JP H0830511 A JPH0830511 A JP H0830511A
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Abstract

(57)【要約】 （修正有） 【目的】エントリ当たりの可変ページ寸法を有する変換
ルックアサイドバッファ（ＴＬＢ）を提供する。 【構成】各エントリは、仮想アドレス４２から物理アド
レス３０へ変換された異なった数のビットを有すること
が可能である。本ＴＬＢ内の各エントリは、そのエント
リに対するページ寸法の表示を有している。その変換が
終了すると、ページ寸法の表示が何個のビットを変換す
るかを決定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、変換ルックアサイドバ
ッファ（ＴＬＢ）に関するものである。
【０００２】
【従来の技術】多数の最近のデータ処理装置は、ユーザ
の観察するメモリとそのメモリの実際上の物理的な表わ
れとの間の区別を確立し且つ管理するために仮想−物理
的アドレスマッピングに依存している。多数の理由か
ら、ページ寸法はプロセサの特定の使用に対して異なる
ものであり、又メモリ空間内の異なった領域に対する単
一の使用内においても異なるものであることが望まし
い。ページ寸法は、ＴＬＢを介しての仮想アドレスから
物理的アドレスへの変換においてマップされない状態を
維持するアドレスの一部である。これらの理由のうちの
不完全ではあるが代表的なもののリストは以下の如きも
のである。
【０００３】（１）「最良」のページ寸法は、使用中の
特定のオペレーティングシステムの関数である場合があ
る。このことは、例えば汎用、実時間、埋込み型制御等
のような異なったタイプのオペレーティングシステムを
検討する場合に特にいえる場合がある。しかしながら、
それは、異なった汎用のオペレーティングシステムに対
しても成立する場合がある。
【０００４】（２）例え１つのオペレーティングシステ
ム内であっても、異なったメモリ領域に対して異なった
ページ寸法を有するものであることが望ましい場合があ
る。特に、典型的なユーザプロセスが小型乃至中型のペ
ージ寸法、例えば４乃至１６キロバイトのものを所望す
る場合には、ビットマップ型ディスプレイターミナルを
アップデートさせるプロセスは、非常に大きなページ寸
法を必要とし、通常１メガバイトを超えたものを必要と
する。
【０００５】（３）同様に、非常に大きなデータ空間を
有する科学的プログラム等のようなそれ程典型的なもの
でないが非常に重要な適用においては、ＴＬＢにおける
「ミス」に起因する過剰なオーバーヘッドを発生するこ
となしに、そのデータの全てに「到達」するために中型
乃至は大型のページ寸法を必要とする。この場合におい
て所望されるページ寸法は、６４キロバイト乃至１メガ
バイトの範囲内の場合がある。
【０００６】（４）最後の例として、オペレーティング
システム自身がメモリ空間の全てにアクセスすることが
可能であることを必要とし、且つ性能上の理由から、そ
れが、この目的のために多数のＴＬＢエントリを使用し
ないことが必要である。なぜならば、その場合に、それ
らはユーザプロセスに対して使用可能なものではないか
らである。従って、オペレーティングシステムは、単に
２、３の非常に大きなページを使用して全てのメモリを
マップすることを所望する。
【０００７】ＴＬＢを特定する場合に興味のあるその他
の２つのパラメータは連想度及びエントリ数である。連
想度は、連想なし（典型的に、直接マップ型と呼ばれ
る）から完全連想の範囲に亘ることが可能である。典型
的な具体例では、連想度４（４ウエイセット連想と呼ば
れる）未満のものを使用することはなく、且つ多くの具
体例では完全連想である。連想度が高ければ高い程、マ
ッピング衝突（即ち、ＴＬＢ内にインデックスさせるた
めに使用されるアドレス部分に対して同一の値を有する
ためにＴＬＢ内に共存することが不可能な２つ又はそれ
以上の物理的アドレスが存在すること）が発生する可能
性は少ない。２ウエイセットＴＬＢにおいては、同一の
インデックスを有する２つのエントリを有することが可
能であり、４ウエイの場合は４つのエントリを有するこ
とが可能であり、且つ完全連想の場合には、インデック
スは存在せず任意のエントリが任意のアドレスをマップ
することが可能である。その他の全てのことが同じであ
る場合には、完全連想が最も望ましいものである。
【０００８】エントリ数は、単に、任意の時刻において
ＴＬＢが維持することの可能な異なる仮想−物理的マッ
ピングの数である。この数は、コンポーネント数、又は
プリント回路基板面積、又はシリコン面積等で測定され
るＴＬＢの物理的寸法によってほぼ完全に決定される。
【０００９】フルカスタムＶＬＳＩにおいて実現される
プロセサにおいては、完全連想型のＴＬＢを構築するこ
とが可能である。このことの理由は、主に、完全連想型
構成において達成することが可能な規則性の度合に起因
するものである。ＴＬＢに対して基本的に単に２つの個
別的な部分が存在している。即ち、内容アドレス可能メ
モリ（即ち、ＣＡＭ）部分と、物理的格納部分である。
このことは、５つの部分を有するセット連想構成と対比
される。即ち、これら５つの部分は、インデックスデコ
ーダと、仮想格納部分と、比較器部分と、選択部分と、
物理的格納部分とである。基本的に、完全連想型構成
は、セット連想型構成の最初の４つの部分を単一のＣＡ
Ｍアレイへ結合させている。
【００１０】
【課題を解決するための手段】本発明は、エントリ当た
り可変ページ寸法を有する変換ルックアサイドバッファ
を提供している。各エントリは、仮想アドレスから物理
的アドレスへ変換される異なったビット数を有すること
が可能である。ＴＬＢ内の各エントリは、そのエントリ
に対するページ寸法の表示を有している。その変換が行
なわれる場合には、ページ寸法の表示が変換されるビッ
ト数を決定する。
【００１１】好適には、本ＴＬＢは、内容アドレス可能
メモリ（ＣＡＭ）からのマッチライン出力によりアクセ
スされる物理的メモリアレイを使用している。ＣＡＭ内
の各エントリに対するメモリ位置の一部が、１ビットで
はなく２ビットの情報を格納する。このことは、４つの
異なった状態を格納することを可能としている。通常の
ＣＡＭエントリにおいては、各位置内に１ビットが格納
され２つの状態を与える。これら２つの状態は、そのビ
ットが、仮想アドレス入力ビット上で１又は０の何れか
とマッチ（合致）することを可能としている。４つの状
態を格納できるので、１又は０とのマッチングに加え
て、「常時マッチ」値を格納することが可能である。こ
の「常時マッチ」値は、選択されたページ寸法内のＣＡ
Ｍにおけるエントリの位置内に書込まれる。従って、こ
れらの位置は、その位置がページ寸法の外側である場合
に仮想アドレスに対するマッチを与えるために使用する
ことが可能であり、且つそれらがページ寸法内である場
合には、無視することが可能である。
【００１２】メモリアレイに対してマッチが出力を与え
る後に、ＣＡＭ内に格納されているページ寸法に従っ
て、ロジック回路が、元の仮想アドレスをメモリアレイ
出力の一部と置換する。該ページ寸法は、所望のページ
寸法でプログラムされているマスクレジスタを使用して
ＣＡＭエントリ内に元々書込まれる（該マスクレジスタ
は、それに書込みが行なわれているエントリの部分をマ
スクするために使用され、「常時マッチ」値を書込ませ
る）。
【００１３】
【実施例】図１は、本発明に基づくエントリ当たり可変
ページ寸法のＴＬＢの一実施例を示している。内容アド
レス可能メモリ（ＣＡＭ）１２は、２状態アレイ部分１
４と４状態アレイ１６とを有している。ＣＡＭセルは、
１ビットの情報を格納し、従って各セルは、論理１又は
論理０の何れかとマッチすべくプログラムすることが可
能である。ＣＡＭセルを２ビットの情報を格納するよう
に調整することにより、第三のマッチング可能性を導入
することが可能であり、それは「常時マッチ」と呼ぶこ
とが可能な１又は０の何れかとのマッチである。第四の
可能性が存在しており、それはマッチなしである。この
可能性は、テスト又は性能解析のためにエントリをディ
スエーブルさせるために使用することが可能である。
【００１４】本ＴＬＢのＣＡＭ部分は２つのセクション
に分割されている。「下位」セクション１６は、２ビッ
ト即ち４状態ＣＡＭセルが設けられており、一方「上
位」セクション１４は通常の単一ビット即ち２状態ＣＡ
Ｍセルが設けられている。これら２つのセクションの間
の分割点は、ページ寸法の可変度合の範囲を決定する。
一実施例においてはこの範囲は４キロバイト乃至１６メ
ガバイトであるが、これは単に例示的なものであること
に注意すべきである。
【００１５】本ＴＬＢを介して正確な変換を達成するた
めには、「マッチ」したＴＬＢエントリ内にプログラム
したのはどの寸法ページであったかを決定することが必
要である。マッチするエントリは、入力するアドレスが
ＴＬＢエントリ内に保持されているものと同一の２進パ
ターンを有するものである。ページ寸法を決定するため
には、その変換を表わすビットパターンが物理的格納ア
レイから読出されるのと同時的に、ＣＡＭアレイ内に収
容されているビットパターンを「読取る」ことが必要で
ある。そのＣＡＭ部分を読取った後に、どの位置が常時
マッチへプログラムされたかを注意し、且つ変換された
アドレスにおける対応する位置が入力仮想アドレスを
「パススルー（通り抜け）」し且つ関連する変換を破棄
せねばならない。この点を別の観点から考察すると、ペ
ージ寸法が一層大きくなると、変換されないビットの数
も対応して大きくなり、その場合の唯一の困難性は、ペ
ージ寸法がエントリ毎に可変のものであるから、そのペ
ージ寸法を動的に決定することが必要であるということ
である。
【００１６】可変アドレスは、バス１８及び２０上でア
レイ１４及び１６へ夫々供給される。バス１８及び２０
上のアドレスがＣＡＭアレイ内の格納されているアドレ
スとマッチする場合には、マッチライン２２のうちの１
つが活性化される。マッチライン２２は、物理的アレイ
２４内の異なったエントリへ結合されている。マッチラ
インが活性化されるエントリは、物理的アドレスバス２
６及び２８上にその出力を発生する。通常のＴＬＢ動作
の場合には、両方のアドレス２６及び２８が物理的アド
レスバス３０の一部として供給される。バス２６及び２
８上の変換された部分がページであり、一方バス３２上
の変換されていない部分はそのページ内の位置を与え
る。
【００１７】２状態ＣＡＭアレイ１４は、各位置に対し
単一ビットを与え、それが、入力仮想アドレスのそのビ
ット位置の０又は１に対してビットを与えるべきである
か否かを表わす。４状態ＣＡＭアレイ１６は、０又は１
でマッチするか、又は、それがどのようにプログラムさ
れているかに依存して、常にマッチを発生させることが
可能である。常にマッチを発生させるべくプログラムさ
れている部分は、ページ位置ではなくページ内の位置を
与えるバス３２の変換なしビットと関連する部分であ
る。従って、これらのビットは、物理的アドレス２４か
らバス２８上の対応するビットでなく、マルチプレクス
用ロジック３４を介してバス２０から供給される。バス
２８からのものに対して置換されるべきバス２０からの
ビットに対する位置は、ＣＡＭアレイ１６内の状態を読
取り且つデータＩ／Ｏライン３６上のページ寸法の表示
をマルチプレクス用ロジック３４へ供給することにより
決定される。次いで、マルチプレクス用ロジック３４
が、「常時マッチ」にプログラムされているエントリ内
の位置に対しバス２０からの入力を選択する。
【００１８】４状態ＣＡＭアレイ１６のプログラミング
は、マスクレジスタ３８及びマスクロジック４０を使用
して行なわれる。マスクレジスタ３８は、現在使用され
ているページ寸法を表わす。現在稼動中のプログラム
は、データバス３７からレジスタ３８内にページ寸法を
エンタさせることが可能である。マスクロジック４０
は、マスクレジスタ３８により表示される如きページ寸
法内のビットに対応するデータバス３７のラインに対し
て、「常時マッチ」を表わすビットを置換する。
【００１９】図２は図１のＣＡＭアレイ１４からの２状
態ＣＡＭセル５０及びＣＡＭアレイ１６からの４状態Ｃ
ＡＭセル５２を示している。ＣＡＭセル５０は、仮想ア
ドレス入力ビットライン５４を有しており、そのビット
ラインの反転がライン５６上に与えられる。該セルの格
納部分は、一対のインバータ５８及び６０が一体的に結
合されるノード６２及び６４として示されている。ノー
ド６２はトランジスタ６６のゲートへ接続されている。
トランジスタ６６は、トランジスタ７０を介して、マッ
チライン６８へ結合されている。トランジスタ６６及び
７０がターンオンされると、マッチライン６８は低状態
へプルされる。マッチライン６８は仮想アドレスの異な
ったビットに対応してそれに沿って位置された多数のセ
ルを有しているので、それを低状態へプルする任意のセ
ルはマッチが存在しないことを表わす。
【００２０】デジタル１とのマッチが所望される場合に
は、ノード６４に１が格納され、その反転である０がノ
ード６２に与えられる。このことは、トランジスタ６６
をターンオフさせ、従って、ライン５４上に１の値が表
われ且つトランジスタ７０が活性化される場合には、マ
ッチライン６８は下降されることはない。同時に、ノー
ド６４上の１の値はトランジスタ７２を活性化させる。
トランジスタ７２は、ライン５４上の入力値が０である
場合に、トランジスタ７４を介してマッチライン６０を
低状態へプルし、その反転入力ライン５６に１の値を与
え、トランジスタ７４を活性化させる。従って、セル５
０内に１が格納される場合には、それは、０が仮想アド
レスビットとして供給される場合に、マッチライン６８
を低状態へプルするが、仮想アドレスビットとして１が
供給される場合には、それを低状態へプルすることはな
い。
【００２１】ノード６４上に０をプログラム即ち書込む
ことにより、０ビットがマッチに対して与えられる場合
に、同様の結果を得ることが可能である。この場合に
は、０がノード６４上に存在し、その反転である１がノ
ード６２上に与えられて、トランジスタ６６を活性化さ
せる。理解される如く、０又は１の何れかに対してマッ
チが発生するためには、その値及びその反転の両方が格
納されねばならず且つその値及びその反転の両方が仮想
アドレス入力端上に供給されねばならない。該セルにプ
ログラム即ち書込まれている状態は、センスアンプ８０
によりトランジスタ７６及び７８を介して読取ることが
可能である。トランジスタ７６及び７８は読取りライン
８２により活性化される。
【００２２】それと対比して、４状態ＣＡＭセル５２は
２ビットの情報の格納を与え、第一ビット及びその反転
がノード８６及び８４上に格納され、且つ第二ビット及
びその反転がノード９０及び８８上に格納される。しか
しながら、セル５０の場合と同様に、ライン９２上の仮
想アドレス入力ビット及びライン９４上のその反転のみ
が必要とされるに過ぎない。ビットライン９２上の１の
値と該セルとをマッチさせるためには、１がノード８４
に格納され且つ０がノード８８に格納されねばならな
い。ノード８４における１は、その反転である０をノー
ド８６に発生させ、その際にトランジスタ９６を脱活性
化させ且つライン９２上に１が存在する場合にトランジ
スタ９８がマッチライン６８を低状態へプルすることを
防止する。ライン９２上の１はライン９４上に０を発生
させ、そのことはトランジスタ１００を活性化させるこ
とはない。しかしながら、ライン９２上に０の非マッチ
値が表われると、１をライン９４上に与え、トランジス
タ１００が活性化されてマッチライン６８を低状態へプ
ルする。なぜならば、トランジスタ１０２がノード８８
上の０の反転であるノード９０上の１により活性化され
るからである。
【００２３】同様に、ノード８４上に０の値を格納し且
つノード８８上に１の値を格納することにより、入力０
に対するマッチを発生させることを理解することが可能
である。常時マッチ条件を得るためには、ノード８６と
ノード９０の両方に０を書込み、それらの反転である１
をノード８４及び８８に書込む。従って、両方のトラン
ジスタ９６及び１０２が常にオフとなり、従ってライン
９２上にどのような値が印加され且つその反転がライン
９４上に印加されようとも、マッチライン６８は高状態
を維持し、マッチを表示する。「マッチなし」の最終的
な値は、ノード８６及び９０上に１をプログラミング即
ち書込むことにより与えることが可能である。一対のセ
ンスアンプ１０４及び１０６は、トランジスタ１０８，
１１０，１１２，１１４を介して格納されている２つの
ビットを読取るために使用され、それらのトランジスタ
のゲートは読取りライン８２へ結合されている。
【００２４】本発明のセルをプログラミング即ち書込む
ための回路はスタンダードなものであり、本発明回路を
簡単化するために図面中には図示していない。ライン６
８上にマッチが発生された後に、図１のバス３６は、図
１のマルチプレクス用ロジック３４がアレイ２４からの
どのビットを使用するかを決定することが可能であるた
めに、どのビット位置が「常時マッチ」であるようにプ
ログラム即ち書込まれたかを表示せねばならない。この
読取り動作は、マルチプレクサ１１６を介して読取りラ
イン８２へマッチライン６８をフィードバックさせるこ
とにより達成される。各位置に対してのセンスアンプ１
０４及び１０６の出力は、００がプログラム即ち書込ま
れたか否かを決定するために読取ることが可能である。
マルチプレクサ１１６は、本回路の通常の読取りのため
に使用される別の入力端１１８を有している。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、ページ寸法の表示の目的のためにのみ終端
に付加的なビットを取付けて通常の２状態ＣＡＭアレイ
を使用することが可能である。これらの付加的なビット
は、物理的アレイをアドレスするのと同一のマッチライ
ンによりアドレスされる別のメモリを形成することも可
能である。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づくエントリ当たり可
変ページ寸法のＴＬＢを示した概略図。
【図２】 図１のＣＡＭアレイ内のエントリにおける２
状態及び４状態の位置を示した概略図。
【符号の説明】
１２ 内容アドレス可能メモリ（ＣＡＭ） １４ ２状態アレイ部分 １６ ４状態アレイ部分 ２２ マッチライン ２４ 物理的アレイ ２６，２８，３０ 物理的アドレスバス ３４ マルチプレクス用ロジック ３６ データＩ／Ｏライン ３８ マスクレジスタ ４０ マスクロジック

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 変換ルックアサイドバッファ（ＴＬＢ）
    において、入力仮想アドレスに対応する物理的アドレス
    を格納するための複数個のメモリ位置が設けられてお
    り、前記メモリ位置の各々に関連しておりページ寸法の
    表示を格納する手段が設けられており、ページ寸法の前
    記表示に応答し出力アドレスとして前記物理的アドレス
    の可変ビット数を供給する手段が設けられており、前記
    出力アドレスの残りのビットは前記仮想アドレスのビッ
    トであることを特徴とするＴＬＢ。
  2. 【請求項２】 請求項１において、前記ページ寸法の表
    示を格納する手段が、仮想アドレスバスへ結合した入力
    端を具備すると共に前記メモリ位置のメモリアレイへ結
    合したマッチ出力端を具備する内容アドレス可能メモリ
    （ＣＡＭ）を有することを特徴とするＴＬＢ。
  3. 【請求項３】 請求項２において、前記可変ビット数を
    供給する手段が、前記メモリアレイへ結合した第一入力
    端と、前記仮想アドレスバスの一部へ結合した第二入力
    端と、前記ＣＡＭへ結合した選択入力端とを具備するマ
    ルチプレクサを有することを特徴とするＴＬＢ。
  4. 【請求項４】 請求項２において、前記ＣＡＭのエント
    リに対する位置のうちの少なくとも一部が、前記マッチ
    出力端の１つの上に０入力に対してマッチ信号、１入力
    に対してマッチ及び任意の入力に対してマッチを与える
    値を格納するための２個のビットを有することを特徴と
    するＴＬＢ。
  5. 【請求項５】 請求項２において、更に、前記マッチ出
    力のうちの各々を前記ＣＡＭ内の前記エントリの各々に
    対する読取り入力へ結合させる手段が設けられているこ
    とを特徴とするＴＬＢ。
  6. 【請求項６】 請求項５において、前記結合手段が複数
    個のマルチプレクサを有しており、各マルチプレクサが
    エントリに対する読取りラインに結合されている出力端
    と、前記エントリに対するマッチ出力へ結合されている
    第一入力端と、前記エントリに対する読取り入力に結合
    されている第二入力端とを具備することを特徴とするＴ
    ＬＢ。
  7. 【請求項７】 請求項４において、前記ＴＬＢの各エン
    トリが１ビットのみが格納されている複数個の位置のう
    ちの一部を有することを特徴とするＴＬＢ。
  8. 【請求項８】 請求項４において、更に、ページ寸法を
    表示する値を格納するマスクレジスタが設けられてお
    り、データバス及び前記マスクレジスタへ結合されてい
    る入力端を具備すると共に前記ＣＡＭのデータＩ／Ｏラ
    インへ結合されている出力端を具備しており前記マスク
    レジスタ内の値に対応するエントリ内の位置へ常時マッ
    チ値を書込むロジック手段が設けられていることを特徴
    とするＴＬＢ。
  9. 【請求項９】 変換ルックアサイドバッファ（ＴＬＢ）
    において、入力仮想アドレスに対応する物理的アドレス
    を格納するための複数個のメモリ位置を具備する物理的
    アレイが設けられており、仮想アドレスバスへ結合され
    ている入力端を具備すると共に前記物理的アレイへ結合
    されているマッチ出力端を具備する内容アドレス可能メ
    モリ（ＣＡＭ）が設けられており、前記ＣＡＭのエント
    リに対する位置のうちの少なくとも一部が前記マッチ出
    力端のうちの１つの上で０入力に対しマッチ信号を与え
    るための第一値と、１入力に対するマッチのための第二
    値と、任意の入力に対するマッチのための第三値とを格
    納するための２個のビットを有しており、前記ＣＡＭに
    おける前記第三値に応答して出力アドレスとして前記物
    理的アドレスの可変ビット数を供給する手段が設けられ
    ており、前記出力アドレスの残りのビットが前記仮想ア
    ドレスのビットであることを特徴とするＴＬＢ。
  10. 【請求項１０】 請求項９において、前記可変ビット数
    を供給する手段が、前記物理的アレイへ結合されている
    第一入力端と、前記仮想アドレスバスの一部へ結合され
    ている第二入力端と、前記ＣＡＭへ結合されている選択
    入力端とを具備するマルチプレクサを有することを特徴
    とするＴＬＢ。
  11. 【請求項１１】 請求項９において、各々が２個のビッ
    トを有する前記ＣＡＭ内の前記位置が、第一ビット値と
    その反転とを格納するための第一メモリセルと、第二ビ
    ット値とその反転とを格納するための第二メモリセル
    と、仮想アドレスビットラインと、反転仮想アドレスビ
    ットラインと、前記第一メモリセル及び前記仮想アドレ
    スビットライン上の信号に応答して前記マッチ出力のう
    ちの１つへ信号を供給する第一手段と、前記第二メモリ
    セル及び前記反転仮想アドレスビットライン上の信号に
    応答して前記マッチ出力のうちの前記１つへ信号を供給
    する第二手段とを有することを特徴とするＴＬＢ。
  12. 【請求項１２】 請求項１１において、前記第一供給手
    段が、前記仮想アドレスビットラインへ結合した第一制
    御リードと、マッチ出力端へ結合した第二リードと、第
    三リードとを具備する第一トランジスタを有すると共
    に、前記第一メモリセルへ結合した第一制御リードと、
    前記第一トランジスタの前記第三リードへ結合した第二
    リードと、接地へ結合した第三リードとを具備する第二
    トランジスタを有することを特徴とするＴＬＢ。
  13. 【請求項１３】 請求項１１において、更に、前記第一
    メモリセルに結合されている第一センスアンプが設けら
    れており、且つ前記第二メモリセルへ結合されている第
    二センスアンプが設けられていることを特徴とするＴＬ
    Ｂ。
  14. 【請求項１４】 請求項９において、更に、ページ寸法
    を表示する値を格納するマスクレジスタが設けられてお
    り、前記マスクレジスタ及びデータバスへ結合されてい
    る入力端を具備すると共に２個のビットを有する前記エ
    ントリに対する前記ＣＡＭのデータＩ／Ｏラインへ結合
    されている出力端を具備しており前記マスクレジスタ内
    の値に対応するエントリ内の位置へ常時マッチ値を書込
    むロジック手段が設けられていることを特徴とするＴＬ
    Ｂ。
  15. 【請求項１５】 請求項９において、更に、前記マッチ
    出力端の各々を前記ＣＡＭ内の前記エントリの各々に対
    する読取り入力端へ結合させる手段が設けられているこ
    とを特徴とするＴＬＢ。
  16. 【請求項１６】 請求項１５において、前記結合手段が
    複数個のマルチプレクサを有しており、各マルチプレク
    サが、エントリ用の読取りラインへ結合した出力端と、
    前記エントリ用のマッチ出力端へ結合した第一入力端
    と、前記エントリ用の読取り入力端へ結合した第二入力
    端とを具備することを特徴とするＴＬＢ。
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