JP4998554B2 - 演算処理装置、情報処理装置及び演算処理装置の制御方法 - Google Patents

Description

この発明は、仮想アドレスと絶対アドレスとの対応を示す複数のアドレス変換対をページテーブルとして保持するメインＴＬＢと、メインＴＬＢに保持されるページテーブルの一部を保持するマイクロＴＬＢとを備える演算処理装置、情報処理装置及び演算処理装置の制御方法に関する。

従来より、仮想記憶方式を適用するコンピュータには、仮想アドレス（ＶＡ：Virtual address）から物理アドレス（ＰＡ：physical address）への変換を行うためのページテーブルと呼ばれる一覧表が主記憶（メインメモリ）に記憶されている。コンピュータは、アドレス変換の度に主記憶内にあるページテーブルを参照しに行くと、非常に多くの時間が費やされることになるために、通常、ＴＬＢ（アドレス変換バッファ：Translation-Lookasaide buffer）と呼ばれるアドレス変換専用のキャッシュを設けてＣＰＵ内に配置している。

そして、コンピュータにおける演算部や命令制御部は、メモリアクセスする際に、ＴＬＢにて仮想アドレスを物理アドレスに変換し、物理アドレスを用いて直接メモリに対してアクセスするため、ＴＬＢのアクセスの速さがそのままメモリアクセスの速さに影響する。ＴＬＢのアクセスを早くするためには、ＴＬＢの容量を小さくする必要があるが、あまり小さいとＴＬＢミスが多発し、アクセス時間を大きくしてしまう。一方、ＴＬＢの容量を大きくした場合、検索にかかる時間は大きくなり、それがハードウエアの性能向上を阻害する原因になる。そこで、アクセス時間を短縮するとともに、ハードウエアの性能を向上させる手法として、ＴＬＢを２階層で構成する手法が多く用いられる。

２階層のＴＬＢは、主記憶から転送されたアドレス変換対を大容量で保持しているＭＴＬＢ（メインＴＬＢ）と、過去に検索されたアドレス変換情報を保持している小容量のμＴＬＢ（マイクロＴＬＢ）とから構成される。マイクロＴＬＢでは、アドレス変換を行う場合に、リクエスト要求の仮想アドレスとコンテキストビットと、ＴＬＢに登録されているＴＬＢ仮想アドレスとＴＬＢコンテキストビットとページサイズ情報とを用いてアドレス変換対（エントリ）の検索を行い、有効なエントリとマッチすれば絶対アドレスに変換する。

ＴＬＢに登録されるエントリのページサイズは、８Ｋ、６４Ｋ、５１２Ｋ、４Ｍ、３２Ｍ、２５６Ｍバイトの６種類がある。また、ページサイズによって、仮想アドレスのページオフセットがあるので、マイクロＴＬＢは、アドレス変換を行う場合に、要求されたエントリのページサイズから比較する仮想アドレスのオフセットアドレスをそれぞれ判断して除外し、有効な仮想アドレスのみでアドレス変換検索を行う（特許文献１参照）。

特開平５−２２５０６４号公報

しかしながら、上記した従来の技術は、アドレス比較条件が多いため、処理性能が低下するという課題があった。この課題を具体的に説明すると、図７に示すように、ＣＰＵの演算部や命令制御部からマイクロＴＬＢに対して出力される検索要求には、仮想アドレスとともにページサイズに応じたオフセットが付加されている。そして、マイクロＴＬＢは、入力された検索要求からオフセットを算出して検索要求から取り除いた仮想アドレスと、登録されている仮想アドレスとを比較して、一致する場合に、絶対アドレスを応答する。ここで、ページサイズに応じて付加されるオフセットが異なるため、マイクロＴＬＢは、図８に示すように、入力された検索要求のページサイズを検出してオフセットを取り除き、算出した仮想アドレスを比較する比較回路を、それぞれのページサイズごとに保持する。その結果、マイクロＴＬＢは、入力された検索要求に対して、アドレス比較条件が多くなり処理性能が低下する。なお、図７は、従来技術を説明するための図であり、図８は、従来技術におけるアドレス変換対検索回路の例を示す図である。

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、アドレス比較条件を削減し、処理性能を向上させることが可能である演算処理装置、情報処理装置及び演算処理装置の制御方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明は、仮想アドレスと絶対アドレスとの対応を示すアドレス変換対をページサイズ毎に複数記憶する主記憶装置に接続する演算処理装置において、前記主記憶装置が記憶する複数のアドレス変換対の一部を保持する第１のアドレス変換バッファと、前記第１のアドレス変換バッファが保持する複数のアドレス変換対の一部を保持する第２のアドレス変換バッファと、前記第１のアドレス変換バッファから読み出された第１のアドレス変換対のページサイズを検出するページサイズ検出部と、前記第１のアドレス変換バッファから読み出された第１のアドレス変換対に含まれる第１の絶対アドレスを、前記第１のアドレス変換対のページサイズ以下である第１の所定ページサイズの絶対アドレスに変換する場合、前記第１の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第１の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定する付加アドレス決定部と、前記読み出された第１のアドレス変換対に含まれる第１の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換するとともに、前記第１の仮想アドレスと前記第１の変換絶対アドレスを含む第１の変換アドレス変換対を、前記第２のアドレス変換バッファに登録する登録部を有する。

また、本発明は、仮想アドレスと絶対アドレスとの対応を示すアドレス変換対をページサイズ毎に複数記憶する主記憶装置と、前記主記憶装置に接続する演算処理装置を有する情報処理装置において、前記演算処理装置は、前記主記憶装置が記憶する複数のアドレス変換対の一部を保持する第１のアドレス変換バッファと、前記第１のアドレス変換バッファが保持する複数のアドレス変換対の一部を保持する第２のアドレス変換バッファと、前記第１のアドレス変換バッファから読み出された第１のアドレス変換対のページサイズを検出するページサイズ検出部と、前記第１のアドレス変換バッファから読み出された第１のアドレス変換対に含まれる第１の絶対アドレスを、前記第１のアドレス変換対のページサイズ以下である第１の所定ページサイズの絶対アドレスに変換する場合、前記第１の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第１の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定する付加アドレス決定部と、前記読み出された第１のアドレス変換対に含まれる第１の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換するとともに、前記第１の仮想アドレスと前記第１の変換絶対アドレスを含む第１の変換アドレス変換対を、前記第２のアドレス変換バッファに登録する登録部を有する。

また、本発明は、仮想アドレスと絶対アドレスとの対応を示すアドレス変換対をページサイズ毎に複数記憶する主記憶装置に接続する演算処理装置の制御方法において、前記演算処理装置が有するページサイズ検出部が、前記主記憶装置が記憶する複数のアドレス変換対の一部を保持する第１のアドレス変換バッファから読み出された第１のアドレス変換対のページサイズを検出するステップと、前記演算処理装置が有する付加アドレス決定部が、前記第１のアドレス変換バッファから読み出された第１のアドレス変換対に含まれる第１の絶対アドレスを、前記第１のアドレス変換対のページサイズ以下である第１の所定ページサイズの絶対アドレスに変換する場合、前記第１の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第１の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定するステップと、前記演算処理装置が有する登録部が、前記読み出された第１のアドレス変換対に含まれる第１の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換するとともに、前記第１の仮想アドレスと前記第１の変換絶対アドレスを含む第１の変換アドレス変換対を、前記第１のアドレス変換バッファが保持する複数のアドレス変換対の一部を保持する第２のアドレス変換バッファに登録するステップを有する。

本発明によれば、アドレス比較条件を削減し、処理性能を向上させることが可能である。

例えば、マイクロＴＬＢには、所定のページサイズのアドレス変換対しか登録されていないため、所定のページサイズにあわせて仮想アドレスを検索すればよく、様々なページサイズが登録されている場合に比べて、アドレス比較条件を削減し、処理性能を向上させることが可能である。

図１は、実施例１に係る計算機の概要と特徴を説明するための図である。 図２は、実施例１に係る計算機の構成を示すブロック図である。 図３は、チョップ前後の絶対アドレスを示す図である。 図４は、実施例１に係る計算機におけるマイクロＴＬＢの回路構成を説明するための図である。 図５は、実施例１に係る計算機におけるマイクロＴＬＢのアドレス変換対登録処理の流れを示すフローチャートである。 図６は、実施例１に係る計算機におけるマイクロＴＬＢのアドレス変換対検索処理の流れを示すフローチャートである。 図７は、従来技術を説明するための図である。 図８は、従来技術におけるアドレス変換対検索回路の例を示す図である。

符号の説明

１０ 計算機
１１ ＣＰＵ
１１ａ 演算部／命令制御部
２０ Ｌ１キャッシュ制御部
２１ Ｌ１キャッシュＲＡＭ
２２ メインＴＬＢ
２３ マイクロＴＬＢ
２４ 記憶部
２５ ページサイズ検出部
２６ ビット数決定部
２７ 登録部
２８ アドレス検索部
２９ アドレス応答部
３０ Ｌ２キャッシュ制御部
３１ Ｌ２キャッシュＲＡＭ
４０ 主記憶部（メモリ）

以下に添付図面を参照して、この発明に係る計算機、ＴＬＢ制御方法およびＴＬＢ制御プログラムの実施例を詳細に説明する。なお、以下では、本実施例に係る計算機（演算処理装置）の概要および特徴、計算機の構成および処理の流れを順に説明し、最後に本実施例に対する種々の変形例を説明する。

［計算機の概要および特徴］
まず最初に、図１を用いて、実施例１に係る計算機の概要および特徴を説明する。図１は、実施例１に係る計算機の概要と特徴を説明するための図である。

図１に示すように、この計算機は、仮想アドレスと絶対アドレスとの対応を示す複数のアドレス変換対をページテーブルとして保持するメインＴＬＢと、メインＴＬＢに保持されるページテーブルの一部を保持するマイクロＴＬＢとを備える。また、マイクロＴＬＢには、ＴＬＢ仮想アドレス[６３：１３]とＴＬＢ絶対アドレス[４６：１３]とが対応付けて登録されている。

ここで、メインＴＬＢとマイクロＴＬＢの基本的な動作を説明する。例えば、計算機は、ＣＰＵの演算部や命令制御部などから仮想アドレスから物理アドレスへの変換を要求するアドレス変換要求が出力されると、当該アドレス変換要求をマイクロＴＬＢに入力する。すると、計算機は、マイクロＴＬＢに保持されるエントリのページサイズから、検索対象となる仮想アドレスの範囲を決定し、決定したアドレス変換要求に含まれる仮想アドレスの範囲の値が、マイクロＴＬＢに保持されるアドレス変換対と一致するか否かを判定する。そして、計算機は、マイクロＴＬＢに保持されるアドレス変換対と一致すると判定した場合（マイクロＴＬＢヒット）には、対応する絶対アドレスを演算部や命令制御部に応答し、一致しないと判定した場合（マイクロＴＬＢミス）には、当該アドレス変換要求をメインＴＬＢに出力する。

そして、計算機は、アドレス変換要求をメインＴＬＢに入力すると、マイクロＴＬＢと同様に、メインＴＬＢに保持されるアドレス変換対を検索して、一致するエントリがある場合には、対応するアドレス変換対を読み出してマイクロＴＬＢに出力する。また、計算機は、一致するアドレス変換対がメインＴＬＢに保持されていない場合には、主記憶部（メインメモリ）に対してアドレス変換要求を出力し、主記憶部は、アドレス変換要求に対応する対応する絶対アドレスをメインＴＬＢに応答する。なお、アドレス変換対とは、仮想アドレスと物理アドレスとを対応付ける対応表のことであり、メインＴＬＢまたはマイクロＴＬＢは、仮想アドレスを含むアドレス変換要求が入力された場合に、この仮想アドレスに対応する物理アドレスを保持するアドレス変換対から検索する。

このような状態において、上記したように、この計算機は、演算部や命令制御部などからのアドレス変換要求に対して、メインＴＬＢ、マイクロＴＬＢまたは主記憶部に保持される絶対アドレスを応答することを概要とするものであり、特に、アドレス比較条件を削減し、処理性能を向上させることが可能である点に主たる特徴がある。

この主たる特徴を具体的に説明すると、計算機は、メインＴＬＢに保持されているアドレス変換対が読み出されてマイクロＴＬＢに登録される際に、読み出されたアドレス変換対のページサイズを検出する（図１の（１）参照）。具体的に例を挙げれば、計算機は、ＣＰＵの演算部や命令制御部などからアドレス変換要求が出力されると、当該アドレス変換要求をマイクロＴＬＢに入力する。そして、計算機は、マイクロＴＬＢミスが発生すると、当該アドレス変換要求をメインＴＬＢに出力して、メインＴＬＢから物理アドレスを応答する。ここで、計算機は、メインＴＬＢに保持されるアドレス変換対からアドレス変換要求に対する当該アドレス変換対をマイクロＴＬＢに出力する。すると、計算機は、メインＴＬＢから出力されたアドレス変換対のページサイズが８Ｋ、６４Ｋ、５１２Ｋ、４Ｍ、３２Ｍ、２５６Ｍバイトのいずれであるかを検出する。

続いて、計算機は、検出されたページサイズに応じて、読み出されたアドレス変換対を所定のページサイズにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビットを決定する（図１の（２）参照）。具体的に例を挙げれば、計算機は、メインＴＬＢから６４Ｋ（または、５１２Ｋ）のページサイズが読み出されてページサイズが検出されると、読み出されたアドレス変換対を８Ｋのページサイズにチョップする、つまり、アドレス変換対検索に必要としないオフセットアドレスを削除する。そして、計算機は、８Ｋにチョップした元のサイズが６４Ｋのアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビットを１５ビットから１３ビットと決定する。

そして、計算機は、決定されたビットに対しての仮想アドレスを付加するとともに、所定のページサイズにチョップしたことを示すチョップ情報をチョップしたアドレス変換対に付加してマイクロＴＬＢに登録する（図１の（３）参照）。上記した例で具体的に説明すると、計算機は、決定された１５ビットから１３ビットに対して、メインＴＬＢに保持される仮想アドレス（ＴＬＢ仮想アドレス）を付加するとともに、６４Ｋのページサイズを８Ｋにチョップしたことを示すチョップ情報を、チョップした８Ｋのアドレス変換対に付加してマイクロＴＬＢに登録する。

同様に、計算機は、メインＴＬＢからマイクロＴＬＢに対してアドレス変換対が出力されると、メインＴＬＢから出力されたアドレス変換対のページサイズが２５６Ｍバイトであると検出する（図１の（４）参照）。続いて、計算機は、メインＴＬＢから２５６Ｍ（または、３２Ｍ）のページサイズが読み出されてページサイズが検出されると、読み出されたアドレス変換対を４Ｍのページサイズにチョップして、４Ｍにチョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビットを２７ビットから２２ビットと決定する（図１の（５）参照）。そして、計算機は、決定された２７ビットから２２ビットに対して、メインＴＬＢに保持されるＴＬＢ仮想アドレスを付加するとともに、２５６Ｍのページサイズを４Ｍにチョップしたことを示すチョップ情報を、チョップした４Ｍのアドレス変換対に付加してマイクロＴＬＢに登録する（図１の（６）参照）。

こうすることで、マイクロＴＬＢには、８Ｋまたは４Ｍのいずれかのページサイズのアドレス変換対が登録されることとなる。このような状態において、プロセッサの演算部や命令制御部からアドレス変換要求を受信すると、計算機は、仮想アドレスから物理アドレスへのアドレス変換要求をプロセッサから受信した場合に、マイクロＴＬＢに登録されたアドレス変換対のページサイズから、マイクロＴＬＢに登録されているアドレス変換対を検索するアドレス変換要求の検索対象ビットを決定して、決定された検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対をマイクロＴＬＢから検索する（図１の（７）参照）。

続いて、計算機は、検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対がマイクロＴＬＢから検索された場合に、当該アドレス変換対から絶対アドレスを算出してプロセッサに応答し、アドレス変換対が検索されなかった場合に、アドレス変換要求をメインＴＬＢに送信する（図１の（８）参照）。

上記した例で具体的に説明すると、演算部や命令制御部からアドレス変換要求を受信すると、計算機は、マイクロＴＬＢに記憶される４Ｍのページサイズである場合の仮想アドレスの検索対象ビットである[６３：２２]を、当該アドレス変換要求の検索対象ビットとする。そして、計算機は、アドレス変換要求の検索対象ビット[６３：２２]とコンテキスト[１２：０]とに一致するアドレス変換対をマイクロＴＬＢから検索する。そして、一致するアドレス変換対が検索されると、計算機は、当該アドレス変換対に含まれるチョップ情報を参照する。このチョップ情報が４Ｍである場合、計算機は、検索されたアドレス変換対の絶対アドレス[４６：２２]を取得して演算部や命令制御部に応答する。例えば、検索されたアドレス変換対が元は３２Ｍのページサイズであった場合、検索されたアドレス変換対の絶対アドレス[４６：２２]には、仮想アドレス[２４：２２]が含まれている。そのため、計算機は、取得したアドレス変換対の絶対アドレス[４６：２２]と、絶対アドレスに含まれる仮想アドレス[２４：２２]とから正確な絶対アドレスを算出して演算部や命令制御部に応答する。

また、参照したチョップ情報が８Ｋである場合、計算機は、検索されたアドレス変換対の絶対アドレス[４６：１３]を取得して演算部や命令制御部に応答する。例えば、検索されたアドレス変換対が元は６４Ｋのページサイズであった場合、検索されたアドレス変換対の絶対アドレス[４６：１３]には、仮想アドレス[１８：１３]が含まれている。そのため、計算機は、取得したアドレス変換対の絶対アドレス[４６：１３]と、絶対アドレスに含まれる仮想アドレス[１８：１３]とから正確な絶対アドレスを算出して演算部や命令制御部に応答する。

ここで、チョップしたアドレス変換対に仮想アドレスを付加して登録することについて詳細に説明する。例えば、メインＴＬＢから６４Ｋのページサイズのアドレス変換対がマイクロＴＬＢに出力されると、計算機は、この６４Ｋのアドレス変換対を８Ｋにチョップする。ところが、６４Ｋのアドレス変換対の絶対アドレスは[４６：１６]、オフセットアドレスが [１５：１３]であり、８Ｋのアドレス変換対の絶対アドレスは[４６：１３]、オフセットアドレスは存在しない。そのため、６４Ｋのページサイズのアドレス変換対を８ＫにチョップしてマイクロＴＬＢに登録した場合、計算機は、正確な絶対アドレスを応答することができない。つまり、マイクロＴＬＢに登録される８Ｋのページサイズのアドレス変換対の絶対アドレスは[４６：１３]であり、６４Ｋのアドレス変換対の絶対アドレスは[４６：１６]であるため、[１５：１３]分が不足することになる。そのため、この不足するビット数[１５：１３]にＴＬＢ仮想アドレスを付加することで、絶対アドレスのビット数を補う。

同様に、メインＴＬＢから２５６Ｍのページサイズのアドレス変換対がマイクロＴＬＢに出力されると、計算機は、この２５６Ｍのアドレス変換対を４Ｍにチョップする。ところが、２５６Ｍのアドレス変換対の絶対アドレスは[４６：２８]、オフセットアドレスが [２７：１３]であり、４Ｍのアドレス変換対の絶対アドレスは[４６：２２]、オフセットアドレス[２１：１３]である。そのため、２５６Ｍのページサイズのアドレス変換対を４ＭにチョップしてマイクロＴＬＢに登録した場合、計算機は、正確な絶対アドレスを応答することができない。つまり、マイクロＴＬＢに登録される４Ｍのページサイズのアドレス変換対の絶対アドレスは[４６：２２]であり、２５６Ｍのアドレス変換対の絶対アドレスは[４６：２８]であるため、[２７：２２]分が不足することになる。そのため、この不足するビット数[２７：２２]にＴＬＢ仮想アドレスを付加することで、絶対アドレスのビット数を補う。

このように、８Ｋ、６４Ｋ、５１２Ｋのページサイズは、全て８Ｋにチョップされ、４Ｍ、３２Ｍ、２５６Ｍのページサイズは、全て４ＭにチョップされてマイクロＴＬＢに登録されることより、マイクロＴＬＢには、８Ｋまたは４Ｍのアドレス変換対しか登録されていない。このような状態において、仮想アドレス[６３：１３]とコンテキスト[１２：０]とを含むアドレス変換要求を受信すると、計算機は、まず、４Ｍのページサイズの仮想アドレス[６３：２２]とコンテキスト[１２：０]とに一致するアドレス変換対をマイクロＴＬＢから検索する。そして、仮想アドレス[６３：２２]とコンテキスト[１２：０]とに一致するアドレス変換対が検索されると、計算機は、当該アドレス変換対のチョップ情報を参照して、このアドレス変換対が８Ｋか４Ｍであるかを判定する。

ここで、４Ｍと判定された場合には、計算機は、仮想アドレス[６３：２２]とコンテキスト[１２：０]とに一致をもって絶対アドレスを応答するが、８Ｋと判定された場合には、仮想アドレス[２１：１３]がさらに一致するか否かを判定する。このように、従来であれば、８Ｋ、６４Ｋ、５１２Ｋ、４Ｍ、３２Ｍ、２５６Ｍバイトのページサイズそれぞれに応じて検索する仮想アドレスのビット位置が異なるため、それぞれのページサイズに応じた検索を行う必要があったが、本発明は、８Ｋか４Ｍかのどちらかのページサイズに応じて検索すればよい。

このように、実施例１に係る計算機は、メインＴＬＢから出力されたアドレス変換対をマイクロＴＬＢに登録する際に、８Ｋまたは４Ｍのページサイズにチョップして登録することができる結果、上記した主たる特徴のごとく、アドレス比較条件を削減し、処理性能を向上させることが可能である。

［計算機の構成］
次に、図２を用いて、図１に示した計算機の構成を説明する。図２は、実施例１に係る計算機の構成を示すブロック図である。図２に示すように、この計算機１０は、ＣＰＵ１１に含まれる演算部／命令制御部１１ａ、Ｌ１キャッシュ制御部２０、Ｌ２キャッシュ制御部３０、主記憶部４０とから構成される。

ＣＰＵ１１は、主記憶部４０に記憶される各種プログラムを実行する処理部であり、特に本発明に密接に関連するものとしては、演算部／命令制御部１１ａと、Ｌ１キャッシュ制御部２０とを備える。

演算部／命令制御部１１ａは、ＣＰＵ１１により実行される演算処理に応じてデータの書き込みおよび読み出しに関する命令を出力し、必要なデータを後述するマイクロＴＬＢ２３、メインＴＬＢ２２、Ｌ１キャッシュＲＡＭ２１、Ｌ２キャッシュＲＡＭ３１または主記憶部４０から取得し、取得されたデータに対する演算処理を行う。

Ｌ１キャッシュ制御部２０は、演算部／命令制御部１１ａから仮想アドレスを取得した場合に、対応するデータをＬ１キャッシュＲＡＭ２１から取得して演算部／命令制御部１１ａに出力し、対応するデータがＬ１キャッシュＲＡＭ２１に存在しない場合に、Ｌ２キャッシュアドレスアクセスをＬ２キャッシュ制御部３０に出力する処理部であり、特に本発明に密接に関連するものとしては、Ｌ１キャッシュＲＡＭ２１と、メインＴＬＢ２２と、マイクロＴＬＢ２３とを備える。

Ｌ１キャッシュＲＡＭ２１は、ＣＰＵ１１と同じモジュールに集積または実装されている高速で少容量なメモリであり、使用頻度の高いデータを記憶することで、ＣＰＵ１１によって実行される命令とデータを一時的に保持するために使われ、主記憶部４０が新しいデータの供給に追いつく間、一定量のデータを供給してＣＰＵ１１が処理を続行できるようにする。

メインＴＬＢ２２は、主記憶上に配置される仮想アドレスと物理アドレスとの対応を示す複数のアドレス変換対をページテーブルとして保持する。具体的に例を挙げれば、演算部／命令制御部１１ａによってマイクロＴＬＢ２３にアドレス変換要求が送信されて、ＴＬＢミスが発生すると、メインＴＬＢ２２は、マイクロＴＬＢ２３からアドレス変換要求を受け付けて、当該アドレス変換要求に対して物理アドレスを応答する。また、メインＴＬＢ２２は、マイクロＴＬＢ２３からアドレス変換要求に対応する物理アドレスを保持していない場合、当該アドレス変換要求を主記憶部４０に出力する。

マイクロＴＬＢ２３は、メインＴＬＢに保持されるページテーブルの一部を保持するとともに、特に本発明に密接に関連するものとしては、記憶部２４と、ページサイズ検出部２５と、ビット数決定部２６と、登録部２７と、アドレス検索部２８と、アドレス応答部２９とを備える。

記憶部２４は、後述する登録部２７によって登録されたメインＴＬＢ２２に保持される物理アドレスと、当該物理アドレスに関連付けられた仮想アドレスと、実効コンテキストトＩＤとを対応付けてエントリとして記憶する。具体的に例を挙げれば、記憶部２４は、仮想アドレス[６３：１３]とコンテキスト[１２：０]とから構成されるＴＡＧ部と、物理アドレス[４６：１３]とａｔｔｒｉｂｕｔｅｓ[１２：０]とから構成されるデータ部とを対応付けて記憶する。

ページサイズ検出部２５は、メインＴＬＢ２２に保持されているアドレス変換対が読み出されてマイクロＴＬＢに登録する際に、読み出されたアドレス変換対のページサイズを検出する。具体的に例を挙げれば、マイクロＴＬＢミスが発生して、メインＴＬＢ２２から出力されたアドレス変換対を受け取ると、ページサイズ検出部２５は、受け取ったアドレス変換対のページサイズが８Ｋ、６４Ｋ、５１２Ｋ、４Ｍ、３２Ｍ、２５６Ｍバイトのいずれであるかを検出する。

ビット数決定部２６は、ページサイズ検出部２５より検出されたページサイズに応じて、メインＴＬＢ２２から読み出されたアドレス変換対を所定のページサイズにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を決定する。具体的に例を挙げれば、ビット数決定部２６は、メインＴＬＢ２２から読み出されたアドレス変換対のページサイズが８Ｋであった場合には、チョップすることなく後述する登録部２７に通知し、６４Ｋであった場合は、８Ｋにチョップして付加する仮想アドレスのビット数を[１５：１３]と決定し、５１２Ｋであった場合には、８Ｋにチョップして付加する仮想アドレスのビット数を[１８：１３]と決定して登録部２７に通知する。

また、ビット数決定部２６は、メインＴＬＢ２２から読み出されたアドレス変換対のページサイズが４Ｍであった場合には、チョップすることなく後述する登録部２７に通知し、３２Ｍであった場合は、４Ｍにチョップして付加する仮想アドレスのビット数を[２４：２２]と決定し、２５６Ｍであった場合には、４Ｍにチョップして付加する仮想アドレスのビット数を[２７：２２]と決定して登録部２７に通知する。

登録部２７は、ビット数決定部２６により決定されたビット数に対して仮想アドレスを付加するとともに、所定のページサイズにチョップしたことを示すチョップ情報をチョップしたアドレス変換対に付加してマイクロＴＬＢ２３に登録する。具体的に例を挙げれば、登録部２７は、図３に示すように、６４Ｋが８Ｋにチョップされてビット数決定部２６により付加する仮想アドレスのビット数が[１５：１３]と決定された場合、[１５：１３]に仮想アドレスを付加し、５１２Ｋが８Ｋにチョップされてビット数決定部２６により付加する仮想アドレスのビット数が[１８：１３]と決定された場合、[１８：１３]に仮想アドレスを付加し、３２Ｍが４Ｍにチョップされてビット数決定部２６により付加する仮想アドレスのビット数が[２４：２２]と決定された場合、[２４：２２]に仮想アドレスを付加し、２５６Ｍが４Ｍにチョップされてビット数決定部２６により付加する仮想アドレスのビット数が[２７：２２]と決定された場合、[２７：２２]に仮想アドレスを付加して記憶部２４に登録する。なお、図３は、チョップ前後の絶対アドレスを示す図である。

アドレス検索部２８は、仮想アドレスから物理アドレスへのアドレス変換要求をプロセッサから受信した場合に、マイクロＴＬＢ２３の記憶部２４に登録されたアドレス変換対のチョップ情報から、マイクロＴＬＢ２３の記憶部２４に登録されているアドレス変換対を検索するアドレス変換要求の検索対象ビットを決定して、決定された検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対をマイクロＴＬＢ２３の記憶部２４から検索する。

具体的に例を挙げれば、アドレス検索部２８は、プロセッサ（ＣＰＵ）の演算部／命令制御部１１ａからアドレス変換要求が入力されると、アドレス検索部２８は、当該アドレス変換要求に含まれる仮想アドレス[６３：１３]のうち[６３：２２]とコンテキスト[１２：０]とに一致するアドレス変換対を記憶部２４から検索する。そして、一致するアドレス変換対が検索されると、アドレス検索部２８は、検索されたアドレス変換対のチョップ情報が「８Ｋ」か「４Ｍ」であるかを判定する。

そして、アドレス検索部２８は、チョップ情報が「４Ｍ」であった場合、アドレス変換要求に対応するアドレス変換対が検索されたことを後述するアドレス応答部２９に通知し、チョップ情報が「８Ｋ」であった場合、当該アドレス変換要求に含まれる仮想アドレス[６３：１３]のうち、先に検索した[６３：２２]以外の[２１：１３]に記憶される仮想アドレスと、当該検索されたアドレス変換対の仮想アドレス[２１：１３]とが一致するか否かを判定する。そして、アドレス検索部２８は、先に検索した[６３：２２]以外の[２１：１３]に記憶される仮想アドレスと、当該検索されたアドレス変換対の仮想アドレス[２１：１３]とが一致する場合、アドレス変換要求に対応するアドレス変換対が検索されたことを後述するアドレス応答部２９に通知し、一致しない場合、ＴＬＢミスをアドレス応答部２９に通知する。

アドレス応答部２９は、アドレス検索部２８によって検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対がマイクロＴＬＢから検索された場合に、当該アドレス変換対から絶対アドレスを算出してプロセッサに応答し、アドレス変換対が検索されなかった場合に、アドレス変換要求をメインＴＬＢ２２に送信する。

具体的に例を挙げて説明すると、アドレス応答部２９は、アドレス変換要求に対応するアドレス変換対が検索されたことを通知されると、通知されたアドレス変換対のチョップ情報を参照し、チョップ情報が「８Ｋ」であれば、アドレス変換対の絶対アドレス[４６：１３]を取得し、チョップ情報が「４Ｍ」であれば、アドレス変換対の絶対アドレス[４６：２２]を取得して、取得した絶対アドレスとこの絶対アドレスに含まれる仮想アドレスとから、正確な絶対アドレスを算出して演算部／命令制御部１１ａに応答する。

一方、アドレス変換要求に対応するアドレス変換対が検索されなかったこと（マイクロＴＬＢミス）を通知されると、アドレス応答部２９は、アドレス変換要求をメインＴＬＢに送信する。

Ｌ２キャッシュ制御部３０は、Ｌ２キャッシュＲＡＭ３１を備え、Ｌ１キャッシュ制御部２０からＬ２キャッシュアクセスアドレスを取得した場合に、取得したＬ２キャッシュアクセスアドレスに対応するデータを、Ｌ２キャッシュＲＡＭ３１から読み出してＬ１キャッシュ制御部２０に出力する。Ｌ２キャッシュＲＡＭ３１は、Ｌ１キャッシュＲＡＭ２１より低速で主記憶部４０より高速であるとともに、Ｌ１キャッシュＲＡＭ２１より容量が大きく主記憶部４０より容量が小さいメモリであり、使用頻度の高いデータを記憶する。

主記憶部４０は、ＣＰＵ１１によって利用されるデータ、命令および仮想アドレスから物理アドレスへの変換表（ページテーブル）を記憶する大容量のメインメモリであり、ＣＰＵ１１の演算部／命令制御部１１ａ、Ｌ１キャッシュ制御部２０やＬ２キャッシュ制御部３０からの要求に応答して、対応するデータを要求先の処理部に応答する。

［計算機におけるマイクロＴＬＢの回路構成］
次に、図４を用いて、計算機におけるマイクロＴＬＢの回路構成について説明する。図４は、実施例１に係る計算機におけるマイクロＴＬＢの回路構成を説明するための図である。図４に示すＴＬＢ仮想アドレスとＴＬＢコンテキストとは、それぞれＴＬＢに登録されている仮想アドレスとコンテキストとを示しており、アクセス仮想アドレスとアクセスコンテキストとは、演算部／命令制御部１１ａから出力されたアドレス変換要求に含まれている仮想アドレスとコンテキストとを示している。

図４に示すように、このマイクロＴＬＢ２３には、８Ｋと４Ｍとのページサイズで共通の仮想アドレス領域であるアクセス仮想アドレス[６３：２２]とＴＬＢ仮想アドレス[６３：２２]とを比較する回路と、８Ｋのページサイズであった場合の仮想アドレス領域であるアクセス仮想アドレス[２１：１３]とＴＬＢ仮想アドレス[２１：１３]とを比較する回路と、アクセスコンテキスト[１２：０]とＴＬＢコンテキスト[１２：０]とを比較する回路と、エントリが有効であるか無効であるかを入力するＥｎｔｒｙ＿ｖａｌｉｄとから構成される。

そして、アクセス仮想アドレス[２１：１３]とＴＬＢ仮想アドレス[２１：１３]とを比較する回路には、ページサイズが４Ｍであるか否かを入力する回路が接続されており、４Ｍであった場合には、この回路は実行されない。そして、アクセス仮想アドレス[６３：２２]とＴＬＢ仮想アドレス[６３：２２]とが一致し、アクセス仮想アドレス[２１：１３]とＴＬＢ仮想アドレス[２１：１３]と一致し（８Ｋの場合のみ有効）、アクセスコンテキスト[１２：０]とＴＬＢコンテキスト[１２：０]とが一致し、さらに一致したアドレス変換対が「有効」である場合に、マイクロＴＬＢ２３には、絶対アドレスを取得して演算部／命令制御部１１ａに応答する。このように、図８に示した従来技術の比較回路と比較してもわかるように、本発明では、比較回路を大幅に削減することができる。

［計算機による処理］
次に、図５と図６とを用いて、計算機による処理を説明する。図５は、実施例１に係る計算機におけるマイクロＴＬＢへのアドレス変換対登録処理の流れを示すフローチャートであり、図６は、実施例１に係る計算機におけるマイクロＴＬＢのアドレス変換対検索処理の流れを示すフローチャートである。

（エントリ登録処理）
図５に示すように、演算部／命令制御部１１ａから入力されたアドレス変換要求に対してマイクロＴＬＢミスが発生して、メインＴＬＢ２２からアドレス変換要求の応答が、マイクロＴＬＢ２３にアドレス変換対が送信されると（ステップＳ５０１肯定）、ページサイズ検出部２５は、読み出されたアドレス変換対のページサイズを検出する（ステップＳ５０２）。

そして、検出されたページサイズが８Ｋ、６４Ｋまたは５１２Ｋであった場合（ステップＳ５０３肯定）、ビット数決定部２６は、アドレス変換対を８Ｋにチョップし（ステップＳ５０４）、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を決定し、登録部２７は、ビット数決定部２６によって決定されたビット数分の仮想アドレスと、チョップ情報とをアドレス変換対に付加して、マイクロＴＬＢ２３の記憶部２４に登録する（ステップＳ５０６）。

一方、検出されたページサイズが８Ｋ、６４Ｋまたは５１２Ｋでない場合、つまり、検出されたページサイズが４Ｍ、３２Ｍまたは２５６Ｍである場合（ステップＳ５０３否定）、ビット数決定部２６は、アドレス変換対を４Ｍにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を決定し、登録部２７は、ビット数決定部２６によって決定されたビット数分の仮想アドレスと、チョップ情報とをアドレス変換対に付加して、マイクロＴＬＢ２３の記憶部２４に登録する（ステップＳ５０６）。

（エントリ検索処理）
図６に示すように、演算部／命令制御部１１ａからアドレス変換要求を受信すると（ステップＳ６０１肯定）、マイクロＴＬＢ２３のアドレス検索部２８は、アドレス変換要求に含まれる仮想アドレス[６３：１３]のうち[６３：２２]とコンテキスト[１２：０]とに一致するアドレス変換対を記憶部２４から検索する（ステップＳ６０２）。

そして、一致するアドレス変換対が検索されると（ステップＳ６０３肯定）、アドレス検索部２８は、検索されたアドレス変換対のチョップ情報が８Ｋであるか否かを判定する（ステップＳ６０４）。

検索されたアドレス変換対のチョップ情報が８Ｋである場合（ステップＳ６０４肯定）、アドレス応答部２９は、アドレス変換要求に含まれる仮想アドレス[６３：１３]の残りのビット数[２１：１３]と、検索されたアドレス変換対の仮想アドレス[２１：１３]とが一致するか否かを判定する（ステップＳ６０５）。

仮想アドレス[２１：１３]が一致した場合（ステップＳ６０５肯定）、アドレス応答部２９は、検索されたアドレス変換対から絶対アドレス[４６：１３]を取得して、絶対アドレスを算出して演算部／命令制御部１１ａに応答する（ステップＳ６０６）。

ステップＳ６０４に戻り、検索されたアドレス変換対のチョップ情報が８Ｋでない場合、つまり、４Ｍである場合（ステップＳ６０４否定）、アドレス応答部２９は、検索されたアドレス変換対から絶対アドレス[４６：２２]を取得して、絶対アドレスを算出して演算部／命令制御部１１ａに応答する（ステップＳ６０７）。

一方、一致するアドレス変換対が検索されなかった場合（ステップＳ６０３否定）または仮想アドレス[２１：１３]が一致しない場合（ステップＳ６０５否定）、アドレス応答部２９は、マイクロＴＬＢミスとしてアドレス変換要求をメインＴＬＢ２２に送信する（ステップＳ６０８）。

［実施例１による効果］
このように、実施例１によれば、メインＴＬＢ２２に保持されているアドレス変換対が読み出されてマイクロＴＬＢ２３に登録する際に、読み出されたアドレス変換対のページサイズを検出し、検出されたページサイズに応じて、読み出されたアドレス変換対を所定のページサイズにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を決定し、決定されたビット数に対して仮想アドレスを付加するとともに、所定のページサイズにチョップしたことを示すチョップ情報をチョップしたアドレス変換対に付加してマイクロＴＬＢ２３に登録し、仮想アドレスから物理アドレスへのアドレス変換要求をプロセッサ（ＣＰＵ）から受信した場合に、マイクロＴＬＢ２３に登録されたアドレス変換対のチョップ情報から、マイクロＴＬＢ２３に登録されているアドレス変換対を検索するアドレス変換要求の検索対象ビットを決定して、決定された検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対をマイクロＴＬＢ２３から検索し、検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対がマイクロＴＬＢ２３から検索された場合に、当該アドレス変換対から絶対アドレスを算出してプロセッサに応答し、アドレス変換対が検索されなかった場合に、アドレス変換要求をメインＴＬＢ２２に送信するので、アドレス比較条件を削減し、処理性能を向上させることが可能である。

例えば、マイクロＴＬＢ２３には、所定のページサイズのアドレス変換対しか登録されていないため、所定のページサイズにあわせて仮想アドレスを検索すればよく、様々なページサイズが登録されている場合に比べて、アドレス比較条件を削減し、処理性能を向上させることが可能である。

また、実施例１によれば、読み出されたアドレス変換対のページサイズが８Ｋ、６４Ｋ、５１２Ｋ、４Ｍ、３２Ｍ、２５６Ｍバイトのいずれであるかを検出し、読み出されたアドレス変換対のページサイズが６４Ｋと検出された場合に、読み出されたアドレス変換対を８Ｋバイトにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を１５ビットから１３ビットと決定し、読み出されたアドレス変換対のページサイズが５１２Ｋと検出された場合に、読み出されたアドレス変換対を８Ｋバイトにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を１８ビットから１３ビットと決定し、読み出されたアドレス変換対のページサイズが３２Ｍと検出された場合に、読み出されたアドレス変換対を４Ｍバイトにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を２４ビットから２２ビットと決定し、読み出されたアドレス変換対のページサイズが２５６Ｍと検出された場合に、読み出されたアドレス変換対を４Ｍバイトにチョップし、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を２７ビットから２２ビットと決定し、読み出されたアドレス変換対のページサイズが８Ｋまたは４Ｍと検出された場合に、読み出されたアドレス変換対をチョップすることなく、チョップしたアドレス変換対に含まれる絶対アドレスに付加する仮想アドレスのビット数を０ビットと決定し、アドレス変換要求をプロセッサから受信した場合に、マイクロＴＬＢ２３に登録されたアドレス変換対のチョップ情報から、８Ｋまたは４Ｍに対応したアドレス変換要求の検索対象ビットを決定して、決定された検索対象ビットによって示される仮想アドレスとアドレス変換要求に含まれるコンテキストとが対応付けて登録されているアドレス変換対をマイクロＴＬＢ２３から検索するので、アドレス比較条件を削減し、処理性能を向上させることが可能である。

例えば、アドレス変換対のページサイズが８Ｋ、６４Ｋ、５１２Ｋバイトであれば８Ｋにチョップし、４Ｍ、３２Ｍ、２５６Ｍバイトであれば４Ｍにチョップして、マイクロＴＬＢ２３に登録することにより、マイクロＴＬＢ２３には、８Ｋまたは４Ｍのページサイズのアドレス変換対しか記憶されないこととなる。そのため、マイクロＴＬＢ２３は、アドレス変換要求を受信したとすると、ページサイズが４Ｍである場合の仮想アドレス[６３：２２]か、ページサイズが８Ｋである場合の仮想アドレス[６３：１３]かのいずれか２パターンで、マイクロＴＬＢ２３に保持されるアドレス変換対を検索すればよいので、アドレス比較条件を削減し、処理性能を向上させることが可能である。

さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下に示すように、システム構成等について異なる実施例を説明する。

（１）システム構成等
また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理（例えば、主記憶部からの物理アドレスを含むアドレス変換対（エントリ）の出力処理など）の全部または一部を手動的におこなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。

また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合（例えば、ページサイズ検出部とビット数決定部とを統合するなど）して構成することができる。

以上のように、本発明に係る計算機、ＴＬＢ制御方法およびＴＬＢ制御プログラムは、仮想アドレスと絶対アドレスとの対応を示す複数のアドレス変換対をページテーブルとして保持するメインＴＬＢと、メインＴＬＢに保持されるページテーブルの一部を保持するマイクロＴＬＢとを備える計算機に有用であり、特に、アドレス比較条件を削減し、処理性能を向上させることに適する。

Claims (12)

1. 仮想アドレスと絶対アドレスとの対応を示すアドレス変換対をページサイズ毎に複数記憶する主記憶装置に接続する演算処理装置において、
   前記主記憶装置が記憶する複数のアドレス変換対の一部を保持する第１のアドレス変換バッファと、
   前記第１のアドレス変換バッファが保持する複数のアドレス変換対の一部を保持する第２のアドレス変換バッファと、
   前記第１のアドレス変換バッファから読み出された第１のアドレス変換対のページサイズを検出するページサイズ検出部と、
   前記第１のアドレス変換バッファから読み出された第１のアドレス変換対に含まれる第１の絶対アドレスを、前記第１のアドレス変換対のページサイズ以下である第１の所定ページサイズの絶対アドレスに変換する場合、前記第１の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第１の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定する付加アドレス決定部と、
   前記読み出された第１のアドレス変換対に含まれる第１の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換するとともに、前記第１の仮想アドレスと前記第１の変換絶対アドレスを含む第１の変換アドレス変換対を、前記第２のアドレス変換バッファに登録する登録部を有することを特徴とする演算処理装置。
2. 前記演算処理装置において、
   前記登録部は、前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換する場合、前記第１の所定ページサイズの第１の変換絶対アドレスに変換したことを示す変換情報を、前記第１の変換アドレス変換対に付加して前記第２のアドレス変換バッファに登録し、
   前記演算処理装置はさらに、
   仮想アドレスのアドレス変換要求を出力する命令制御部と、
   前記命令制御部からのアドレス変換要求を入力した場合、前記登録部が前記第２のアドレス変換バッファに登録した第１の変換アドレス変換対に含まれる変換情報に基づき、前記命令制御部からのアドレス変換要求に含まれる仮想アドレスにおける検索対象アドレスの範囲を決定するとともに、前記アドレス変換要求に含まれる仮想アドレスにおいて前記決定された検索対象アドレスの範囲に対応する部分アドレスと前記アドレス変換要求に含まれるコンテキスト情報とを含むアドレス変換対を、前記第２のアドレス変換バッファから検索するアドレス検索部を有することを特徴とする請求項１記載の演算処理装置。
3. 前記演算処理装置はさらに、
   前記アドレス変換要求に含まれる仮想アドレスにおいて前記決定された検索対象アドレスの範囲に対応する部分アドレスと前記アドレス変換要求に含まれるコンテキスト情報とを含むアドレス変換対が、前記アドレス検索部により前記第２のアドレス変換バッファから検索された場合、前記第２のアドレス変換バッファから検索されたアドレス変換対から絶対アドレスを生成して前記命令制御部に応答し、前記アドレス検索部により前記第２のアドレス変換バッファから検索されない場合、前記アドレス変換要求を前記第１のアドレス変換バッファに出力するアドレス応答部を有することを特徴とする請求項２記載の演算処理装置。
4. 前記演算処理装置において、
   前記ページサイズ検出部はさらに、前記第１のアドレス変換バッファから読み出された第２のアドレス変換対のページサイズを検出し、
   前記付加アドレス決定部はさらに、前記第１のアドレス変換バッファから読み出された第２のアドレス変換対に含まれる第２の絶対アドレスを、前記第２のアドレス変換対のページサイズ以下であって前記第１のアドレス変換対のページサイズを超える第２の所定ページサイズの絶対アドレスに変換する場合、前記第２の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第２の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定し、
   前記登録部はさらに、前記読み出された第２のアドレス変換対に含まれる第２の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第２の絶対アドレスに付加することにより前記第２の絶対アドレスを前記第２の所定ページサイズの第２の変換絶対アドレスに変換するとともに、前記第２の仮想アドレスと前記第２の変換絶対アドレスを含む第２の変換アドレス変換対を、前記第２のアドレス変換バッファに登録することを特徴とする請求項１〜３のいずれか１項に記載の演算処理装置。
5. 仮想アドレスと絶対アドレスとの対応を示すアドレス変換対をページサイズ毎に複数記憶する主記憶装置と、前記主記憶装置に接続する演算処理装置を有する情報処理装置において、
   前記演算処理装置は、
   前記主記憶装置が記憶する複数のアドレス変換対の一部を保持する第１のアドレス変換バッファと、
   前記第１のアドレス変換バッファが保持する複数のアドレス変換対の一部を保持する第２のアドレス変換バッファと、
   前記第１のアドレス変換バッファから読み出された第１のアドレス変換対のページサイズを検出するページサイズ検出部と、
   前記第１のアドレス変換バッファから読み出された第１のアドレス変換対に含まれる第１の絶対アドレスを、前記第１のアドレス変換対のページサイズ以下である第１の所定ページサイズの絶対アドレスに変換する場合、前記第１の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第１の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定する付加アドレス決定部と、
   前記読み出された第１のアドレス変換対に含まれる第１の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換するとともに、前記第１の仮想アドレスと前記第１の変換絶対アドレスを含む第１の変換アドレス変換対を、前記第２のアドレス変換バッファに登録する登録部を有することを特徴とする情報処理装置。
6. 前記情報処理装置が有する演算処理装置において、
   前記登録部は、前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換する場合、前記第１の所定ページサイズの第１の変換絶対アドレスに変換したことを示す変換情報を、前記第１の変換アドレス変換対に付加して前記第２のアドレス変換バッファに登録し、
   前記演算処理装置はさらに、
   仮想アドレスのアドレス変換要求を出力する命令制御部と、
   前記命令制御部からのアドレス変換要求を入力した場合、前記登録部が前記第２のアドレス変換バッファに登録した第１の変換アドレス変換対に含まれる変換情報に基づき、前記命令制御部からのアドレス変換要求に含まれる仮想アドレスにおける検索対象アドレスの範囲を決定するとともに、前記アドレス変換要求に含まれる仮想アドレスにおいて前記決定された検索対象アドレスの範囲に対応する部分アドレスと前記アドレス変換要求に含まれるコンテキスト情報とを含むアドレス変換対を、前記第２のアドレス変換バッファから検索するアドレス検索部を有することを特徴とする請求項５記載の情報処理装置。
7. 前記情報処理装置において、
   前記演算処理装置はさらに、
   前記アドレス変換要求に含まれる仮想アドレスにおいて前記決定された検索対象アドレスの範囲に対応する部分アドレスと前記アドレス変換要求に含まれるコンテキスト情報とを含むアドレス変換対が、前記アドレス検索部により前記第２のアドレス変換バッファから検索された場合、前記第２のアドレス変換バッファから検索されたアドレス変換対から絶対アドレスを生成して前記命令制御部に応答し、前記アドレス検索部により前記第２のアドレス変換バッファから検索されない場合、前記アドレス変換要求を前記第１のアドレス変換バッファに出力するアドレス応答部を有することを特徴とする請求項６記載の情報処理装置。
8. 前記情報処理装置が有する演算処理装置において、
   前記ページサイズ検出部はさらに、前記第１のアドレス変換バッファから読み出された第２のアドレス変換対のページサイズを検出し、
   前記付加アドレス決定部はさらに、前記第１のアドレス変換バッファから読み出された第２のアドレス変換対に含まれる第２の絶対アドレスを、前記第２のアドレス変換対のページサイズ以下であって前記第１のアドレス変換対のページサイズを超える第２の所定ページサイズの絶対アドレスに変換する場合、前記第２の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第２の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定し、
   前記登録部はさらに、前記読み出された第２のアドレス変換対に含まれる第２の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第２の絶対アドレスに付加することにより前記第２の絶対アドレスを前記第２の所定ページサイズの第２の変換絶対アドレスに変換するとともに、前記第２の仮想アドレスと前記第２の変換絶対アドレスを含む第２の変換アドレス変換対を、前記第２のアドレス変換バッファに登録することを特徴とする請求項５〜７のいずれか１項に記載の情報処理装置。
9. 仮想アドレスと絶対アドレスとの対応を示すアドレス変換対をページサイズ毎に複数記憶する主記憶装置に接続する演算処理装置の制御方法において、
   前記演算処理装置が有するページサイズ検出部が、前記主記憶装置が記憶する複数のアドレス変換対の一部を保持する第１のアドレス変換バッファから読み出された第１のアドレス変換対のページサイズを検出するステップと、
   前記演算処理装置が有する付加アドレス決定部が、前記第１のアドレス変換バッファから読み出された第１のアドレス変換対に含まれる第１の絶対アドレスを、前記第１のアドレス変換対のページサイズ以下である第１の所定ページサイズの絶対アドレスに変換する場合、前記第１の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第１の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定するステップと、
   前記演算処理装置が有する登録部が、前記読み出された第１のアドレス変換対に含まれる第１の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換するとともに、前記第１の仮想アドレスと前記第１の変換絶対アドレスを含む第１の変換アドレス変換対を、前記第１のアドレス変換バッファが保持する複数のアドレス変換対の一部を保持する第２のアドレス変換バッファに登録するステップを有することを特徴とする演算処理装置の制御方法。
10. 前記演算処理装置の制御方法において、
    前記登録部は、前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第１の絶対アドレスに付加することにより前記第１の絶対アドレスを前記第１の所定ページサイズの第１の変換絶対アドレスに変換する場合、前記第１の所定ページサイズの第１の変換絶対アドレスに変換したことを示す変換情報を、前記第１の変換アドレス変換対に付加して前記第２のアドレス変換バッファに登録し、
    前記演算処理装置の制御方法はさらに、
    前記演算処理装置が有する命令制御部が、仮想アドレスのアドレス変換要求を出力するステップと、
    前記演算処理装置が有するアドレス検索部が、前記命令制御部からのアドレス変換要求を入力した場合、前記登録部が前記第２のアドレス変換バッファに登録した第１の変換アドレス変換対に含まれる変換情報に基づき、前記命令制御部からのアドレス変換要求に含まれる仮想アドレスにおける検索対象アドレスの範囲を決定するとともに、前記アドレス変換要求に含まれる仮想アドレスにおいて前記決定された検索対象アドレスの範囲に対応する部分アドレスと前記アドレス変換要求に含まれるコンテキスト情報とを含むアドレス変換対を、前記第２のアドレス変換バッファから検索するステップを有することを特徴とする請求項９記載の演算処理装置の制御方法。
11. 前記演算処理装置の制御方法はさらに、
    前記演算処理装置が有するアドレス応答部が、前記アドレス変換要求に含まれる仮想アドレスにおいて前記決定された検索対象アドレスの範囲に対応する部分アドレスと前記アドレス変換要求に含まれるコンテキスト情報とを含むアドレス変換対が、前記アドレス検索部により前記第２のアドレス変換バッファから検索された場合、前記第２のアドレス変換バッファから検索されたアドレス変換対から絶対アドレスを生成して前記命令制御部に応答し、前記アドレス検索部により前記第２のアドレス変換バッファから検索されない場合、前記アドレス変換要求を前記第１のアドレス変換バッファに出力するステップを有することを特徴とする請求項１０記載の演算処理装置の制御方法。
12. 前記演算処理装置の制御方法において、
    前記ページサイズ検出部はさらに、前記第１のアドレス変換バッファから読み出された第２のアドレス変換対のページサイズを検出し、
    前記付加アドレス決定部はさらに、前記第１のアドレス変換バッファから読み出された第２のアドレス変換対に含まれる第２の絶対アドレスを、前記第２のアドレス変換対のページサイズ以下であって前記第１のアドレス変換対のページサイズを超える第２の所定ページサイズの絶対アドレスに変換する場合、前記第２の所定ページサイズの絶対アドレスのビット幅にまで前記変換対象の第２の絶対アドレスを拡張するのに必要な付加アドレスの範囲を決定し、
    前記登録部はさらに、前記読み出された第２のアドレス変換対に含まれる第２の仮想アドレスにおいて前記付加アドレス決定部が決定した付加アドレスの範囲に対応する部分アドレスを、前記第２の絶対アドレスに付加することにより前記第２の絶対アドレスを前記第２の所定ページサイズの第２の変換絶対アドレスに変換するとともに、前記第２の仮想アドレスと前記第２の変換絶対アドレスを含む第２の変換アドレス変換対を、前記第２のアドレス変換バッファに登録することを特徴とする請求項９〜１１のいずれか１項に記載の演算処理装置の制御方法。

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