JPH1091525A

JPH1091525A - 変換索引バッファ及びメモリ管理システム

Info

Publication number: JPH1091525A
Application number: JP9133245A
Authority: JP
Inventors: Alan H Karp; アラン・エイチ・カープ; Rajiv Gupta; ラジブ・グプタ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-05-30
Filing date: 1997-05-23
Publication date: 1998-04-10
Also published as: US5946716A; EP0810527A1

Abstract

(57)【要約】【課題】最小のページ・アドレス以上で未使用ビットを
含まない、利用効率の高い変換索引バッファおよびメモ
リ管理方法を提供する。【解決手段】ダーティ・ビットまたはプレゼンス・ビッ
トのいずれかをアドレス・タグ・フィールドへ移動さ
せ、これを仮想ページ番号と比較して、ヒットがあるか
どうかを判定する。プレゼンス／ダーティ・ビット・フ
ィールドの他のビットは物理ページ番号（ＰＰＮ）フィ
ールドに残される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は総括的にコンピュー
タ用のメモリ・システムに関し、詳細には、仮想または
物理アドレス変換用のキャッシュ編成に関する。

【０００２】

【従来の技術】仮想メモリはコンピュータ中に物理的に
存在しているものよりも大幅に大きいアドレス空間をコ
ンピュータ・プログラマに与えるために、コンピュータ
・アーキテクチャで使用されているアドレス指定手法で
ある。仮想メモリ空間の一部は仮想物理アドレス変換に
よって物理メモリ空間の一部にマップされる。変換は通
常、所与のページ番号に対して、対応する物理ページ番
号を作成するページ・テーブルによって達成される。こ
の変換手法は物理メモリを離散した部分すなわちいわゆ
るページに分割することを必要とする。仮想メモリのペ
ージはオペレーティング・システムが必要とする場合
に、物理アドレス空間に取り込まれる。

【０００３】

【発明が解決しようとする課題】ページ・サイズの選択
にはトレードオフが付随する。ページが小さければ小さ
いほど、多くのエントリがページ・テーブルに必要とな
る。その結果、ページ・テーブルによって消費されるメ
モリが多くなる。通常、このページ・テーブルは常にメ
モリ内に存在していなければならない。しかしながら、
ページを大きくすると、所与のページのメモリ空間全部
をプログラムが必要としない場合に、内部に分断化(fra
gmentation)が生じる。さらに、大きいページ・サイズ
はより広いＩ／Ｏ帯域幅を消費し、プロセス起動時間を
長くする。

【０００４】これらのトレードオフの釣り合いをとるた
めに提案されている技法は、可変ページ・サイズを設け
ることである。通常、この技法によって、オペレーティ
ング・システムが所与のプロセスに対して異なるページ
・サイズを指定することが可能となる。この場合、所与
のプロセスに対するページ・テーブルのエントリは適宜
修正され、ページ・サイズの変化を反映するようにな
る。可変ページ・サイズは仮想物理アドレス変換を記憶
するために使用されるキャッシュに重大な影響を及ぼ
す。仮想物理アドレスを格納するために使用される変換
索引バッファ（ＴＬＢ）の一例を図１に示す。このＴＬ
Ｂはコンテンツ・アドレス可能メモリ（ＣＡＭ）に格納
された固定長タグを有する。ページ・サイズを変更する
と、コンテンツ・アドレス可能メモリに格納する必要の
あるビット数が影響を受ける。

【０００５】可変長ページに対するアドレス変換をキャ
ッシュする手法の一つがＫｏｎｇに対して発行された米
国特許第５，４６５，３３７号に記載されており、この
特許は可変ページ・サイズに適合する変換索引バッファ
（ＴＬＢ）を含んでいる、可変ページ・サイズ用のメモ
リ管理ユニット（ＭＭＵ）を開示している。Ｋｏｎｇの
ＴＬＢは他のＴＬＢと同様に複数のエントリを含んでい
る。各エントリは対応する仮想ページのサイズを指定す
るサイズ・フィールドと、最大のページ・サイズに対応
する固定仮想ページ・フィールドと、仮想ページの指定
されたサイズに応じて可変数のビットを固定仮想ページ
・フィールドに付加する可変長フィールドと、対応する
物理アドレス・フィールドとを含んでいる。ＭＭＵも固
定長および可変長のフィールドで構成された可変長ペー
ジ番号の適正なビット数を、上位アドレスの上位アドレ
ス・ビットの対応する数と比較して、ＴＬＢにヒットが
あったか、ミスがあったかを特定する手段を含んでい
る。ヒットがあった場合には、ＴＬＢは対応する物理ア
ドレスを与え、このアドレスは次いで仮想アドレスのオ
フセットと組み合わされて、完全な物理アドレスを形成
する。Ｋｏｎｇの手法の問題の１つは各ＴＬＢエントリ
が最小のページ・アドレス以外のすべてに対して未使用
ビット（使用されないビット）を含んでいることであ
る。それ故、シリコン面積と製造コストの両面で高価な
ＴＬＢの利用度が下がる。Ｋｏｎｇの他の欠点はページ
全体をメモリに取り込んで、実際にはどれくらいが必要
なのかには関わりなく、一度にメモリからスワップ・ア
ウトされることである。

【０００６】したがって、上述の制限を受けることのな
いメモリ管理手法が依然として、必要とされている。

【０００７】したがって、本発明の目的は、従来技術の
システムの制限を受けないメモリ管理システムを提供す
ることである。

【０００８】本発明の他の目的は、このための変換索引
バッファ（ＴＬＢ）を提供することである。

【０００９】

【課題を解決するための手段】本発明には２つの態様が
ある。最初のものは新しいメモリ編成であり、第２のも
のはこの新しいメモリ編成に適合した変換索引バッファ
（ＴＬＢ）である。本発明による仮想メモリ編成は各仮
想ページを２つ以上のセクタに分解する。これらのセク
タの各々は、必要な場合にのみディスクから物理メモリ
（たとえば、ＤＲＡＭ）に取り込むことができる。これ
は仮想ページに関する付加的なレベルの解決をもたらす
ものであり、これによって不必要なデータを物理メモリ
に取り込まないことで、メモリおよび／またはＩ／Ｏ帯
域幅の要件が最小限のものとなる。システムはさらに、
データまたはアプリケーションの特性に基づいてオペレ
ーティング・システムが決定する多数のさまざまなセク
タに、仮想ページを分解する機能を含んでいる。このシ
ステムは広範囲にわたるアプリケーションに対して性能
を最適化するに当たり、オペレーティング・システム設
計者に与えられる許容度を大幅に広げるものである。

【００１０】本発明の第２の態様において、上述した仮
想メモリ・システムに適合したＴＬＢが提供される。Ｔ
ＬＢは複数のエントリで構成されている。各エントリは
４つの一次フィールドを含んでいる。最初のフィールド
は仮想ページ番号を格納するタグ・フィールドである。
仮想ページ番号に対応する物理ページ番号がＴＬＢエン
トリの第２のフィールドに格納される。この物理ページ
番号フィールドの長さは、ＴＬＢエントリのサイズ・フ
ィールドに格納されている、指定されたサイズにしたが
って変動する。第３のフィールドは物理ページ番号フィ
ールドと同様な可変長フィールドであり、可変数のプレ
ゼンス・ビット（Ｐビット）およびダーティ・ビット
（Ｄビット）を格納する。（以下、本明細書では、プレ
ゼンスをＰ、ダーティをＤと略して記す。）このフィー
ルド内のビット数はこのＴＬＢエントリに対応する仮想
ページのセクタの数によって決定される。各セクタには
プレゼンス・ビット１つとダーティ・ビット１つがあ
る。実施の形態の一つにおいて、このフィールドは仮想
ページ・サイズがたとえば最小限の４キロバイト（４Ｋ
Ｂ）から最大限の１６メガバイト（１６ＭＢ）間で大き
くなる場合に、最小限の４ビットから最大限の１６ビッ
トまで２倍ずつ増大する。このようにして、セクタの数
はサイズ・フィールドによって指定された連続したより
大きい各ページ・サイズになると２倍ずつ増加する。可
変長Ｐ／Ｄビットによって使用される追加ビットは物理
ページ番号フィールドのビットを消費するので、この好
ましい実施の形態においては、物理ページ番号フィール
ド（Ｎ）ビット数プラス可変長Ｐ／Ｄフィールドのビッ
ト数（Ｐ＋Ｄ）（ここで、ＰはＰビットの数で、ＤはＤ
ビットの数を表わす）はさまざまなページ・サイズのす
べてに対して一定のままとなる。これはＴＬＢの物理ペ
ージ番号フィールドに未使用ビットを作り出すことがな
い。

【００１１】ＴＬＢの他の実施の形態についても論じる
が、これは可変長Ｐ／Ｄフィールドの長さが連続したよ
り大きい各ページ・サイズになると２倍ずつ増加するの
を可能とするものである。これを可能とするＴＬＢには
２つのタイプがある。最初のタイプにおいて、ｌｏｇ₂
（Ｐ＋Ｄ）（ここで、ＰはＰビットの数で、ＤはＤビッ
トの数を表わす）が整数ではない場合、Ｐ／Ｄフィール
ドの上位２つのビットは無視される。このタイプは等し
いサイズのセクタを必要とする。可変長Ｐ／Ｄフィール
ドが一度に２倍ずつ増加するのを可能とする第２のタイ
プはセクタのサイズに同じ制約を課すものではない。こ
の第２のタイプはサイズが等しくないセクタを認めるも
のであり、それ故、所与のページに対して任意の数のセ
クタが存在できる。このタイプはオペレーティング・シ
ステムを若干複雑なものとし、個々のセクタのサイズを
追跡しなければならなくなる。任意の数の異なる規約(c
onvention)を使用して、これらの場合のセクタ・サイズ
を決定することができる。上書きの要件はセクタ・サイ
ズの合計が仮想ページ・サイズと等しくなければならな
いというものである。簡単な例は３つのセクタがあり、
１つのセクタがページ・サイズの半分であり、他の２つ
がページ・サイズの４分の１である場合である。この第
２の手法は指定されたページ・サイズに関わりなく、Ｔ
ＬＢエントリの各々のすべてのビットを使用するという
利点がある。しかしながら、これが達成されるのは、オ
ペレーティング・システムを若干複雑にすることによる
ものであり、個々のセクタのサイズを追跡しなければな
らなくなる。

【００１２】本発明の好ましい実施の形態はダーティ・
ビットまたはプレゼンス・ビットのいずれかをアドレス
・タグ・フィールドへ移動させ、これを仮想ページ番号
と比較して、ヒットがあるかどうかを判定する。プレゼ
ンス／ダーティ・ビット・フィールドの他のビットは物
理ページ番号（ＰＰＮ）フィールドに残される。ページ
・サイズが大きくなったときに、プレゼンスおよびダー
ティ・フィールド内のビット数が、タグとＰＰＮのフィ
ールドが小さくなっているのと同じ割合で増えるため、
この実施の形態はすべてのページ・サイズに対してＴＬ
Ｂエントリのすべてのビットを使用する。

【００１３】本発明の上記およびその他の目的、特徴お
よび利点は添付図面を参照して進められる、本発明の好
ましい実施の形態に関する以下の詳細な説明からより容
易に明らかとなろう。

【００１４】

【発明の実施の形態】図２を参照すると、本発明による
変換索引バッファ（ＴＬＢ）が総括的に１０で示されて
いる。ＴＬＢ１０はコンピュータ・システムの要件に
応じて、フル・アソシエーティブ、セット・アソシエー
ティブ、直接マッピングを含む任意の数の形態をとるこ
とができる。好ましい実施の形態において、ＴＬＢ１
０はその内部でのヒット率を最高のものとするためフル
・アソシエーティブであるが、これに限定されるもので
はない。

【００１５】ＴＬＢはエントリ１２および１４などの複
数のエントリを含んでいる。各エントリは複数のフィー
ルドで構成されている。これらのフィールドの各々をＴ
ＬＢエントリ１２を参照して説明する。この説明はＴＬ
Ｂ内の他のすべてのエントリ（たとえば、１４）にも同
様に適用されるものである。ＴＬＢエントリ１２の最初
のフィールドはタグ・フィールド１６で、これは仮想ペ
ージ番号（ＶＰＮ）を格納する。この仮想ページ番号は
このエントリ１２が対応している仮想アドレスの最上位
ビットで構成されている。他のビットについては以下で
説明する仮想アドレス内の対応するＶＰＮフィールド２
６と比較されて、ＴＬＢでヒットしたか、ミスしたかを
判定されるのは、このフィールド１６の内容である。し
たがって、これをタグと呼ぶ。このエントリに対するペ
ージのサイズに応じて、可変数のこれらのビットを比較
で使用する。

【００１６】次の２つのエントリについては、これらの
間の境界がこれら２つのフィールドの間に引かれている
破線３２によって示されているように変動するものであ
るから、まとめて説明する。第２のフィールドは可変長
の物理ページ番号（ＰＰＮ）フィールド１８である。こ
のフィールドはタグ・フィールド１６に格納されている
仮想ページ番号に対応する物理アドレスの上位アドレス
ビットに対応する可変数のビットを格納する。仮想アド
レスのセクタ・フィールド２８およびオフセット・フィ
ールド３０のいくつかのビットと組み合わされて、総括
的に３４で示す物理アドレスを形成するのは、このフィ
ールド１８の内容である。これらのフィールドを組み合
わせる厳密な態様については、以下で検討する。ＰＰＮ
フィールド１８の長さはＴＬＢエントリ１２のサイズ・
フィールド２２に指定された仮想ページ・サイズにした
がって変動する。このサイズ・フィールド２２も対応す
る仮想ページに対するセクタの数を間接的に決定する。

【００１７】フィールド２０はフィールド１８と同様、
可変数のビットを含んでいる。このフィールド２０は２
つの独立したフィールドで構成されている。すなわち、
対応するセクタが物理メモリに存在しているかどうかを
各々が示す複数のプレゼンス・ビットを含んでいるプレ
ゼンス・フィールドと、対応するセクタに書き込みが行
われており、したがってダーティであることを各ビット
が示す複数のダーティ・ビットを含んでいるダーティ・
フィールドである。この可変長Ｐ／Ｄフィールド２０の
長さはフィールド２２によって指定されたページ・サイ
ズによって間接的に決定される。サイズ・フィールド２
２の内容が可変長ＰＰＮフィールド１８が必要とするビ
ット数を決定する。ページのサイズが最小値から最大値
へ増加したときに、可変長Ｐ／Ｄフィールド２０は可変
ＰＰＮフィールド１８内の未使用ビットを占める。これ
により、サイズ・フィールド２２に指定されたページ・
サイズに関わりなく、ＰＰＮフィールド１８に未使用ビ
ットが生じることがなくなる。これら２つのフィールド
１８および２０の間の関係については、以下で図３ない
し図５に関して詳細に検討する。

【００１８】ＴＬＢに対して示されている最後のフィー
ルドは保護フィールド２４であり、これは対応する仮想
ページに関連づけられた各種の保護ビットを格納する。
これらの保護ビットはオペレーティング・システムに、
メモリ内のある種のデータへのアクセスを禁止するある
程度の安全保護を与える。このような保護フィールドを
使用することはコンピュータ設計の分野で周知のもので
ある。ユーザ／スーパバイザ・フィールドや当分野で周
知の他のフィールドなどの付加的なフィールドをＴＬＢ
に含めることもできる。本発明によるＴＬＢは図２に示
したフィールドの厳密な数に限定されるものではない。

【００１９】ＴＬＢ１２の詳細を図３に示す。３種類の
ページ・サイズ、すなわち４ＫＢ、６４ＫＢおよび１６
ＭＢに対する各種のフィールドの内容を示す。これらの
サイズは説明のためのものであって、限定を目的とした
ものではない。第１の場合には、４ＫＢのページ・サイ
ズがサイズ・フィールド２２に指定されている。好まし
い実施の形態において、これは最小許容ページ・サイズ
である。他の実施の形態においては、しかしながら、こ
のページ・サイズを４ＫＢよりも小さくすることができ
る。次いで、このページ・サイズが可変長ＰＰＮフィー
ルド１８の長さを決定する。フィールド１８内のビット
数は次の式によって決定される。ＰＰＮ＝Ｌ−ｌｏｇ₂（ＳＩＺＥ）ただし、ＳＩＺＥはサイズ・フィールド２２に指定され
たサイズに等しく、Ｌは物理アドレス内のビット数に等
しい。

【００２０】可変長Ｐ／Ｄフィールド２０は４つのビッ
ト、すなわち２つのプレゼンス・ビット（Ｐ₁，Ｐ₀）お
よび２つのダーティ・ビット（Ｄ₁，Ｄ₀）を含んでい
る。各プレゼンス・ビットはページの対応するセクタが
現在物理メモリに存在しているかどうかを示す。同様
に、各ダーティ・ビットは対応するセクタに書き込みが
行われたかどうか、すなわちダーティであるかどうかを
示す。それ故、指定された４ＫＢのページには２つのセ
クタが存在する。好ましい実施の形態において、各ペー
ジには少なくとも２つのセクタがある。しかしながら、
これはＴＬＢの編成の要件ではない。

【００２１】図３に示した第２の場合は、６４ＫＢのペ
ージ・サイズに関するものである。当業者には、２⁴＝
１６であるから、物理ページ番号（ＰＰＮ）が６４ＫＢ
のページに対して４ＫＢのページの物理ページ番号より
も４ビット少ないビットを含んでいることが明らかであ
ろう。これら少ない４ビットは可変長Ｐ／Ｄフィールド
の４つの追加ビットによって使用される。４つの追加ビ
ットのうち２つは追加のプレゼンス・ビットＰ₃および
Ｐ₂に使用される。他の２つのビットは２つの追加ダー
ティ・ビットＤ₃およびＤ₂に使用される。４つのプレゼ
ンス・ビットと４つのダーティ・ビットがあるため、可
変長Ｐ／Ｄフィールドは４つのセクタをサポートする。
それ故、セクタの数は４ＫＢのページ・サイズから６４
ＫＢのページ・サイズへ２倍増加する。セクタの数は２
倍増加し、連続したより大きい各ページ・サイズにな
る。この点をさらに説明するため、１６ＭＢのページ・
サイズも図３に示されている。この場合、可変長Ｐ／Ｄ
フィールドは１６ビット、すなわち８つのプレゼンス・
ビット（Ｐ₀ないしＰ₇）および８つのダーティ・ビット
（Ｄ₀ないしＤ₇）を含んでいる。物理ページ番号フィー
ルド１８の長さは適宜短くなっている。１６ＭＢのペー
ジ・サイズはそれ故、８つのセクタを含んでおり、各プ
レゼンス・ビットとダーティ・ビットが対応するセクタ
に関連づけられている。好ましい実施の形態において、
同じ添字のついたプレゼンス・ビットおよびダーティ・
ビットは同じセクタに対応している。好ましくは、図３
に示すように、小さいページ・サイズに対するプレゼン
ス・ビットおよびダーティ・ビットは、ページ・サイズ
が大きくなったときに、Ｐ／Ｄフィールドの同じ位置に
おかれる。このレイアウトは実際のハードウェア・イン
プリメンテーションを容易とする。論理的には、しかし
ながら、これらのビットはページ・サイズがあるものか
ら次のものへと大きくなったときに、Ｐ／Ｄフィールド
内の任意の位置を占めることができる。

【００２２】ＴＬＢは論理ブロック３６と、所与の仮想
アドレスに関してＴＬＢ内でヒットがあったか、ミスが
あったかを示す比較器３８とを含んでいる。比較器３８
はタグ・フィールド１６の内容を、仮想アドレスの仮想
ページ番号（ＶＰＮ）２６と比較する。２つが同一であ
る場合には、比較器３８は仮想ページ番号２６によって
著されているページが物理メモリに存在していることを
示す。比較器３８はサイズ・フィールドによって指定さ
れたページのサイズに応じて、ＶＰＮフィールド２６内
の可変数のビットをタグ・フィールド１６の対応する数
のビットと比較する。

【００２３】論理ブロック３６は比較器３８からの出力
信号ＰａｇｅＰｒｅｓｅｎｔを、仮想アドレスのセク
タ・フィールド２８、ＴＬＢエントリのプレゼンス・ビ
ット、およびサイズ・フィールドからのサイズ・ビット
を受け取って、セクタ・フィールド２８によって指定さ
れたセクタがメモリ内に存在しているかどうかを判定す
る。セクタが必要に応じて、すなわちオン・デマンドで
取り込まれるだけであるため、ページがメモリ内に存在
していると比較器が示したとしても、これは必ずしも必
要なセクタが存在していることを意味するものではな
い。ページのセクタの１つが物理メモリ内に存在してい
ることを意味しているにすぎない。論理３６はこれらの
入力を取り入れて、仮想アドレスによって指定されたセ
クタが実際に物理メモリに存在している場合には、ＨＩ
Ｔ／ＭＩＳＳ信号を生成する。論理ブロックの正確なイ
ンプリメンテーションは選択したＴＬＢの特定な編成、
たとえば、フル・アソシエーティブであるか直接マップ
されるものであるかに応じて決定されるものである。当
業者は、本明細書の記載にしたがって論理ブロック３６
および比較器３８をインプリメントすることができよ
う。

【００２４】論理ブロック３６はサイズ・フィールドを
使用して、可変長Ｐ／Ｄフィールド内のどのビットがフ
ィールド内のプレゼンス・ビットを表しているかを判定
する。図３から明らかなように、たとえば、セクタ１お
よび０のプレゼンス・ビットは、サイズ・フィールドに
よって指定されたページのサイズに応じて、フィールド
内で位置を変化させる。サイズ・フィールドは同様に、
仮想アドレス内のどのビットがセクタ番号を指定してい
るかを判定する。４ＫＢのページの場合、このページ・
サイズに存在しているセクタが２つだけであるため、セ
クタ・フィールドの最上位ビットだけが、希望するセク
タ番号を符号化する。一方、１６ＭＢのページ・サイズ
の場合、セクタ・フィールド２８が仮想ページ番号フィ
ールド２６に隣接した仮想アドレスの３つのアドレス・
ビットを含んでいるのは、１６ＭＢのページが８つのこ
のようなセクタを含んでいるからである。オフセット・
フィールド３０の長さも、セクタを符号化するのに必要
なビット数に応じて変化する。

【００２５】論理ブロック３６がヒットを示した場合に
は、ＴＬＢエントリの物理ページ番号（ＰＰＮ）フィー
ルド１８が仮想アドレスのセクタ・フィールド２８およ
びオフセット・フィールド３０と組み合わされて、以下
で説明するように、実際の物理アドレスを形成する。フ
ィールドの各々におけるビット数を、１２８ビットの仮
想アドレスおよび３２ビットの物理アドレスに対する以
下の表１に示す。他の長さのアドレスも使用できる。
「ＰＰＮフィールド」の「サブ」フィールドは「ＰＰＮ
フィールド」を構成している２つのサブフィールド、す
なわち「ＰＰＮ」と「Ｐ／Ｄ」内のビットの小計であ
る。

【００２６】

【表１】

【００２７】図２に示したＴＬＢの他の実施の形態を図
４に示す。この実施の形態において、可変長Ｐ／Ｄフィ
ールド２０はページ・サイズの各連続した増加に対して
２ビットずつ大きくなることができる。これによってペ
ージ・サイズに対する制御を高めることが可能となる。
図４に示すように、４ＫＢ、１６ＫＢ、６４ＫＢおよび
２５６ＫＢのページ・サイズが可能である。これらのサ
イズは例であって、限定を目的とするものではない。ペ
ージ・サイズがページ・サイズの各連続した増加に対し
て４倍ずつ増えていくため、２²＝４であるから、物理
ページ番号フィールド長は２ビットずつ短くなる。ただ
し、可変長Ｐ／Ｄフィールド２０はあらゆる場合にこれ
らのビットをすべて消費するものではない。図４に示す
実施の形態により、ページを２のべき乗、すなわち２、
４または８であるセクタ数に分割することがだけが可能
となる。これが実際には４ＫＢのページの場合なのは、
可変長Ｐ／Ｄフィールドによってサポートされているセ
クタが２つだからである。しかしながら、１６ＫＢのペ
ージの場合、可変長Ｐ／Ｄ２０は６ビットを含んでい
る。６ビットがサポートできるのは多くても３つのセク
タである。３は２の因数ではないので、可変長Ｐ／Ｄフ
ィールドのビットのうちの２つは使用されないか、ある
いは図４に示すように無視されるかする。６４ＫＢとい
う次のサイズのページの場合にも、可変長Ｐ／Ｄビット
はすべて使用される。この場合、可変長Ｐ／Ｄビットは
８ビットを含んでおり、これは４つのセクタをサポート
できる。しかしながら、ページ・サイズが２５６ＫＢま
で増加した場合、Ｐ／Ｄフィールド２０のビットの２つ
がまた無視される。ＴＬＢを拡張して、２５６ＫＢを超
えるもっと大きいほかのページ・サイズをサポートする
ようにすることができるであろうが、Ｐ／Ｄフィールド
の１６ビットすべてがまた消費される１６ＭＢにページ
・サイズが達するまで、より多くのＰ／Ｄのビットが無
視されることとなる。４ＭＢのページの場合、Ｐ／Ｄフ
ィールド２０のビットのうち６つが使用されない。それ
故、ページ・サイズを指定する際の融通性を高めること
には、代償がいる。

【００２８】本発明によるＴＬＢの第３の実施の形態を
図５に示す。この実施の形態はページ・サイズにかかわ
りなく、ＰＰＮフィールドのすべてのビットが使用され
るという点で、図４に示した実施の形態の制限を解決し
たものである。換言すると、物理ページ番号フィールド
１８の長さと可変長Ｐ／Ｄフィールド２０の長さの合計
は、すべてのページ・サイズにわたって一定のままであ
る。図５に示すタイプは、実際には、任意の整数のセク
タで構成されている。４ＫＢのページ・サイズは２つの
セクタを含んでおり、１６ＫＢのページ・サイズは３つ
のセクタを含んでおり、６４ＫＢのページ・サイズは４
つのセクタを含んでいるなどとなり、セクタの数はペー
ジ・サイズの各連続した増加に対して１つずつ増加す
る。

【００２９】セクタ数が２の倍数ではないページ・サイ
ズの場合、セクタ・サイズは等しくなくなる。たとえ
ば、１６ＫＢのページ・サイズの場合、Ｐ／Ｄフィール
ド２０は３つのセクタをサポートしている。ページを３
分の１に分割するのが困難であるから、本発明によるオ
ペレーティング・システムはセクタのうちの１つ、たと
えばセクタ０がページの半分（８ＫＢ）を含んでおり、
ほかの２つのセクタがページの４分の１（４ＫＢ）を含
んでいるようにする手法を用いる。それ故、セクタはま
とまってページ全体を構成するが、各ページは一様なサ
イズを持たないこととなる。これによって、オペレーテ
ィング・システムの複雑度が増すが、ひとたび規約が選
択されれば、容易に管理できる。４ＫＢのページと１６
ＫＢのページは、これに対し、ページを等しいサイズの
セクタに分割できるため、この問題を生じない。しかし
ながら、２５６ＫＢのページは、この場合も奇数のペー
ジがあるため、１６ＫＢのページと同じ問題を引き起こ
す。この場合も、あるセクタがあるサイズとなり、他の
セクタが他のサイズとなって、セクタがまとまってペー
ジ全体を構成するようになる規約を用いる。同様な規約
を図５に示されていない他のページ・サイズに用いるこ
とができるが、これも本発明によってサポートされるも
のである。

【００３０】本発明の他の実施の形態を図６に示す。こ
の実施の形態においては、プレゼンス・ビットだけが可
変ＰＰＮに書き込まれ、ダーティ・ビットは可変長タグ
・フィールドに移されている。このフィールドも仮想ペ
ージ・サイズに合わせて伸縮するものであるから、プレ
ゼンス・ビットをタグ・フィールドに置き、ダーティ・
ビットをＰＰＮフィールドに置くこともできる。この実
施の形態はタグ・フィールドのビット、ならびに他の場
合にはページ・サイズが変化すると使用されなくなるＰ
ＰＮフィールドのものも使用するという他の利点を有し
ている。

【００３１】図６は所与のＴＬＢエントリ１２に対する
３種類のページ・サイズ（４ＫＢ、１６ＫＢ、及び２５
６ＫＢ）を示している。４ＫＢのページは２つのセクタ
を含んでおり、それ故、可変長ダーティ・フィールド４
２に２つのダーティ・ビットを、また可変長プレセンス
・フィールド４６に２つのプレゼンス・ビットを含んで
いる。可変ダーティ・フィールド４２に隣接してタグ・
フィールド４０が示されており、また可変長ＰＰＮフィ
ールド４４は可変プレゼンス・フィールド４６に隣接し
ている。タグ・フィールド４０内のビット数とダーティ
・フィールド４２内のビット数とは、この実施形態にお
いて、すべてのページ・サイズに対して一定である。タ
グ・フィールドの長さがページのサイズによって変動す
るため、これは上述の他の実施の形態には当てはまらな
い。他の実施の形態においては、タグ・フィールド内の
これらのビットは使用されないこととなる。この実施の
形態においては、これらは図６に示すようにダーティ・
ビットによって消費されるか、あるいはプレゼンス・ビ
ットによって消費されるかのいずれかとなる。

【００３２】図６に示した第２の場合は、１６ＫＢのペ
ージ・サイズに対するものである。このサイズのページ
は４つのセクタを含んでおり、それ故、４つのプレゼン
ス・ビットと４つのダーティ・ビットを消費する。４つ
のプレゼンス・ビット（Ｐ₀ないしＰ₃）はＰＰＮフィー
ルド４４内の未使用のビットを占め、また４つのダーテ
ィ・ビット（Ｄ₀ないしＤ₃）はタグ・フィールド内の未
使用のビットを占める。同様な結果が、８つのセクタを
使用し、それ故、８つのプレゼンス・ビット（Ｐ₀−
Ｐ₇）と８つのダーティ・ビット（Ｄ₀ないしＤ₇）を使
用する２５６ＫＢのページにも達成される。１２８ビッ
トの仮想アドレスおよび３２ビットの物理アドレスに対
するこれらのビットの割振りの例を、以下の表２に示
す。表２において、タグ・フィールドが３つのページ・
サイズのすべてに対して一定な１１８ビットを含んでい
ることが明らかであろう。他のページ・サイズに対して
同様な結果が達成され、従って、本発明は本明細書で図
示説明したページ・サイズに限定されるものではない。
ＰＰＮフィールドもすべてのページ・サイズにわたって
一定な２２ビットを含んでおり、すべての場合のＴＬＢ
エントリ全体に対して合計１４０ビットをもたらし、未
使用のビットがなくなるようになる。これはＴＬＢメモ
リに対するメモリの利用度を最大限度のものとする。

【００３３】

【表２】

【００３４】表２の「ＴＡＧフィールド」および「ＰＰ
Ｎフィールド」内の「サブ」フィールドは対応するフィ
ールドに対するサブフィールドのビットの合計、たとえ
ば、ＰＰＮ＿Ｓｕｂ＝ＰＰＮ＋プレゼンスである。こ
れと同じ関係が表１に対して保持される。表に示すよう
に、「ＴＡＧフィールド」と「ＰＰＮフィールド」とに
使用されるビット数はすべてのページ・サイズにわたり
一定である。さらに、ＴＬＢエントリの１４０ビットは
すべて各ページ・サイズに使用されている。この構成に
より、メモリの利用度は最高限度のものとなる。

【００３５】図７は仮想アドレスとＴＬＢエントリ１２
の内容とがどのようにして組み合わされて、ＴＬＢでヒ
ットがあったときに、ＴＬＢに物理アドレスを形成する
かを示している。仮想アドレスは３つの独立したフィー
ルドを有していると見なすことができる。フィールド５
４は最大のページ・サイズに対する上位アドレス・ビッ
トに対応している。最小のページ・サイズに対するアド
レス・ビットが他のフィールド５８を構成している。こ
れらのビットは常に、物理アドレスのオフセット構成要
素の一部であり、したがって、物理アドレスのオフセッ
ト・フィールドに直接入れることができる。フィールド
５４と５８の間のフィールド５６は、以下で説明するよ
うに、仮想ページのサイズに応じて、オフセット構成要
素の一部であって、それ故物理アドレスのオフセット・
フィールドに含まれているものであっても、あるいは物
理ページ番号の一部であって、物理アドレスの一部とし
て含まれないものであってもよい。

【００３６】ＴＬＢエントリ１２は図７に示すように、
３つのフィールド、すなわち、ＰＰＮフィールド６０、
プレゼンス・フィールド６２およびサイズ・フィールド
６４を含んでいる。サイズ・フィールド６４は論理ブロ
ック６６へ送られ、該ブロックは３状態バッファ６８お
よび７０のイネーブル入力７２および７８をそれぞれ駆
動する２つの出力バス７４および７６を有している。３
状態バッファ・ドライバ６８および７０は本質的にマル
チプレクサとして作用して、サイズ・フィールド６４に
指定されたページ・サイズに応じて、プレゼンス・フィ
ールド６２からのプレゼンス・ビット、または仮想アド
レスの中間フィールド５６からのビットのいずれかを多
重化する。プレゼンス・フィールド６２および中間フィ
ールド５６内の対応する各ビットに関して、３状態ドラ
イバ６８および７０は相互に排他の関係にある。すなわ
ち３状態ドライバ６８または３状態ドライバ７０のいず
れかが使用可能とされるが、バス競合が引き起こされる
ため、両方とも使用可能とされることがない。図６に示
した例の場合、ＰＰＮフィールドにはプレゼンス・ビッ
ト、または物理ページ番号に一部のいずれかである６つ
のビットがある。３状態ドライバ６８に送られるのも、
これら６つのビットである。同様に、中間フィールド５
６の６つのビットは３状態ドライバ７０へ送られる。３
状態ドライバ６８および７０は各々が、個別に制御可能
な６つの独立した３状態ドライバのバンクを含んでい
る。ドライバ６８中の１つの３状態ドライバ、およびド
ライバ７０のうちの１つの出力は結びつけられて、有効
なマルチプレクサを形成し、プレゼンス・ビットまたは
対応する中間フィールド・ビットのいずれかが、サイズ
に応じて、物理アドレスの中間フィールド内の対応する
ビットに対して多重化されるようにする。当業者には、
論理枠６６に含まれている論理、ならびに本明細書に含
まれている記載に基づく多重化回路とを実施することが
できよう。Ｋｏｎｇはこれらのフィールドを組み合わせ
る同様な方法も教示しており、この主題に関するその教
示を参照することにより、本明細書の一部となるもので
ある。

【００３７】図８を参照すると、方法８０が流れ図の形
で示されており、この流れ図は本発明にしたがってセク
タ式仮想メモリ空間を管理するためにオペレーティング
・システムが取り入れたステップを示している。最初の
ステップ８２において、オペレーティング・システムは
周知の技法にしたがって仮想アドレスを生成する。ステ
ップ８４はページが物理メモリに現在存在しているかど
うかを調べるためにチェックを行う。このステップは実
際にはハードウェアで行われるが、ソフトウェアで行う
こともできる。ページが存在しない場合には、ページ・
フォルトが発生し、オペレーティング・システムはステ
ップ８６でＴＬＢ内の仮想アドレスに対応したＴＬＢエ
ントリを作成する。ただし、ページ全体をロードするの
ではなく、オペレーティング・システムはステップ８８
で、仮想アドレスによって指定された単一のセクタのみ
をロードする。セクタがロードされると、対応するプレ
ゼンスがセットされ、対応するダーティ・ビットがステ
ップ９０で、ステップ８６で作成されたＴＬＢエントリ
からクリアされる。

【００３８】一方、ページが存在している場合には、方
法８０は仮想アドレスによって指定されたセクタが物理
メモリに存在しているかどうかを調べるためにチェック
を行う。このステップも本発明の好ましい実施の形態に
おいてはハードウェアで行われる。セクタが存在してい
ない場合には、オペレーティング・システムはステップ
８８でセクタをロードし、ステップ９０で、対応するプ
レゼンス・ビットをセットし、対応するダーティ・ビッ
トをクリアする。これは実際上ページ・フォルトではあ
るが、細分性がはるかに細かいところが異なっている。

【００３９】セクタが存在している場合には、オペレー
ティング・システムは現行の仮想メモリ・アクセスが書
込みであるか、あるいは読取りであるかをステップ９４
で判定する。読取りの場合には、オペレーティング・シ
ステムが他の活動をする必要はない。しかしながら、書
込みの場合には、オペレーティング・システムはステッ
プ９６において、対応するダーティ・ビットを、この仮
想アドレスに対応するＴＬＢエントリにセットする。あ
るいは、ダーティ・ビットを、オペレーティング・シス
テムが関与するのを必要としないハードウェアにセット
することもできる。

【００４０】本発明の好ましい実施の形態で本発明の原
理を図示説明してきたが、本発明をこのような原理から
逸脱することなく、構成および細部において改変できる
ことを理解すべきである。首記の特許請求の範囲の精神
および範囲に属するすべての改変形および変形が、特許
請求の範囲に含まれる。

【００４１】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００４２】（実施態様１）仮想ページ番号フィール
ド、セクタ・フィールド、およびオフセットを含んでい
る仮想アドレスを物理アドレスに変換する変換索引バッ
ファ（ＴＬＢ）（１０）において、各エントリがタグ・
フィールド（４０）と、仮想ページに対応する物理ペー
ジ番号フィールド（４４）と、可変数Ｐのビットを有し
ているプレセンス・フィールド（４６）であって、プレ
ゼンス・フィールド内の各ビットが仮想ページの対応す
るセクタが物理メモリに存在しているかどうかを示して
いるプレゼンス・フィールド（４６）と、可変数Ｄのビ
ットを有しているダーティ・フィールド（４２）であっ
て、ダーティ・フィールド内の各ビットが仮想ページの
対応するセクタが修正されたかどうかを示しているダー
ティ・フィールド（４２）とを含んでいる複数のＴＬＢ
エントリ（１２）と、仮想アドレスの仮想ページ番号フ
ィールドに結合された第１の入力、ＴＬＢエントリのタ
グ・フィールドに結合された第２の入力、および仮想ペ
ージ番号フィールドの内容がタグ・フィールドの１つの
内容と等しいかどうかを示す出力信号をもたらす出力を
有している比較器（５０）と、ＴＬＢエントリのプレゼ
ンス・フィールドに結合された第１の入力、比較器の出
力に結合されて、出力信号を受け取る第２の入力、仮想
アドレスのセクタ・フィールドに結合された第３の入
力、および仮想ページのセクタが物理メモリに存在して
いるかどうかを示すＨＩＴ／ＭＩＳＳ信号をもたらす出
力を有している論理回路（５２）と、仮想アドレスによ
ってアドレスされたセクタが物理メモリに存在している
ことをＨＩＴ／ＭＩＳＳ信号が示している場合に、仮想
アドレスを対応するＴＬＢエントリからの物理ページ番
号と組み合わせる手段（６６、６８、７０）とを有する
変換索引バッファ。

【００４３】（実施態様２）各ＴＬＢエントリ（１２）
がＴビットを含んでいる可変長タグ・フィールド（４
０）と、仮想ページに対応しており、対応する物理アド
レスが２^Nに等しいページ・サイズを有するようにＮに
等しい可変数のビットを有している可変長物理ページ番
号フィールド（４４）と、可変数Ｐのビットを有する可
変長プレゼンス・フィールド（４６）であって、プレゼ
ンス・フィールド内の各ビットが仮想ページの対応する
セクタが物理メモリに存在しているかどうかを示してい
る可変長プレゼンス・フィールド（４６）と、可変数Ｄ
のビットを有する可変長ダーティ・フィールド（４２）
であって、ダーティ・フィールド内の各ビットが仮想ペ
ージの対応するセクタがダーティであるかどうかを示し
ている可変長ダーティ・フィールド（４２）と、対応す
る仮想ページのサイズを示すサイズ・フィールド（４
８）とを含んでいる実施態様１に記載の変換索引バッフ
ァ（ＴＬＢ）。

【００４４】（実施態様３）各ＴＬＢエントリ（１２）
に対して、タグ・フィールド（４０）内のビット数Ｔ
と、物理ページ番号フィールド（４４）内のビット数Ｎ
と、プレゼンス・フィールド（４６）内のビット数Ｐ
と、ダーティ・フィールド（４２）内のビット数Ｄとの
合計が、サイズ・フィールドによって指定されるすべて
のページ・サイズに対して一定である実施態様２に記載
の変換索引バッファ（ＴＬＢ）。

【００４５】（実施態様４）各ＴＬＢエントリ（１２）
に対して、可変長タグ・フィールド（４０）と可変長ダ
ーティ・フィールド（４２）とが、サイズ・フィールド
によって指定されるすべてのページ・サイズに対して一
定数のビットを有している連続した組合せフィールドを
形成している実施態様２に記載の変換索引バッファ（Ｔ
ＬＢ）。

【００４６】（実施態様５）各ＴＬＢエントリ（１２）
に対して、可変長タグ・フィールド（４０）と可変長プ
レゼンス・フィールド（４６）とが、サイズ・フィール
ドによって指定されるすべてのページ・サイズに対して
一定数のビットを有している連続した組合せフィールド
を形成している実施態様４に記載の変換索引バッファ
（ＴＬＢ）。

【００４７】（実施態様６）各ＴＬＢエントリ（１２）
に対して、可変長物理ページ番号フィールド（４４）と
可変長ダーティ・フィールド（４２）とが、サイズ・フ
ィールドによって指定されるすべてのページ・サイズに
対して一定数のビットを有している連続した組合せフィ
ールドを形成している実施態様２に記載の変換索引バッ
ファ（ＴＬＢ）。

【００４８】（実施態様７）仮想メモリ・システムにお
いて限定された量の物理メモリを管理する方法（８０）
において、仮想ページを２つ以上のセクタに分割するス
テップと、仮想アドレスによって指定された仮想ページ
が物理メモリ（８４）内に存在しているかどうかを判定
するステップと、仮想アドレスによって指定された仮想
ページ内のセクタが物理メモリ（９２）内に存在してい
るかどうかを判定するステップと、セクタが物理メモリ
内に存在している場合に、仮想アドレスによって指定さ
れたセクタ内の物理位置にアクセスするステップとを有
する方法（８０）。

【００４９】（実施態様８）セクタに対応するプレゼン
ス・ビット（９０）を対応するＴＬＢエントリにセット
するステップを含んでいる実施態様７に記載の仮想メモ
リ・システムにおいて限定された量の物理メモリを管理
する方法。

【００５０】（実施態様９）仮想ページを２つ以上のセ
クタに分割するステップが各ページがＮ個のアドレス・
ビットを含んでいる仮想メモリ・ページ・サイズを選択
するステップと、仮想ページ・サイズを対応するＴＬＢ
エントリ（８６）に対するサイズ・フィールドに格納す
るステップと、ページが物理メモリに存在していない場
合に、対応するＴＬＢエントリ（８６）であって、各Ｔ
ＬＢエントリが対応するセクタが物理メモリに存在して
いるかどうかを示す仮想ページ内の各セクタに対するプ
レゼンス・ビットを有するプレゼンス・フィールドを含
んでおり、かつ対応するセクタがダーティであるかどう
かを示すための仮想ページ内の各セクタに対するダーテ
ィ・ビットを有しているダーティ・フィールドを含んで
いるＴＬＢエントリ（８６）を作成するステップと、セ
クタが物理メモリ内に存在していない場合に、セクタを
物理メモリ（８８）にロードするステップと、セクタに
対応するプレゼンス・ビット（９０）を対応するＴＬＢ
エントリにセットするステップとを含んでいる実施態様
８に記載の仮想メモリ・システムにおいて限定された量
の物理メモリを管理する方法。

【００５１】（実施態様１０）ページが物理メモリに存
在していない場合に、対応するＴＬＢエントリを作成す
るステップが、可変長タグ・フィールドであって、タグ
・フィールド内のビット数が対応するＴＬＢエントリ内
のサイズ・フィールドに指定されたページ・サイズの関
数であるタグ・フィールドに、ＴＬＢエントリに関連づ
けられた可変長タグ（８６）を格納するステップと、可
変長物理ページ番号（ＰＰＮ）フィールドであって、タ
グ・フィールド内のビット数が対応するＴＬＢエントリ
内のサイズ・フィールドに指定されたページ・サイズの
関数であるＰＰＮフィールドに、仮想アドレスに関連づ
けられた物理ページ番号（８６）を格納するステップと
を含んでいる実施態様９に記載の仮想メモリ・システム
において限定された量の物理メモリを管理する方法。

【００５２】（実施態様１１）仮想アドレスを物理アド
レスに変換する変換索引バッファ（ＴＬＢ）（１０）に
おいて、前記変換索引バッファの各エントリが、物理ペ
ージ内の各セクタのサイズを表わすサイズ・フィールド
（２２）と、タグ・フィールド（１６）と、物理ページ
番号フィールド（１８）と、プレゼンス／ダーティ・フ
ィールド（２０）とを有し、プレゼンス／ダーティ・フ
ィールドを物理ページ番号フィールド上に設け、サイズ
・フィールドのサイズにしたがって、プレゼンス／ダー
ティ・フィールドのビット数を少なくとも２ビットずつ
増減させ、その増減に応じたビット数の物理ページ番号
フィールドのビット数を減少または増加させる変換索引
バッファ。

【００５３】（実施態様１２）仮想アドレスを物理アド
レスに変換する変換索引バッファ（ＴＬＢ）（１０）に
おいて、前記変換索引バッファの各エントリが、物理ペ
ージ内の各セクタのサイズを表わすサイズ・フィールド
（４８）と、タグ・フィールド（４０）と、物理ページ
番号フィールド（４４）と、プレゼンス・フィールドと
（４６）、ダーティ・フィールド（４２）とを有し、プ
レゼンス・フィールドまたはダーティ・フィールドのど
ちらか一方をタグ・フィールドに配置し、プレゼンス・
フィールドまたはダーティ・フィールドの他方を物理ペ
ージ番号フィールドに配置して、サイズ・フィールドの
サイズに従ってプレゼンス・フィールドおよびダーティ
・フィールドのビット数を増減させ、その増減に応じて
タグ・フィールドおよび物理ページ番号フィールドの各
々のフィールドのビット数を減少または増加させる変換
索引バッファ。

【００５４】

【発明の効果】以上のように、本発明を用いると、最小
のページ・アドレス以上で未使用ビットを含まない、利
用効率の高い変換索引バッファおよびメモリ管理方法を
提供する。また、データの必要度に応じて読込むセクタ
・サイズを変更できる変換索引バッファおよびメモリ管
理方法を提供する。

【図面の簡単な説明】

【図１】従来技術の変換索引バッファ（ＴＬＢ）のブロ
ック図である。

【図２】可変長物理ページ番号（ＰＰＮ）と可変長プレ
ゼンス／ダーティ（Ｐ／Ｄ）・フィールドを有する、本
発明によるＴＬＢのブロック図である。

【図３】３種類のページ・サイズに対する各種のフィー
ルドの間でのビットの割振りを示す、図２のＴＬＢのＴ
ＬＢエントリの１つの詳細図である。

【図４】可変長Ｐ／Ｄフィールド内のビット数が連続し
たより大きい各ページ・サイズになると２ビットずつ増
加できるようにする、図２のＴＬＢの第２の実施の形態
を示す図である。

【図５】これも可変長Ｐ／Ｄ内のビット数が連続したよ
り大きい各ページ・サイズになると２ビットずつ増加で
きるようにするが、図４に示した第２の実施の形態にお
けるようにある種のページ・サイズに対して未使用のビ
ットを生じることのない、図２のＴＬＢエントリの第３
の実施の形態を示す図である。

【図６】ＴＬＢ中のすべてのビットがすべてのページ・
サイズに使用されるように、可変長タグ・フィールド内
にダーティ・ビットを含んでいる、図２のＴＬＢの第４
の、しかも好ましい実施の形態を示す図である。

【図７】ＴＬＢエントリの各種のフィールドおよび仮想
アドレスをどのように組み合わせて、物理アドレスを形
成するかを示す、図２に示したＴＬＢのブロック図であ
る。

【図８】本発明にしたがってセクタ式仮想メモリ・シス
テムを管理するため、オペレーティング・システムによ
って実行されるステップを示す流れ図である。

Claims

【特許請求の範囲】

【請求項１】仮想ページ番号フィールド、セクタ・フィ
ールド、およびオフセットを含んでいる仮想アドレスを
物理アドレスに変換する変換索引バッファ（ＴＬＢ）に
おいて、各エントリがタグ・フィールドと、仮想ページに対応する物理ページ番号フィールドと、可変数Ｐのビットを有しているプレセンス・フィールド
であって、プレゼンス・フィールド内の各ビットが仮想
ページの対応するセクタが物理メモリに存在しているか
どうかを示しているプレゼンス・フィールドと、可変数Ｄのビットを有しているダーティ・フィールドで
あって、ダーティ・フィールド内の各ビットが仮想ペー
ジの対応するセクタが修正されたかどうかを示している
ダーティ・フィールドとを含んでいる複数のＴＬＢエン
トリと、仮想アドレスの仮想ページ番号フィールドに結合された
第１の入力、ＴＬＢエントリのタグ・フィールドに結合
された第２の入力、および仮想ページ番号フィールドの
内容がタグ・フィールドの１つの内容と等しいかどうか
を示す出力信号をもたらす出力を有している比較器と、ＴＬＢエントリのプレゼンス・フィールドに結合された
第１の入力、比較器の出力に結合されて、出力信号を受
け取る第２の入力、仮想アドレスのセクタ・フィールド
に結合された第３の入力、および仮想ページのセクタが
物理メモリに存在しているかどうかを示すＨＩＴ／ＭＩ
ＳＳ信号をもたらす出力を有している論理回路と、仮想アドレスによってアドレスされたセクタが物理メモ
リに存在していることをＨＩＴ／ＭＩＳＳ信号が示して
いる場合に、仮想アドレスを対応するＴＬＢエントリか
らの物理ページ番号と組み合わせる手段とを有する変換
索引バッファ。