JPH07200405A - 情報をキャッシュするための回路および方法 - Google Patents

情報をキャッシュするための回路および方法

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JPH07200405A
JPH07200405A JP6235731A JP23573194A JPH07200405A JP H07200405 A JPH07200405 A JP H07200405A JP 6235731 A JP6235731 A JP 6235731A JP 23573194 A JP23573194 A JP 23573194A JP H07200405 A JPH07200405 A JP H07200405A
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アルバート・チャン
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing

Abstract

(57)【要約】 【目的】 情報をキャッシュする方法および回路を提供
する。 【構成】 複数の第１のメモリ位置は情報を記憶する。
第１のメモリ位置は複数のクラスから成り、各クラスは
複数の第１のメモリ位置を含む。複数の第２のメモリ位
置は、第１のメモリ位置から得た情報を記憶する。複数
のディレクトリ位置は第１および第２のメモリ位置に関
する情報を記憶する。各ディレクトリ位置は、複数のク
ラス中の複数の第１のメモリ位置のどれにでも第２のメ
モリ位置を関係付けることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的にはデータ処理
に関し、詳細には情報をキャッシュする方法および回路
に関する。
【０００２】
【従来の技術】多数の情報処理システムは、システム・
メモリとキャッシュ・メモリを共に含む。キャッシュ・
メモリとは、比較的小型で高速のメモリであり、システ
ム・メモリの１つまたは複数の部分から得た情報のコピ
ーを記憶する。キャッシュ・メモリは、システム・メモ
リとは物理的に異なることが多い。そのようなキャッシ
ュ・メモリはシステムのプロセッサ装置と一体でも、プ
ロセッサと一体でなくてもよい。
【０００３】情報はシステム・メモリの一部からキャッ
シュ・メモリにコピーすることができる。キャッシュ・
メモリ中の情報は修正することができる。さらに、キャ
ッシュ・メモリから得た修正された情報を再び、システ
ム・メモリの一部にコピーすることができる。したがっ
て、キャッシュ・メモリ中の情報をシステム・メモリに
対して相対的にマップすることが重要である。
【０００４】情報をキャッシュするための従来の技術に
は、ダイレクト・マッピング、セット・アソシアティブ
・マッピング、およびフル・アソシアティブ・マッピン
グが含まれる。ダイレクト・マッピングの欠点は、すべ
ての可能なアドレスの範囲が複数のサブセットとして論
理的に構成され、キャッシュ・メモリがどの瞬間にも、
各サブセットのそれぞれただ１つのアドレスに関する情
報を記憶しているように割り振られることである。セッ
ト・アソシアティブ技術の欠点は、キャッシュ・メモリ
から情報が出力された後、アドレス比較に応答してその
ような情報の一部が選択され、キャッシュ・メモリから
出力される情報が遅れて選択されることである。フル・
アソシアティブ技術の欠点は、そのような技術のＣＡＭ
アレイが比較的大きく、高価で、複雑で、かつ低速であ
ることである。
【０００５】
【発明が解決しようとする課題】したがって、すべての
可能なアドレスの範囲が複数のサブセットとして論理的
に構成され、どの瞬間にもサブセットの複数のアドレス
に関する情報を記憶しているようにキャッシュ・メモリ
を割り振ることができる、情報をキャッシュする方法お
よび回路が必要になっている。すべての可能なアドレス
の範囲が複数のサブセットとして論理的に構成され、ど
の瞬間にもすべてよりも少ない数のサブセットのそれぞ
れのアドレスに関する情報を記憶しているようにキャッ
シュ・メモリを割り振ることができる、情報をキャッシ
ュする方法および回路も必要になっている。さらに、
（アドレス比較に応じて）選択された情報が遅れてキャ
ッシュ・メモリから出力されることのない、情報をキャ
ッシュする方法および回路が必要になっている。さら
に、ＣＡＭアレイがフル・アソシアティブ技術のＣＡＭ
アレイよりもずっと小さく、廉価で、簡単で、かつ高速
である、情報をキャッシュする方法および回路が必要に
なっている。
【０００６】
【課題を解決するための手段】情報をキャッシュする方
法および回路では、複数の第１メモリ位置に情報を記憶
する。第１メモリ位置は複数のクラスから成り、各クラ
スは複数の第１メモリ位置を含む。複数の第２メモリ位
置は、第１メモリ位置から得た情報を記憶する。複数の
ディレクトリ位置は、第１および第２メモリ位置に関す
る情報を記憶する。各ディレクトリ位置は、複数のクラ
ス中の複数の第１メモリ位置のどれにでも第２メモリ位
置を関係付けることができる。
【０００７】本発明の技術的利点は、すべての可能なア
ドレスの範囲が複数のサブセットとして論理的に構成さ
れ、どの瞬間にもサブセットの複数のアドレスに関する
情報を記憶しているようにキャッシュ・メモリを割り振
れることである。
【０００８】本発明の他の技術的利点は、すべての可能
なアドレスの範囲が複数のサブセットとして論理的に構
成され、どの瞬間にもすべてよりも少ない数のサブセッ
トのそれぞれのアドレスに関する情報を記憶しているよ
うにキャッシュ・メモリを割り振れることである。
【０００９】本発明の他の技術的利点は、（アドレス比
較に応じて）キャッシュ・メモリから出力される情報が
遅れて選択されることがないことである。
【００１０】本発明の他の技術的利点は、ＣＡＭアレイ
がフル・アソシアティブ技術のＣＡＭアレイよりもずっ
と小さく、廉価で、簡単で、かつ高速であることであ
る。
【００１１】
【実施例】本発明の典型的な実施例およびその利点は、
図面の図１ないし１５を参照すればよりよく理解されよ
う。添付の図面の対応する同じ部品には同じ参照符号を
使用してある。
【００１２】図１ないし３は、従来技術による情報をキ
ャッシュするための典型的なマッピング技術の概念図で
ある。キャッシュ・ディレクトリ１０はｐ＝２k＝８個
の項目を有し、各項目はキャッシュ・メモリ内のそれぞ
れの情報ブロックに関連している。マトリックス１２は
ｑ＝２m+k＝６４個の８進アドレスを有し、各アドレス
は二次メモリ内のそれぞれの情報ブロックを表す。図１
ないし３はマトリックス１２の各ブロックを、それぞれ
のブロックに関連するアドレスと共に示す。マトリック
ス１２のｑ個の８進アドレスはそれぞれｍ＋ｋ＝６アド
レス・ビットを有する。
【００１３】図１は、ダイレクト・マッピング技術を示
す。図１で、マトリックス１２およびディレクトリ１０
はｐ＝２k＝８個の合同クラスとして論理的に構成され
ている。合同クラスはアドレスの下位ｋアドレス・ビッ
トによって指定される。したがって、各合同クラスは複
数のアドレスを含み、すべてのアドレスは同じ下位ｋア
ドレス・ビットを共用する。図１の場合、ｋ＝３および
ｍ＝３である。
【００１４】たとえば、図１では、下位３アドレス・ビ
ットが８進７であるアドレスがすべて、１つの合同クラ
スに含まれる。この合同クラスには、８進アドレス０
７、１７、２７、３７、４７、５７、６７、７７が含ま
れる。同様に、他の合同クラスには８進アドレス０２、
１２、２２、３２、４２、５２、６２、７２が含まれ
る。
【００１５】図１で、各合同クラスは、事前に割り当て
られた関連項目をそれぞれ１つずつキャッシュ・ディレ
クトリ１０内に有する。したがって、どの瞬間にも、キ
ャッシュ・メモリは合同クラスの１つのアドレスだけに
関する情報を記憶している。この単一のアドレスは、キ
ャッシュ・ディレクトリ１０の合同クラスの関連項目中
で指定される。たとえば、キャッシュ・ディレクトリ１
０は、単一のアドレスの上位ｍアドレス・ビットを含む
タグを合同クラスの関連項目に記憶することができる。
図１の場合、ｍ＝３である。
【００１６】一例として、図１で、キャッシュ・ディレ
クトリ１０は、下位３アドレス・ビットが８進５である
８つのアドレスのうちで、タグ値が８進４である８進ア
ドレス４５だけに関する情報をキャッシュ・メモリが記
憶していることを示す。同様に、キャッシュ・ディレク
トリ１０は、下位３アドレス・ビットが８進１である８
つのアドレスのうちで、８進アドレス３１だけに関する
情報をキャッシュ・メモリが記憶していることを示す。
【００１７】したがって、アドレスＡＤＤＲの下位ｋア
ドレス・ビットはＡＤＤＲの合同クラスを指定する。さ
らに、下位ｋアドレス・ビットは、２進復号によって、
キャッシュ・ディレクトリ１０内の合同クラスの関連項
目と、キャッシュ・メモリ内の該項目の関連ブロックと
にアクセスするためのインデックスとして働く。キャッ
シュ・ディレクトリ１０のインデックス付き項目は読み
取られてＡＤＤＲと比較される。ＡＤＤＲがインデック
ス付き項目に一致する場合、キャッシュ・メモリのイン
デックス付きブロックはＡＤＤＲに関する情報を記憶し
ている。
【００１８】ダイレクト・マッピング技術の欠点は、キ
ャッシュ・メモリ中に１つのアドレスの情報が記憶され
ると、同じ合同クラスの他のすべてのアドレスに関する
情報が記憶できなくなることである。この欠点は、合同
クラスの数（２k）がキャッシュ・ディレクトリ１０中
の項目の数（２k）に限られ、それによって、多数のア
ドレスがキャッシュ・ディレクトリ１０中の単一の項目
を共用せざるを得なくなることによって増大する。同様
に、単一の合同クラスのアドレスはすべて、キャッシュ
・メモリ中の単一の項目を共用せざるを得ない。
【００１９】図２はｎ重セット・アソシアティブ・マッ
ピング技術を示す。ここでｎ＝２である。図２で、マト
リックス１２およびディレクトリ１０はｐ／ｎ＝４個の
合同クラスとして論理的に構成されている。合同クラス
はアドレスの下位ｙアドレス・ビットによって指定され
る。ここでｐ／ｎ＝２yである。したがって、各合同ク
ラスは複数のアドレスを含み、該アドレスはすべて、同
じ下位ｙアドレス・ビットを共用する。図２の場合、ｋ
＝３およびｙ＝２である。
【００２０】たとえば図２で、１つの合同クラスは、下
位２アドレス・ビットが値＝３を有するすべてのアドレ
スを含む。この合同クラスには８進アドレス０３、０
７、１３、１７、２３、２７、３３、３７、４３、４
７、５３、５７、６３、６７、７３、７７が含まれる。
同様に、他の合同クラスには８進アドレス０１、０５、
１１、１５、２１、２５、３１、３５、４１、４５、５
１、５５、６１、６５、７１、７５が含まれる。
【００２１】図２で、キャッシュ・ディレクトリ１０
は、それぞれ４つのブロックを有する、２つの列として
論理的に構成されている。したがって、各合同クラス
は、それぞれ事前に割り当てられた関連する１組の第１
および第２項目をキャッシュ・ディレクトリ１０内に有
する。したがって、キャッシュ・メモリはどの瞬間に
も、合同クラスの第１および第２アドレスに関する情報
を記憶している。第１および第２アドレスはキャッシュ
・ディレクトリ１０内の合同クラスの関連する１組の第
１および第２項目中で指定される。たとえば、キャッシ
ュ・ディレクトリ１０は、第１アドレスの上位ｍ＋１ア
ドレス・ビットを含む第１タグを第１関連項目に記憶す
ることができ、第２アドレスの上位ｍ＋１アドレス・ビ
ットを含む第２タグを第２関連項目に記憶することがで
きる。図２の場合、ｍ＝３である。
【００２２】一例を挙げると、図２で、キャッシュ・デ
ィレクトリ１０は、キャッシュ・メモリが下位２アドレ
ス・ビットが値＝１を有する１６個のアドレスのうち
で、８進アドレス０５および８進アドレス１１だけに関
する情報を記憶していることを示す。同様に、キャッシ
ュ・ディレクトリ１０は、キャッシュ・メモリが下位２
アドレス・ビットが値＝３を有する１６個のアドレスの
うちで、８進アドレス４３および８進アドレス１３だけ
に関する情報を記憶していることを示す。
【００２３】したがって、アドレスＡＤＤＲの下位ｙア
ドレス・ビットはＡＤＤＲの合同クラスを指定する。さ
らに、下位ｙアドレス・ビットは、キャッシュ・ディレ
クトリ１０内の合同クラスに関連する２項目の組と、キ
ャッシュ・メモリ内の該項目に関連する２ブロックの組
とにアクセスするためのインデックスとして働く。キャ
ッシュ・ディレクトリ１０の２つのインデックス付き項
目は読み取られてＡＤＤＲと比較される。ＡＤＤＲが１
つのインデックス付き項目に一致する場合、キャッシュ
・メモリの一致する項目の関連ブロックはＡＤＤＲに関
する情報を記憶している。セット・アソシアティブ技術
の欠点は、キャッシュ・ディレクトリ１０の２つのイン
デックス付き項目の間の選択によって、キャッシュ・メ
モリから出力される情報が遅れて選択されることであ
る。
【００２４】図３はフル・アソシアティブ・マッピング
技術を示す。図３で、マトリックス１２およびディレク
トリ１０は合同クラスとして論理的に構成されていな
い。したがって、キャッシュ・メモリはどの瞬間にも、
８つのアドレスのどのグループに関する情報でも記憶す
ることができる。これら８つのアドレスはキャッシュ・
ディレクトリ１０の８つの項目中に指定される。たとえ
ば、キャッシュ・ディレクトリ１０は、それぞれアドレ
スのビットをすべて含む、８つのタグを記憶することが
できる。
【００２５】図３で、キャッシュ・ディレクトリ１０は
ｐ＝８個のＣＡＭ項目 × ｍ＋ｋ＝６アドレス・ビッ
トの内容アドレス可能メモリ（ＣＡＭ）アレイとして構
成されている。キャッシュ・ディレクトリ１０はＣＭＡ
アレイとして、アドレスＡＤＤＲを入力し、８つのＣＡ
Ｍ項目中のすべてのアドレスと同時に比較する。ＡＤＤ
ＲがＣＡＭ項目のアドレスのどれかに一致する場合、Ａ
ＤＤＲに関する情報を記憶しているキャッシュ・メモリ
・ブロックを直接選択するようにそれぞれ１つの一致線
１４ａ−ｈがアサートされる。したがって、キャッシュ
・ディレクトリ１０はキャッシュ・メモリ用のデコーダ
およびアクセス機構として働く。
【００２６】フル・アソシアティブ技術の欠点は、ｍ＋
ｋ本のアドレス・ビット線 × ｐ本の一致線を有する
ＣＡＭアレイが、経費がかかり、複雑であり、低速であ
ることである。これは、アドレス・ビットの数（ｍ＋
ｋ）が二次メモリ・ブロックの数（ｑ＝２m+k）と共に
増加するときに特に当てはまる。
【００２７】図４は、全体的に２０で示される典型的な
ＣＭＯＳ ＣＡＭセルの概略電気回路図である。ＣＡＭ
セル２０は、ＣＡＭセル２０に事前に記憶された２進値
との比較のためにビット線ＢＩＴおよび
【数１】 上に２進値を入力する。入力した２進値が、事前に記憶
された２進値に一致しない場合、ＣＡＭセル２０は一致
線２２をプルダウンする。
【００２８】ＣＡＭ線は、それぞれ、共通一致線２２に
接続された、複数のＣＡＭセル（ＣＡＭセル２０など）
から形成されている。ＣＡＭセル２０だけでなく、ＣＡ
Ｍ線の他のＣＡＭセル（図示せず）も線２４を介して共
通一致線２２に接続されている。したがって、一致線２
２の状態は、該線に接続されたすべてのＣＳＭセルが、
入力されたそれぞれの２進値と事前に記憶されたそれぞ
れの２進値の間の一致を有するかどうかを示す。このよ
うに、ＣＡＭ線は、それに事前に記憶されたマルチビッ
ト２進アドレスとの比較のためにマルチビット２進アド
レスを入力する。入力された２進値が、事前に記憶され
た２進アドレスに一致する場合、ＣＡＭ線は、キャッシ
ュ・メモリ内のＣＡＭ線の関連情報ブロックを直接選択
するように共通一致線２２をアサートする。
【００２９】図５は、好ましい実施例によって情報をキ
ャッシュするセミ・アソシアティブ・マッピング技術の
概念図である。キャッシュ・ディレクトリ３０はｐ＝２
k＝８個の項目（または位置）を有し、該項目はそれぞ
れ、（図６ないし８と図１４および１５に示した）キャ
ッシュ・メモリ内のそれぞれの情報ブロック（または
「位置」）に関連する。マトリックス３２はｑ＝２m+k
＝６４個の８進アドレスを有し、該アドレスはそれぞ
れ、（図８に示した）二次メモリ内のそれぞれの情報ブ
ロック（または「位置」）を表す。マトリックス３２の
９個の８進アドレスはそれぞれｍ＋ｋ＝６アドレス・ビ
ットを有する。
【００３０】図５で、マトリックス３２およびディレク
トリ３０は２(k+j)個の合同クラスに論理的に構成され
ている。ここで、２kは一次合同クラスの数であり、２j
は二次合同クラス（「合同サブクラス」）の数である。
図５では、ｐ＊２＝２(k+j)＝１６であり、したがって
ｋ＝３およびｊ＝１である。一次／二次合同クラスはア
ドレスのインデックス（ｋ＋ｊ）アドレス・ビットで指
定される。したがって、各合同クラスは複数のアドレス
を含み、該アドレスはすべてインデックス（ｋ＋ｊ）ア
ドレス・ビットを共用する。
【００３１】たとえば、図５で、１つの合同クラスは、
インデックス（ｋ＋ｊ）アドレス・ビットが０００１で
あるアドレスをすべて含む。この合同クラスには８進ア
ドレスの０１、２１、４１、６１が含まれる。同様に、
他の合同クラス（インデックス（ｋ＋ｊ）アドレス・ビ
ットが１００１であるもの）には８進アドレス１１、３
１、５１、７１が含まれる。
【００３２】好ましい実施例の重要な態様では、合同ク
ラスはキャッシュ・ディレクトリ３０内の項目に事前に
割り当てられない。その代わり、合同クラスはキャッシ
ュ・ディレクトリ３０内の項目に動的に関連付けられる
（すなわち、「割り振られる」）。したがって、各キャ
ッシュ・ディレクトリ３０項目は、複数の合同クラス中
の複数の二次メモリ・ブロックのどれにでもキャッシュ
・メモリ・ブロックを関係付けることができる。
【００３３】どの瞬間にも、２(k+j)個の合同クラスの
うちの最大２k個が、任意のグループ分けおよび任意の
順序でキャッシュ・ディレクトリ３０内にそれぞれの関
連項目を有する。したがって、キャッシュ・メモリはど
の瞬間にも、２(k+j)個の合同クラスのうちの最大２k個
に関する情報を任意のグループ分けおよび任意の順序で
記憶する。合同クラスの値は、キャッシュ・ディレクト
リ３０内の合同クラスの動的関連項目のｋ＋ｊ個のＣＡ
Ｍセルに記憶される。キャッシュ・ディレクトリ３０内
の合同クラスの関連項目には、合同クラスの複数のアド
レスのうちの１つが指定される。たとえば、キャッシュ
・ディレクトリ３０は、アドレスの上位（ｍ−ｊ）アド
レス・ビットを含むタグを合同クラスの関連項目に記憶
することができる。図５の場合、ｍ＝３である。
【００３４】一例として、図５で、キャッシュ・ディレ
クトリ３０は、インデックス（ｋ＋ｊ）アドレス・ビッ
トが１１０１である４つのアドレス（８進アドレス１
５、３５、５５、７５）のうちの、８進アドレス５５に
関する情報をキャッシュ・メモリが記憶していることを
示す。そのような状況で、ｋ＋ｊインデックス・ビット
１１０１は合同クラスのキャッシュ・ディレクトリ３０
項目のＣＡＭビット部分に記憶され、ｍ−ｊタグ・ビッ
トは合同クラスのキャッシュ・ディレクトリ３０項目の
タグ部分に記憶される。これに対して、キャッシュ・デ
ィレクトリ３０は、インデックス（ｋ＋ｊ）アドレス・
ビットが００１１である４つのアドレス（８進アドレス
０３、２３、４３、６３）のうちのどれに関する情報も
キャッシュ・メモリが記憶していないことを示す。
【００３５】典型的な実施例では、キャッシュ・ディレ
クトリ３０内の１つの関連項目だけが特定の合同クラス
に与えられ、それによって、キャッシュ・メモリはどの
瞬間にも特定の合同クラスの１つのアドレスだけに関す
る情報を記憶することができる。これに対して、好まし
い実施例では、キャッシュ・ディレクトリ３０内の複数
の関連項目が任意のグループ分けおよび任意の順序で特
定の合同クラスに与えられ、それによって、キャッシュ
・メモリはどの瞬間にも、特定の合同クラスの複数のア
ドレスに関する情報を任意のグループ分けおよび任意の
順序で記憶することができる。
【００３６】図６は、図５のセミ・アソシアティブ・マ
ッピング技術によって情報をキャッシュする、全体的に
１００で示される第１典型的な回路のブロック図であ
る。図６は、それぞれ６４バイトのｐ＝２k＝５１２個
のブロックを有する３２キロバイトＲＡＭキャッシュ・
メモリ・アレイ１０２に対するセミ・アソシアティブ・
マッピングを示す。キャッシュ・ディレクトリ１０４は
ｐ個の項目を有し、各項目はそれぞれ、キャッシュ・メ
モリ・アレイ１０２内のそれぞれの情報ブロックに関連
する。２(k+j)個の合同クラスとキャッシュ・ディレク
トリ１０４内のｐ＝２k個の項目との間のランダムな関
連付けを達成するために、回路１００は（ｋ＋ｊ）ビッ
ト × ｐ本のＣＡＭ一致ワード線１０７を有するデコ
ーダＣＡＭアレイ１０６を含む。
【００３７】キャッシュ・ディレクトリ１０４自体は
（ｍ−ｊ）アドレス・ビット × ｐ本の線のＲＡＭア
レイである。図６では、ｍ＝３７、ｋ＝９、ｊ＝５、ｍ
−ｊ＝３２、ｋ＋ｊ＝１４、ｐ＝５１２である。したが
って、キャッシュ・ディレクトリ１０４は、それぞれ３
２ビットの５１２個の項目を、タグや検査ビットなどの
制御ビットと共に含む。５２ビット・アクセス・アドレ
ス１０８の下位６ビットは、キャッシュ・メモリ・アレ
イ１０２によって出力される情報ブロック中の６４バイ
トのうちの１バイトを選択する。
【００３８】合同クラスはアドレスのインデックス（ｋ
＋ｊ）アドレス・ビットによって指定される。デコーダ
ＣＡＭアレイ１０６は、合同クラスのインデックス（ｋ
＋ｊ）アドレス・ビットをデコーダＣＡＭアレイ１０６
のｐ個の項目のうちの１つに記憶することによって、キ
ャッシュ・ディレクトリ１０４内の項目に合同クラスを
割り当てる。第１サイクル中に、アクセス・アドレス１
０８の（ｋ＋ｊ）ビットによって表される合同クラス
が、割り当てられた項目をキャッシュ・ディレクトリ１
０４内に有する場合、デコーダＣＡＭアレイ１０６は、
キャッシュ・ディレクトリ１０４内の割り当てられた項
目を直接選択し、かつキャッシュ・メモリ・アレイ１０
２内の割り当てられた項目の関連情報ブロックも選択す
るように、ｐ本のワード線１０７のそれぞれ１本をアサ
ートする。
【００３９】ｐワード線がアサートされたことに応じ
て、キャッシュ・ディレクトリ１０４は選択されたキャ
ッシュ・ディレクトリ項目から得た（ｍ−ｊ）アドレス
・ビットを比較機構１１２に出力する。さらに、キャッ
シュ・メモリ・アレイ１０２はデコーダ・ヒット線１１
０をアサートし、選択されたキャッシュ・メモリ・アレ
イ・ブロックから得た６４バイト情報ブロックをバス１
０９に出力する。これに対して、第１サイクル中に、ア
クセス・アドレス１０８の（ｋ＋ｊ）ビットによって表
される合同クラスが、割り当てられた項目をキャッシュ
・ディレクトリ１０４内に有していない場合、デコーダ
ＣＡＭアレイ１０６はｐ本のワード線１０７のどれもア
サートしない。さらに、キャッシュ・メモリ・アレイ１
０２はデコーダ・ヒット線１１０もアサートしない。
【００４０】第２サイクル中に、比較機構１１２は、
（ｍ−ｊ）アクセス・アドレス１０８ビットが、キャッ
シュ・ディレクトリ１０４によって出力された（ｍ−
ｊ）アドレス・ビットに一致すると判定した場合、ディ
レクトリ・ヒット線１１４をアサートする。したがっ
て、デコーダＣＡＭアレイ１０６とキャッシュ・ディレ
クトリ１０４は共に、キャッシュ・メモリ・アレイ１０
２用のデコーダ／アクセス回路として働く。具体的に
は、デコーダ・ヒット線１１０がアサートされても、デ
ィレクトリ・ヒット線１１４がアサートされないことが
ある。さらに、キャッシュ・メモリ・アレイ１０２から
得た情報は、アドレス・タグの比較とは独立に第１サイ
クル中にアクセスすることができる。アドレス・タグの
比較は、第１サイクル中にアクセスされた情報を使用し
ながら、第２サイクル中に行うことができる。
【００４１】典型的な実施例では、割当てカウンタ１１
６がキャッシュ・メモリ・アレイへの情報のロードとキ
ャッシュ・メモリ・アレイ１０２中の該情報の置換を命
令する。最初は、キャッシュ・メモリ・アレイ１０２中
の情報はどれも有効ではない。最終的には、キャッシュ
・メモリ・アレイ１０２はいくつかの適用可能な規則の
うちのどれかに従って有効な情報で満たされる。１つの
典型的な規則によれば、割当てカウンタ１１６は値０に
初期設定される。キャッシュ・メモリ・アレイ１０２は
第１ブロック０から最後のブロック（ｐ−１）まで順
次、有効な情報で満たされる。
【００４２】アドレスから得た情報をキャッシュ・メモ
リ・アレイ１０２に記憶するための動作の場合、デコー
ダ・ヒット線１１０は、アクセス・アドレス１０８の
（ｋ＋ｊ）ビットによって表される合同クラスがすでに
キャッシュ・ディレクトリ１０４内の項目に（したがっ
て、キャッシュ・メモリ・アレイ１０２内の割り当てら
れた項目の関連情報ブロックにも）割り当てられている
かどうかを示す。合同クラスがすでにキャッシュ・ディ
レクトリ１０４内の項目に割り当てられていることをデ
コーダ・ヒット線１１０が示す場合、二次メモリ・ブロ
ックから得た入力情報が、キャッシュ・メモリ・アレイ
１０２内の割り当てられた項目の関連情報ブロックに書
き込まれる。
【００４３】合同クラスがまだキャッシュ・ディレクト
リ１０４内の項目に割り当てられていないことをデコー
ダ・ヒット線１１０が示す場合、２進デコーダ１１８は
割当てカウンタ１１６の値に応じてｐ本のワード線１２
０のうちの１本を選択する。２進デコーダ１１８は、ｐ
本のワード線１２０のうちの１本を選択することによっ
て、デコーダＣＡＭアレイ１０６の対応する項目を選択
する。デコーダＣＡＭアレイ１０６の選択されたこの項
目にはアクセス・アドレス１０８のインデックス（ｋ＋
ｊ）ビットが書き込まれ、それによって、合同クラスが
キャッシュ・ディレクトリ１０４内の項目に（したがっ
て、キャッシュ・メモリ・アレイ１０２内の割り当てら
れた項目の関連情報ブロックにも）割り当てられる。
【００４４】（アクセス・アドレス１０８の（ｋ＋ｊ）
ビットによって表される）合同クラスがキャッシュ・デ
ィレクトリ１０４内の項目に割り当てられた後、デコー
ダＣＡＭアレイ１０６は、キャッシュ・ディレクトリ１
０４内の割り当てられた項目を直接選択し、キャッシュ
・メモリ・アレイ１０２内の割り当てられた項目の関連
情報ブロックも選択するようにｐ本のワード線１０７の
うちの１本をアサートする。次いで、キャッシュ・ディ
レクトリ１０４はアクセス・アドレス１０８の上位（ｍ
−ｊ）アドレス・ビットを入力し、選択されたキャッシ
ュ・ディレクトリ項目にそれを記憶する。さらに、キャ
ッシュ・メモリ・アレイ１０２はアクセス・アドレス１
０８に関する６４バイトの情報ブロックをバス１１１を
介して入力し、選択されたキャッシュ・メモリ・アレイ
・ブロックにそのような情報を記憶する。最後に、割当
てカウンタ１１６が増分される。
【００４５】最終的にキャッシュ・メモリ・アレイ１０
２は、割当てカウンタ１１６が（ｐ−１）に増分するよ
うに満たされる。そのような状況で、（アクセス・アド
レス１０８の（ｋ＋ｊ）ビットによって表される）合同
クラスが、割り当てられた項目をキャッシュ・ディレク
トリ１０４内に有していないことをデコーダ・ヒット線
１１０が示す場合、そのような合同クラスはデコーダＣ
ＡＭアレイ１０６およびキャッシュ・ディレクトリ１０
４中の最後の項目に割り当てられる。次いで、そのよう
な新たに割り当てられた次の合同クラスが、割当てカウ
ンタ１１６を値（ｐ−１）からゼロにリセットすること
によって、デコーダＣＡＭアレイ１０６およびキャッシ
ュ・ディレクトリ１０４中の最も以前に割り当てられた
合同クラスを変位させる。
【００４６】代替実施例では、新たに割り当てられた合
同クラスは、前に割り当てられた合同クラスのうちのラ
ンダムに選択された１つを変位させる。他の代替実施例
では、新たに割り当てられた合同クラスは、最も以前に
アクセスされた合同クラスを変位させる。
【００４７】同様に、アクセス・アドレス１０８が、キ
ャッシュ・メモリ・アレイ１０２内の情報がすでに記憶
されているアドレスに等しくないことをデコーダ・ヒッ
ト線１１０またはディレクトリ・ヒット線１０４が示す
場合、キャッシュ・メモリ・アレイ１０２の選択された
ブロックに新しい情報が書き込まれる前に、前に記憶さ
れた情報がキャッシュ・メモリ・アレイ１０２の選択さ
れたブロックから読み取られて、再び二次メモリに書き
込まれる。
【００４８】デコーダＣＡＭアレイ１０６、キャッシュ
・ディレクトリ１０４、およびキャッシュ・メモリ・ア
レイ１０２はｐ＝２k本の線を有する単一の集積メモリ
で形成することができる。そのような各線は、デコーダ
・インデックス・ビット（図６でデコーダＣＡＭアレイ
１０６として表されたｊ＋ｋアドレス・ビット）の論理
グループと、ディレクトリＲＡＭタグ・ビット（図６で
キャッシュ・ディレクトリ１０４として表されたｍ−ｊ
アドレス・ビット）の論理グループと、図６でキャッシ
ュ・メモリ・アレイ１０２として表された情報ＲＡＭの
論理グループとを有する。実施例によっては、デコーダ
ＣＡＭアレイ１０６用の個別の非集積ＣＡＭアレイと、
キャッシュ・ディレクトリ１０４およびキャッシュ・メ
モリ・アレイ１０２用の個別の非集積ＲＡＭとを有すれ
ば好都合であろう。
【００４９】典型的な実施例では、キャッシュ・ディレ
クトリ１０４内の割り当てられた１つの項目だけが特定
の合同クラスに与えられ、それによって、キャッシュ・
メモリ・アレイ１０２はどの瞬間にも、特定の合同クラ
スの１つのアドレスだけに関する情報を記憶することが
できる。そのような典型的な実施例では、キャッシュ・
メモリ・アレイ１０２に１つのアドレスの情報が記憶さ
れると、同じ合同クラスの他のすべてのアドレスに関す
る情報が記憶できなくなる。そのような典型的な実施例
でも、セミ・アソシアティブ技術での合同クラスの数
（２k+j）はキャッシュ・ディレクトリ１０４中の項目
の数（２k）に限定されないので、セミ・アソシアティ
ブ技術はダイレクト・マッピング技術と比べて好都合で
ある。したがって、特にｊの値が増加するにつれて、キ
ャッシュ・ディレクトリ１０４中の項目を共用するアド
レスが少なくなるので、セミ・アソシアティブ技術はダ
イレクト・マッピング技術と比べて好都合である。
【００５０】セット・アソシアティブ技術と異なり、ア
ドレスの情報がキャッシュ・メモリ・アレイ１０２内の
項目の関連情報ブロックに記憶されているかどうかを判
定するために、キャッシュ・ディレクトリ１０４内の１
つの項目だけがアクセス・アドレス１０８と比較され
る。この比較によって、キャッシュ・メモリ・アレイ１
０２から出力される情報の有効性が示される。したがっ
て、セミ・アソシアティブ技術は、選択された情報が遅
れてキャッシュ・メモリから出力される、セット・アソ
シアティブ技術の欠点を有していない。
【００５１】フル・アソシアティブ技術と比べて、セミ
・アソシアティブ技術のデコーダＣＡＭアレイ１０６は
幅がｍ＋ｋビットではなくｊ＋ｋビットである。一般
に、ｊ＜＜ｍであり、したがって、セミ・アソシアティ
ブ技術のデコーダＣＡＭアレイ１０６はフル・アソシア
ティブ技術のデコーダＣＡＭアレイよりもずっと小さ
く、廉価で、簡単で、かつ高速である。さらに、デコー
ダＣＡＭアレイ１０６のｊ＋ｋ幅は二次メモリ・ブロッ
クの数（ｑ＝２m+k）と共に増加するとは限らない。
【００５２】具体的には、ｊが増加してｍに等しくなる
と、セミ・アソシアティブ・マッピングはフル・アソシ
アティブになる。逆に、ｊが減少して０に等しくなる
と、セミ・アソシアティブ・マッピングはダイレクト・
マッピングになる。典型的な実施例では、キャッシュ・
ディレクトリ１０４内の割り当てられた１つの項目だけ
が特定の合同クラスに与えられ、それによって、キャッ
シュ・メモリ・アレイ１０２はどの瞬間にも、特定の合
同クラスの１つのアドレスだけに関する情報を記憶する
ことができる。そのような典型的な実施例では、合同ク
ラス区画は低いミス率を達成するようにかなり上位のも
のであることが好ましい。命令キャッシュの場合、ｊ＝
３でのミス率が２重セット・アソシアティブ・キャッシ
ュのミス率に匹敵することがプログラム・トレース分析
によって示されている。データ・キャッシュの場合、ｊ
＝５でのミス率が４重セット・アソシアティブ・キャッ
シュのミス率に匹敵することがプログラム・トレース分
析によって示されている。
【００５３】図５は、図５のセミ・アソシアティブ・マ
ッピング技術によって情報をキャッシュするための、全
体的に２００で示される第２典型的な回路のブロック図
である。図７に示したように、セミ・アソシアティブ・
マッピング技術は実ｒ重セット・アソシアティブ・マッ
ピング技術と組み合わせて使用することができる。典型
的なキャッシュ・メモリ・アレイ２０２は、サイズが３
２キロバイトで、ブロック・サイズが６４バイトであ
り、それによって、キャッシュ・メモリ・アレイ２０２
は５１２本の線を含み、各線がそれぞれのブロック情報
を記憶する。
【００５４】アクセス実効アドレス（「ＥＡ」）はバッ
ファ２０４にラッチされ、セグメント・レジスタ（「Ｓ
Ｒ」）２０６および変換索引バッファ（「ＴＬＢ」）２
０８を介して関連実アドレスに変換され、マルチプレク
サ２１０に出力される。具体的には、実効アドレスＥＡ
のビット２0ないし２11は関連実アドレスのビット２
0ないし２ 11と同じである。
【００５５】好ましい実施例では、４重セット・アソシ
アティブ・マッピング技術によって、キャッシュ・ディ
レクトリ２１６の５１２本の線は１２８行および４列
（または「セット」）として論理的に構成される。した
がって、キャッシュ・ディレクトリ２１６の各行は４本
の線を含む。
【００５６】セミ・アソシアティブ・マッピング技術に
よれば、デコーダＣＡＭアレイ２１４は６４個の「キャ
ムレット」として論理的に構成された５１２本のＣＡＭ
線を有する。したがって、デコーダＣＡＭアレイ２１４
の各キャムレットはそれぞれ１組８本のＣＡＭ線を含
む。デコーダＣＡＭアレイ２１４のそのような各ＣＡＭ
線がそれぞれのキャムレット項目を記憶し、それによっ
て各キャムレットは８つのキャムレット項目を有する。
【００５７】デコーダＣＡＭアレイ２１４の各キャムレ
ットはキャッシュ・メモリ・アレイ２０２内に関連する
２本の線を有し、それによって、キャムレットの８つの
キャムレット項目はそれぞれ、キャッシュ・メモリ・ア
レイ２０２内の該キャムレットに関連する２本の線のブ
ロック８つに関連付けられる。このように、デコーダＣ
ＡＭアレイ２１４の各キャムレット項目（または
「線」）は、キャッシュ・メモリ・アレイ２０２中のそ
れぞれのブロック（または「線」）に関連付けられる。
同様に、デコーダＣＡＭアレイ２１４の各キャムレット
項目は、キャッシュ・ディレクトリ２１６中の５１２個
の項目（または「線」）それぞれ１つずつに関連する。
キャッシュ・ディレクトリ２１６の５１２個の項目は、
キャッシュ・メモリ・アレイ２０２に対応するように、
１２８行および４列として論理的に構成される。
【００５８】デコーダＣＡＭアレイ２１４の各キャムレ
ット項目は、実効アドレスのビット２12ないし２19を含
む実効アドレス・インデックスを記憶する。「キャムレ
ット」アドレスは実効アドレスＥＡのビット２6ないし
２11で形成される。キャムレット・アドレスはデコーダ
ＣＡＭアレイ２１４中の６４個のキャムレットのうちの
１つを選択し、それにしたがって、キャッシュ・ディレ
クトリ２１６およびキャッシュ・メモリ・アレイ２０２
中のキャムレットに関連する２行を識別する。
【００５９】実効アドレス・ルックアップ動作の場合、
キャムレット・アドレスはデコーダＣＡＭアレイ２１４
中の６４個のキャムレットのうちの１つを選択する。ア
クセス・アドレスＥＡの実効アドレス・インデックス
（ビット２12ないし２19）は、選択されたキャムレット
２２０の８ビット・キャムレット項目２１８すべてと比
較される。１つのキャムレット項目２１８が、アクセス
・アドレスＥＡの実効アドレス・インデックスに一致
し、かつ有効である場合、一致するキャムレット項目に
関連するキャッシュ・ディレクトリ２１６の項目それぞ
れから比較機構２１２に実アドレス・タグ（実アドレス
のビット２12ないし２n-1。ここでｎ＝５２）が出力さ
れる。さらに、一致するキャムレット項目に関連するキ
ャッシュ・メモリ・アレイ２０２中のそれぞれのブロッ
クからマルチプレクサ２２４に情報ブロックが出力さ
れ、回路２００がデコーダ・ヒット線２２３を論理値
「１」にセットする。マルチプレクサ２２４は、アクセ
ス・アドレスＥＡのビット２0ないし２5に応じて、キャ
ッシュ・メモリ・アレイ２０２によって出力された情報
ブロックから（事前に選択されたサイズを有する）ワー
ド２２６を出力する。
【００６０】そのような実効アドレス・ルックアップ動
作と同時に、アクセス・アドレスＥＡがＳＲ２０６およ
びＴＬＢ２０８を介して関連実アドレスに変換され、マ
ルチプレクサ２１０を介して比較機構２１２に出力され
る。比較機構２１２は、マルチプレクサ２１０から得た
変換された実アドレスをキャッシュ・ディレクトリ２１
６から得た実アドレス・タグと比較する。変換された実
アドレスが実アドレス・タグに一致する場合、比較機構
２１２はディレクトリ・ヒット線２２２をアサートし、
実効アドレス・ルックアップ動作が首尾よく完了する。
【００６１】１つのキャムレット項目２１８が、アクセ
ス・アドレスＥＡの実効アドレス・インデックスに一致
するが、何らかの理由で、マルチプレクサ２１０から得
た変換された実アドレスがキャッシュ・ディレクトリ２
１６から得た実アドレス・タグに一致しない場合、回路
２００はデコーダＣＡＭアレイ２１４中の一致するキャ
ムレット項目を無効化する。それにもかかわらず、情報
は、一致するキャムレット項目に関連するキャッシュ・
メモリ・アレイ２０２中のそれぞれのブロックにそのま
ま残る。
【００６２】さらに、実効アドレス・ルックアップ動作
が何らかの理由で成功しない場合、回路２００は、変換
された実アドレスＲＡに応じて実４重セット・アソシア
ティブ・キャッシュとしてのキャッシュ・メモリ・アレ
イ２０２を探索するための実アドレス・ルックアップ動
作を実行する。典型的な実施例では、マルチプレクサ２
１０から得た実アドレスのビット２6ないし２12に応じ
てキャッシュ・ディレクトリ２１６の１２８行のうちの
１行が選択される。回路２００は、キャッシュ・ディレ
クトリ２１６の選択された行に沿って、マルチプレクサ
２１０から得た実アドレスと４列中の項目を比較する。
【００６３】これら４つの比較の場合、キャッシュ・デ
ィレクトリ２１６の各項目は実アドレスのビット２13な
いし２n-1（ここで、実アドレスはｎ＝５２ビットを有
する）しか記憶できない。それにもかかわらず、キャッ
シュ・ディレクトリ２１６およびキャッシュ・メモリ・
アレイ２０２がセミ・アソシアティブ技術のデコーダＣ
ＡＭアレイ２１４との組合せでより容易に操作されるよ
うに、各ディレクトリ項目は実アドレスのビット２12も
記憶する。
【００６４】実アドレス・ルックアップ動作時に、キャ
ッシュ・ディレクトリ２１６の比較された項目のうちの
１つがマルチプレクサ２１０から得た実アドレスに一致
する場合、デコーダＣＡＭアレイ２１４中の一致するデ
ィレクトリ項目の関連キャムレット項目は、アクセス・
アドレスＥＡが、マルチプレクサ２１０から得た実アド
レスに関連するように、適当な実効アドレス・インデッ
クスを記憶するように修正される。さらに、（マルチプ
レクサ２１０から得た実アドレスのビット２6ないし２
12に応じて選択されたキャッシュ・メモリ・アレイ２０
２の行中の）一致するディレクトリ項目の関連情報ブロ
ックがキャッシュ・メモリ・アレイ２０２からマルチプ
レクサ２２４に出力される。（ＥＡの関連実アドレスの
２0ないし２5と同じ）アクセス・アドレスＥＡのビット
２0ないし２5に応じて、マルチプレクサ２２４は、キャ
ッシュ・メモリ・アレイ２０２によって出力された情報
ブロックから得たワード２２６を出力する。
【００６５】実アドレス・ルックアップ動作が何らかの
理由で成功しない場合、回路２００は、実線置換技術に
従って、アドレスＥＡに関する情報を記憶するためキャ
ッシュ・メモリ・アレイ２０２の線を割り振る。回路２
００は、線を置換するために、キャッシュ・メモリ・ア
レイ２０２を実キャッシュとして管理する。したがっ
て、回路２００は、変換された実アドレスから得た情報
を、キャッシュ・メモリ・アレイ２０２の割り振られた
線に書き込む。また、キャッシュ・ディレクトリ２１６
中の割り振られた線の関連線が、適当な実アドレス・タ
グ（マルチプレクサ２１０からの変換された実アドレス
のビット２12ないし２n-1。ここでｎ＝５２）を記憶す
るように修正され、デコーダＣＡＭアレイ２１４中の関
連キャムレット項目が、適当な実効アドレス・インデッ
クスを記憶するように修正され、それによって、アクセ
ス・アドレスＥＡが、マルチプレクサ２１０から得た実
アドレスに関連付けられる。
【００６６】６４個の「キャムレット」を選択したのは
一例である。代替実施例では、より少ないキャムレット
をアドレスするように、「キャムレット」アドレスが、
アクセス・アドレスＥＡの下位１２ビットから得たより
少ないビットで形成される。そのような代替実施例で
は、１キャムレット当たり項目数がより多く、１キャム
レット当たりビット数がより多くなる。たとえば、キャ
レットが１６個だけの場合、１キャムレット当たり項目
数が３２になり、１実効アドレス・インデックス当たり
ビット数が１０になる。これより大きなキャッシュの場
合、統計性能を高めるために、実効アドレス・インデッ
クスにビットを追加することが好ましいであろう。その
ような追加ビットはアクセス・アドレスＥＡの上位ビッ
トから得る。
【００６７】マルチプレクサ２１０は変換された実アド
レスをＴＬＢ２０８から入力し、さらに、バス・インタ
フェース２３２から実アドレスＲＡを入力する。マルチ
プレクサ２１０は、選択線２３４に応答して、（ＴＬＢ
２０８から得た）変換された実アドレスまたは（バス・
インタフェース２３２から得た）実アドレスＲＡを出力
する。
【００６８】したがって、回路２００はキャッシュ・メ
モリ・アレイ２０２から得た情報にアクセスするための
２つの技術をサポートする。第１技術によれば、実効ア
クセス・アドレスＥＡに応答して情報がアクセスされ
る。第２技術によれば、バス・インタフェース２３２か
ら得た実アドレスに応答して情報がアクセスされる。し
たがって、回路２００は実効アクセス・アドレスＥＡま
たは実アドレスＲＡに応答して、キャッシュ・メモリ・
アレイ２０２から得た情報のアクセスをサポートする。
そのような技術の組合せは、実効アドレス・ルックアッ
プ動作が成功する場合に好都合である。なぜなら、実ア
ドレス・セット・アソシアティブ・ルックアップ操作を
使用する場合よりも高速にキャッシュ・メモリ・アレイ
２０２から情報が出力されるからである。
【００６９】実アドレスＲＡに応じて情報にアクセスす
るために、実アドレスＲＡは、図７に示したように、バ
ス・インタフェース２３２から入力されてバッファ２３
０でラッチされる。マルチプレクサ２１０は、ラッチさ
れた実アドレスＲＡをバッファ２３０から入力する。実
アドレスＲＡはマルチプレクサ２１０を介してキャッシ
ュ・ディレクトリ２１６、キャッシュ・メモリ・アレイ
２０２、および比較機構２１２に出力される。キャッシ
ュ・ディレクトリ２１６のマルチプレクサ２３３は、実
アドレスのビット２6ないし２11に応答してキャッシュ
・ディレクトリ２１６の線を選択する。同様に、キャッ
シュ・メモリ・アレイ２０２のマルチプレクサ２３５
は、実アドレスＲＡのビット２6ないし２11に応答して
キャッシュ・メモリ・アレイ２０２のブロックを選択す
る。実アドレスＲＡに関する情報が実際にキャッシュ・
メモリ・アレイ２０２に記憶されていることをキャッシ
ュ・ディレクトリ２１６の選択された線が示す場合、回
路２００はキャッシュ・メモリ・アレイ２０２の選択さ
れたブロックから情報を出力する。
【００７０】これに対して、上述のように、回路２００
は実効アクセス・アドレスＥＡに応答した情報のアクセ
スもサポートする。実効アドレス指定では、複数の実効
アドレスを単一の関連実アドレスに変換することができ
る。そのような実効アドレス指定は共通実アドレスにア
クセスする異なるプロセスに有用な技術である。たとえ
ば、これらのプロセスは異なるデータ保護方式、アクセ
ス権、および修正基準を有することができる。これらの
特性は実効アドレスに関連付けることができる。実効ア
クセス・アドレスＥＡは、情報にうまくアクセスするた
めに、ＳＲ２０６およびＴＬＢ２０８を介して関連実ア
ドレスに変換される。
【００７１】前述のように、回路２００は実効アクセス
・アドレスＥＡまたは実アドレスＲＡに応じたキャッシ
ュ・メモリ・アレイ２０２から得た情報のアクセスをサ
ポートする。具体的には、典型的な実施例では、キャッ
シュ・メモリ・アレイ２０２中の情報の実効アドレス指
定は、単に関連実アドレスへの実効アクセス・アドレス
ＥＡの変換によって行われるわけではない。その代わ
り、デコーダＣＡＭアレイ２１４がキャッシュ・ディレ
クトリ２１６およびキャッシュ・メモリ・アレイ２０２
中の線を選択する実効アドレス・ルックアップ動作と同
時に、３２ビット実効アクセス・アドレスＥＡがＳＲ２
０６およびＴＬＢ２０８を介して関連実アドレスに変換
される。このように、キャッシュ・メモリ・アレイ２０
２中の情報が高速にアクセスされ、アドレスＥＡを変換
しても、キャッシュ・メモリ・アレイ２０２中の情報に
アクセスするための時間に追加サイクルが追加されるこ
とはない。
【００７２】図８は、システム・バス３０８を介して相
互に接続された、第１および第２処理システム３０２お
よび３０４と、レベル２（「Ｌ２」）キャッシュ制御装
置３０６とを含む、全体的に３００で示される典型的な
システムのブロック図である。Ｌ２キャッシュ制御装置
３０６は実４重セット・アソシアティブ・マッピング技
術によってＬ２キャッシュ・メモリ３１２を制御する。
Ｌ２キャッシュ・メモリ３１２は実アドレスに応じてア
クセスされる。
【００７３】処理システム３０２はプロセッサ３１４
と、Ｌ１キャッシュ制御装置３１６と、Ｌ１キャッシュ
・メモリ３１８とを含む。Ｌ１キャッシュ制御装置３１
６は、システム・バス３０８と、プロセッサ３１４と、
Ｌ１キャッシュ・メモリ３１８とに接続されている。Ｌ
１キャッシュ制御装置３１６は、図５ないし７に関して
上記で詳しく論じたセミ・アソシアティブ・マッピング
技術によってＬ１キャッシュ・メモリ３１８を制御す
る。
【００７４】同様に、処理システム３０４はプロセッサ
３２０と、Ｌ１キャッシュ制御装置３２２と、Ｌ１キャ
ッシュ・メモリ３２４とを含む。Ｌ１キャッシュ制御装
置３２２は、システム・バス３０８と、プロセッサ３２
０と、Ｌ１キャッシュ・メモリ３２４とに接続されてい
る。Ｌ１キャッシュ制御装置３２２は、図５ないし７に
関して上記で詳しく論じたセミ・アソシアティブ・マッ
ピング技術によってＬ１キャッシュ・メモリ３２４を制
御する。
【００７５】処理システム３０２は処理システム３０２
および３０４を代表する１つである。具体的には、Ｌ１
キャッシュ・メモリ３１８中のブロックの組はＬ２キャ
ッシュ・メモリ３１２中のブロックのサブセットであ
る。同様に、Ｌ２キャッシュ・メモリ３１２に記憶され
たどの情報ブロックもＬ１キャッシュ・メモリ３１８に
記憶することができる。
【００７６】したがって、Ｌ２キャッシュ・メモリ３１
２は、少なくともＬ１キャッシュ・メモリ３１８のブロ
ック・サイズと同じ大きさのブロック・サイズを有する
実キャッシュとして構成されている。Ｌ１キャッシュ・
メモリ３１８中のブロック数がｐである場合、（Ｌ２キ
ャッシュ・メモリ３１２に記憶されている総ブロック数
のうちの）どのｐ個のブロックでもＬ１キャッシュ・メ
モリ３１８に記憶することができる。マルチプロセッサ
と入出力キャッシュの一貫性に関しては、Ｌ２キャッシ
ュ・メモリ３１２のディレクトリが、Ｌ１キャッシュ・
メモリ３１８に記憶された各ブロックの実アドレスを記
憶する。
【００７７】ページ細分性に関してエイリアシングがサ
ポートされ、それによって、実情報ブロックは異なる実
効アドレスをもつことができる。典型的な実施例では、
（同じ実情報ブロックに対応する）異なる実効アドレス
は、ページ・サイズである４キロバイトの整数倍だけ異
なる。一例として、Ｌ１キャッシュ・メモリ３１８のサ
イズが３２キロバイトであり、ブロック・サイズが６４
バイトである場合、Ｌ１キャッシュ・メモリ３１８は５
１２ブロックを有する。各ブロックは、６４バイトの情
報だけでなく、実アドレスおよび様々な状況ビットを含
むディレクトリ情報も有する。
【００７８】Ｌ１キャッシュ・メモリ３１８中の５１２
個のブロックはそれぞれ実効アドレス・インデックスに
関連する。実効アドレス・インデックスはブロックの関
連実効アドレスのビット２12ないし２Cで形成される。
典型的な実施例ではｃ＝１９であり、実効アドレスは長
さ３２ビットまたは６４ビットである。実効アドレスＥ
Ａ（図７）に応答してＬ１キャッシュ・メモリ３１８を
探索することによって、１サイクル負荷を達成すること
ができる。
【００７９】図７も参照すると、Ｌ１キャッシュ・メモ
リ３１８はキャッシュ・ディレクトリ２１６とキャッシ
ュ・メモリ・アレイ２０２とで形成されている。したが
って、実効アドレスとＬ１キャッシュ・メモリ３１８中
のブロックの関連付けは、５１２個のＣＡＭ項目を有す
るデコーダＣＡＭアレイ２１４によって物理的に達成さ
れる。図７に関して上記で詳しく論じたように、デコー
ダＣＡＭアレイ２１４の５１２個のＣＡＭ項目はそれぞ
れ、（１）キャッシュ・ディレクトリ２１６の５１２本
の線のうちのそれぞれの関連する線と、（２）キャッシ
ュ・メモリ・アレイ２０２の５１２本の線のうちのそれ
ぞれの関連する線とに接続されたそれぞれの出力線を有
する。
【００８０】デコーダＣＡＭアレイ２１４の各ＣＡＭ項
目は、８ビット実効アドレス・インデックスおよび有効
ビットを含む９ビットを記憶する。図７に関して上記で
詳しく論じたように、１つのキャムレット項目２１８が
アクセス・アドレスＥＡの実効アドレス・インデックス
に一致し、かつ有効である場合、一致するＣＡＭ項目の
出力線それぞれが選択され、それによって、キャッシュ
・ディレクトリ２１６およびキャッシュ・メモリ・アレ
イ２０２の５１２本線のうちの関連する線が選択され
る。デコーダＣＡＭアレイ２１４のＣＡＭ項目は、どの
瞬間にも１本の出力線だけが選択されるように管理され
る。
【００８１】したがって、キャムレット項目の実効アド
レス・インデックスが、アクセス・アドレスＥＡの実効
アドレス・インデックスに一致し、かつ有効である場
合、一致するキャムレット項目に関連するキャッシュ・
ディレクトリ２１６の項目のそれぞれから比較機構２１
２に実アドレス・タグが出力される。さらに、一致する
キャムレット項目に関連するキャッシュ・メモリ・アレ
イ２０２中のブロックのそれぞれからマルチプレクサ２
２４に情報ブロックが出力され、回路２００はデコーダ
・ヒット線２２３を論理値「１」にセットする。マルチ
プレクサ２２４は、アクセス・アドレスＥＡのビット２
0ないし２5に応答して、キャッシュ・メモリ・アレイ２
０２によって出力された情報ブロックからワード２２６
を出力し、それによって、場合によっては多重セット・
アソシアティブ・キャッシュで発生する「遅延選択」を
回避する。
【００８２】再び図８を参照すると、どのＣＡＭ項目の
実効アドレス・インデックスも実効ブロック番号に一致
せず、かつ有効でない場合、処理システム３０２は（Ｌ
２キャッシュ制御装置３０６を介して）Ｌ２キャッシュ
・メモリ３１２の（ＳＲ２０６およびＴＬＢ２０８で変
換された）実アドレスから得た実情報ブロックを入力す
る。Ｌ１キャッシュ制御装置３１６は、Ｌ１キャッシュ
・メモリ３１８の線番号に等しい値を有する（図６の割
当てカウンタ１１６に関して上記で詳しく論じた）９ビ
ット・カウンタを維持する。したがって、Ｌ１キャッシ
ュ制御装置３１６は９ビット・カウンタ値を０から５１
１に増分し、次いで０に戻すことができる。Ｌ１キャッ
シュ制御装置３１６は、その９ビット・カウンタによっ
て指定されたＬ１キャッシュ・メモリ３１８の線に、
（Ｌ２キャッシュ・メモリ３１２から得た）入力された
実情報ブロックを記憶する。
【００８３】入力された情報ブロックが、Ｌ１キャッシ
ュ・メモリ３１８中の事前に記憶された情報ブロックを
変位することもある。したがって、前に記憶された情報
ブロックは、有効であり修正されている場合、入力され
た実情報ブロックのための空間を設けるようにＬ２キャ
ッシュ・メモリ３１２に返される。次いでＬ１キャッシ
ュ制御装置３１６は入力された実情報ブロックをＬ１キ
ャッシュ・メモリ３１８に記憶して、９ビット・カウン
タ値を増分する。
【００８４】１つのキャムレット項目２１８がアクセス
・アドレスＥＡの実効アドレス・インデックスに一致す
るが、何らかの理由で、マルチプレクサ２１０から得た
変換された実アドレスが、キャッシュ・ディレクトリ２
１６から得た実アドレス・タグに一致しない場合、一致
するキャムレット項目はデコーダＣＡＭアレイ２１４で
無効化される。それにもかかわらず、キャッシュ・メモ
リ・アレイ２０２中のそれぞれのブロックおよび一致す
るキャムレット項目に関連するキャッシュ・ディレクト
リ２１６中のそれぞれのブロックに情報はそのまま残
る。次いで、処理システム３０２は、どのキャムレット
項目２１８も（アクセス・アドレスの）実効アドレス・
インデックスに一致せず、かつ有効でない場合と同様
に、上述のように、Ｌ２キャッシュ・メモリ３１２の
（ＳＲ２０６およびＴＬＢ２０８を介して変換された）
実アドレスから得た実情報ブロックを（Ｌ２キャッシュ
制御装置３０６を介して）入力する。
【００８５】Ｌ１キャッシュ制御装置３１６は、（ＳＲ
２０６およびＴＬＢ２０８を介して変換された）実アド
レスと、（Ｌ２キャッシュ・メモリ３１２の実アドレス
から得た）実情報ブロックが記憶される予定のＬ１キャ
ッシュ・メモリ３１８の９ビット線番号（すなわち、９
ビット・カウンタ値）とを指定することによって、Ｌ１
キャッシュ・メモリ３１８のために、システム・バス３
０８を介してＬ２キャッシュ制御装置３０６に実情報ブ
ロックを要求する。要求された実情報ブロックがＬ２キ
ャッシュ・メモリ３１２に存在しない場合、Ｌ２キャッ
シュ制御装置３０６は要求された実情報ブロックをメイ
ン・メモリ３２６から入力し、Ｌ２キャッシュ・メモリ
３１２で置換動作を実行する。Ｌ１キャッシュ・メモリ
３１８に記憶された１組のブロックはＬ２キャッシュ・
メモリ３１２に記憶されたブロックのサブセットなの
で、Ｌ２キャッシュ・メモリ３１２での置換動作によっ
てＬ１キャッシュ・メモリ３１８からブロックを除去す
ることができる。置換動作時に、Ｌ２キャッシュ制御装
置３０６は要求された実情報ブロックをメイン・メモリ
３２６から入力し、Ｌ２キャッシュ・メモリ３１２にそ
のような情報を記憶する。
【００８６】さらに、Ｌ１キャッシュ制御装置３１６は
要求された実情報ブロックをＬ２キャッシュ制御装置３
０６から入力し、Ｌ１キャッシュ・メモリ３１８のキャ
ッシュ・メモリ・アレイ２０２（図７）の指定された９
ビット線番号にそのような情報を記憶する。さらに、Ｌ
１キャッシュ制御装置３１６はＬ１キャッシュ・メモリ
３１８のキャッシュ・ディレクトリ２１６（図７）の指
定された９ビット線番号にある実アドレス・タグを更新
する。Ｌ１キャッシュ制御装置３１６は、デコーダＣＡ
Ｍアレイ２１４（図７）の関連する項目にある実効アド
レス・インデックスを更新する。Ｌ２キャッシュ・メモ
リ３１２は、Ｌ１キャッシュ・メモリ３１８に記憶され
た各実情報ブロック用の１０ビット逆インデックス・フ
ィールドをそれぞれ、該メモリ３１２のディレクトリに
記録することができる。１０ビット逆インデックス・フ
ィールドは有効ビットと、Ｌ１キャッシュ・メモリ３１
８の記録された９ビット線番号とを含む。Ｌ１キャッシ
ュ・メモリ３１８の記録された９ビット線番号に実情報
ブロックが記憶されている場合は、有効ビットは真にセ
ットされる。
【００８７】エイリアシングとは、１つの実ブロックが
対応する複数の実効アドレスを有する状況である。都合
のよいことに、Ｌ２キャッシュ制御装置３０６は、Ｌ２
キャッシュ・メモリ３１２のディレクトリに記録された
１０ビット逆インデックス・フィールドに応答して、要
求された実情報ブロックがすでにＬ１キャッシュ・メモ
リ３１８の有効線に記憶されているかどうかを判定す
る。そうである場合、Ｌ２キャッシュ制御装置３０６
は、要求された実情報ブロックがすでに記憶されている
Ｌ１キャッシュ・メモリ３１８の９ビット線番号に関し
てＬ１キャッシュ制御装置３１６に通知する。
【００８８】Ｌ１キャッシュ・メモリ３１８は、そのよ
うな状況に応じて、デコーダＣＡＭアレイ２１４（図
７）の関連項目にある実効アドレス・インデックスを更
新する。具体的には、実効アドレス・インデックスは置
換や位置変更なしで更新される。したがって、同じ実効
アドレスＥＡ（図７）が再びバッファ２０４に指定され
た場合、Ｌ１キャッシュ制御装置３１６が再びＬ２キャ
ッシュ制御装置３０６に実情報ブロックを要求すること
はない。
【００８９】セミ・アソシアティブＬ１キャッシュ・メ
モリ３１８は、実効アドレス・キャッシュとして、１４
ビット実効アドレス・インデックスが使用される１メガ
バイト・ダイレクト・マップ（または、１重セット・ア
ソシアティブ）キャッシュと同様に有効に動作する。Ｌ
１キャッシュ・メモリ３１８に関するミス率は該メモリ
の３２キロバイト・サイズとセミ・アソシアティブ・マ
ッピングとの関数である。ミス率の連想性成分は、１メ
ガバイト・ダイレクト・マップ（または１重セット・ア
ソシアティブ）キャッシュのミス率が上限となる。した
がって、ミス率の主要成分はＬ１キャッシュ・メモリ３
１８のサイズである。具体的には、実効キャッシュ衝突
の損失は、すでにＬ１キャッシュ・メモリ３１８にある
ブロックが再インスタンス化されることだけである。エ
イリアシングの損失も同じである。
【００９０】デコーダＣＡＭアレイ２１４中に６４個の
キャムレットが含まれる図７を参照すると、キャッシュ
・メモリ・アレイ２０２は、どの瞬間にも６４個の一次
合同クラスすべてに関する情報を記憶するように割り振
られている。典型的な実施例では、キャッシュ・メモリ
・アレイ２０２はさらに、どの瞬間にも一次合同クラス
の２５６個の二次合同クラスのうちの最大８つに関する
情報を記憶するように割り振られる。というのは、各キ
ャムレットがそれぞれ１組８つのキャムレット項目２１
８を含むからである。８つのキャムレット項目２１８は
すべて、２５６個の二次合同クラスのうちの異なるクラ
スを表す。キャッシュ・ディレクトリ２１６のキャムレ
ット項目の関連項目には、メイン・メモリ３２６（図
８）中の単一の実情報ブロックの上位（ｍ−ｊ）実アド
レス・ビットを含む実アドレス・タグが記憶される。し
たがって、典型的な実施例では、どの瞬間にも、一次／
二次合同クラスの１つの実アドレスだけに関する情報が
キャッシュ・メモリ・アレイ２０２に記憶されている。
【００９１】これに対して、好ましい実施例では、どの
瞬間にも、一次／二次合同クラスの２つ以上の実アドレ
スに関する情報をキャッシュ・メモリ・アレイ２０２に
記憶することができる。複数のキャムレット項目２１８
が同じ二次合同クラスを表すことができる。好ましい実
施例のこの技術については以下で図９ないし１３に関し
て説明する。
【００９２】図９ないし１３はデコーダＣＡＭアレイ２
１４（図７）の典型的なキャムレット２２０の概念図で
ある。キャムレット２２０は８つのキャムレット項目２
１８を含み、各キャムレット項目はそれぞれの８ビット
実効インデックス・フィルタ５０２ａ−ｈおよびそれぞ
れの活動ビット５０４ａ−ｈを有する。したがって、各
キャムレット項目は９ビットを有する。
【００９３】一例として、図９を参照すると、最初の実
効インデックス・フィールド５０２ａがインデックス０
を、実効インデックス・フィールド５０２ｂがインデッ
クス１を、実効インデックス・フィールド５０２ｃがイ
ンデックス２を、実効インデックス・フィールド５０２
ｄがインデックス３を、実効インデックス・フィールド
５０２ｅがインデックス４を、実効インデックス・フィ
ールド５０２ｆがインデックス５を、実効インデックス
・フィールド５０２ｇがインデックス６を、実効インデ
ックス・フィールド５０２ｈがインデックス７をそれぞ
れ記憶している。各インデックス０−７は異なる合同ク
ラスを示す。
【００９４】実効インデックス・フィールド５０２ａ−
ｈはそれぞれ活動ビット５０４ａ−ｈに関連する。各活
動ビット５０４ａ−ｈは、その関連実効インデックス・
フィールドがその合同クラス内のNot Most Recently Ac
cessed（「ＮＭＲＡ」）インデックスを記憶しているか
どうかを示す。図９に示したように、各活動ビット５０
４ａ−ｈは２進値０に初期設定され、それによって、各
実効インデックス・フィールド５０２ａ−ｈが該活動ビ
ットの合同クラス内の最後にアクセスされたインデック
スを記憶していることを示す。
【００９５】キャッシュ・メモリ・アレイ２０２は、３
サイクル・プロセスに従ってアクセスされる。第１サイ
クル中に、キャムレット２２０のキャムレット項目がア
クセス・アドレスＥＡの実効アドレス・インデックスに
一致し、かつ合同クラス内の最後にアクセスされたキャ
ムレット項目である場合、一致するキャムレット項目に
関連するキャッシュ・ディレクトリ２１６の項目それぞ
れから比較機構２１２に実アドレスが出力される。さら
に、一致するキャムレット項目に関連するキャッシュ・
メモリ・アレイ２０２中のそれぞれのブロックからマル
チプレクサ２２４に情報ブロックが出力され、回路２０
０がデコーダ・ヒット線２２３を論理値「１」にセット
する。
【００９６】第２サイクル中に、何らかの理由で実効ア
ドレス・ルックアップ動作が成功しない場合（たとえ
ば、マルチプレクサ２１０から得た変換された実アドレ
スがキャッシュ・ディレクトリ２１６から得た実アドレ
ス・タグに一致しない場合）、回路２００は、図７およ
び８に関して上記で詳しく論じたように実アドレス・ル
ックアップ動作を実行する。回路２００は、実アドレス
・ルックアップ動作の一部として、アクセス・アドレス
の実効アドレス・インデックスＥＡが、合同クラス内の
最後にアクセスされたキャムレット項目でないキャムレ
ット２２０のキャムレット項目に一致するかどうかを判
定する。さらに、Ｌ２キャッシュ・メモリ３１２が存在
するときに、何らかの理由で実効アドレス・ルックアッ
プ動作が成功しない場合、図８に関して上記で詳しく論
じたように、第２サイクル中にＬ２キャッシュ・メモリ
３１２アクセスが開始される。
【００９７】第３のサイクル中に、実アドレス・ルック
アップ動作が成功する場合、首尾よく見つかった情報は
キャッシュ・メモリ・アレイ２０２からマルチプレクサ
２２４に出力される。さらに、以下で詳しく論じるよう
にデコーダＣＡＭアレイ２１４が更新される。また、第
２サイクル中にＬ２キャッシュ・メモリ３１２アクセス
が開始された場合、そのようなアクセスは取り消され
る。また、第３のサイクル中に、実アドレス・ルックア
ップ動作が成功しない場合、回路２００はキャムレット
２２０の最も以前にアクセスされたキャムレット項目を
置換する（そのような置換は、時間が許す場合は第２サ
イクル中に実行することが好ましい）。
【００９８】たとえば、アクセス・アドレスの実効アド
レス・インデックスＥＡがインデックス２に等しいと仮
定する。図１０も参照すると、第１サイクル中に、マル
チプレクサ２１０から得た変換された実アドレスが、キ
ャッシュ・ディレクトリ２１６から得た実アドレス・タ
グに一致しない場合、回路２００は第２サイクル中に実
アドレス・ルックアップ動作を実行する。実アドレス・
ルックアップ動作が成功せず、（フィールド５０２ｇに
記憶された）インデックス６がインデックス０−７のう
ちの最も以前にアクセスされたものである場合、回路２
００はインデックス６ではなくインデックス２をフィー
ルド５０２ｇに記憶する。
【００９９】回路２００は、変換された実アドレスの実
アドレス・タグを記憶するようにキャッシュ・ディレク
トリ２１６（図７）中の（フィールド５０２ｇに対応す
る）関連する線も更新する。さらに、キャッシュ・メモ
リ・アレイ２０２の（フィールド５０２ｇに対応する）
関連する線が、フィールド５０２ｇの事前に記憶された
インデックス６に対応する修正された有効な情報を記憶
している場合、該情報はＬ２キャッシュ・メモリ３１２
に返される。このように、キャッシュ・メモリ・アレイ
２０２の関連する線は、変換された実アドレスに関する
入力された新しい情報を記憶するように空にされる。変
換された実アドレスに関する新しい情報ブロックをＬ２
キャッシュ・メモリ３１２から受け取ると、回路２００
はキャッシュ・メモリ・アレイ２０２の空にされた線に
該情報ブロックを書き込む。
【０１００】そのような状況で、第１サイクル中に、キ
ャムレット２２０のキャムレット項目がアクセス・アド
レスの実効アドレス・インデックスＥＡ（図７）に一致
した場合、一致するキャムレット項目の活動ビットは非
活動状況の２進値１にセットされる。たとえば、（フィ
ールド５０２ｃに記憶された）インデックス２がアクセ
ス・アドレスＥＡの実効アドレス・インデックスに一致
した場合、活動ビット５０４ｃが２進値１にセットさ
れ、それによって、フィールド５０２ｃが該ビットの合
同クラス内のNot Most Recently Accessed（「ＮＭＲ
Ａ」）インデックスを記憶していることを示す。したが
って、フィールド５０２ｃ中のインデックス２は置換さ
れず、その代わりにＮＭＲＡに指定される。これに対し
て、活動ビット５０４ｇはクリアされて２進値０にな
る。
【０１０１】都合のよいことに、（フィールド５０２ｃ
中のインデックス２に対応する）キャッシュ・メモリ・
アレイ２０２中の線は、ＮＭＲＡに指定された項目とし
て、Ｌ２キャッシュ・メモリ３１２（図８）に依存せず
にアクセス可能なままである。このように、（インデッ
クス２で表された）単一の一次／二次合同クラスの複数
の実アドレスに関する情報はどの瞬間にも、キャッシュ
・メモリ・アレイ２０２に記憶されている。キャムレッ
ト・フィールド５０２ｃおよび５０２ｇは同じインデッ
クス２を記憶し、したがって、同じ一次合同クラスおよ
び二次合同クラスを表す。活動ビット５０４ｃが２進値
１に設定されているかぎり、デコーダＣＡＭアレイ２１
４は、フィールド５０２ｃに記憶されたインデックスと
アクセス・アドレスの実効アドレス・インデックスＥＡ
の間の一致に応答しない。
【０１０２】次いで、第１サイクル中に、（フィールド
５０２ｇに記憶された）インデックス２がアクセス・ア
ドレスＥＡの実効アドレス・インデックスに一致する
が、マルチプレクサ２１０から得た変換された実アドレ
スが、キャッシュ・ディレクトリ２１６から得た実アド
レス・タグに一致しない場合、回路２００は第２サイク
ル中に、実ｒ重セット・アソシアティブ・キャッシュと
してのキャッシュ・メモリ・アレイ２０２を探索するた
めの実アドレス・ルックアップ動作を実行する。
【０１０３】実アドレス・ルックアップ操作が成功し、
（フィールド５０２ｃに記憶された）インデックス２が
キャッシュ・メモリ・アレイ２０２中の首尾よく見つか
った情報に関連すると回路２００が判定した場合、回路
２００は、図１１に示したように、活動ビット５０４ｃ
および５０４ｇの状態を反転する。したがって、活動ビ
ット５０４ｃはクリアされて２進値０になり、活動ビッ
ト５０４ｇは２進値１にセットされる。さらに、そのよ
うな状況で、回路２００はキャッシュ・メモリ・アレイ
２０２から（フィールド５０２ｃに対応する）関連情報
を出力する。キャッシュ・メモリ・アレイ２０２中の情
報にアクセスするためのこの技術は、Ｌ２キャッシュ・
メモリ３１２（図８）にアクセスすることよりも高速で
ある。
【０１０４】これに対して、実アドレス・ルックアップ
動作が成功せず、（フィールド５０２ｆに記憶された）
インデックス５が、フィールド５０２ａ−ｈに記憶され
た最も以前にアクセスされたインデックスである場合、
回路２００は、図１２に示したように、インデックス５
の代わりにインデックス２をフィールド５０２ｆに記憶
する。さらに、活動ビット５０４ｆがクリアされて２進
値０になり、活動ビット５０４ｇが２進値１にセットさ
れる。
【０１０５】回路２００は、変換された実アドレスの実
アドレス・タグを記憶するようにキャッシュ・ディレク
トリ２１６（図７）中の（フィールド５０２ｆに対応す
る）関連する線も更新する。さらに、キャッシュ・メモ
リ・アレイ２０２の（フィールド５０２ｆに対応する）
関連する線が、フィールド５０２ｆの事前に記憶された
インデックス５に対応する修正された有効な情報を記憶
している場合、該情報はＬ２キャッシュ・メモリ３１２
に返される。このように、キャッシュ・メモリ・アレイ
２０２の関連する線は、変換された実アドレスに関する
入力された新しい情報を記憶するように空にされる。変
換された実アドレスに関する新しい情報ブロックをＬ２
キャッシュ・メモリ３１２から受け取ると、回路２００
はキャッシュ・メモリ・アレイ２０２の空にされた線に
該情報ブロックを書き込む。（フィールド５０２ｃおよ
び５０２ｇに記憶された）インデックス２がアクセス・
アドレスの実効アドレス・インデックスＥＡに一致した
ので、活動ビット５０４ｃおよび５０４ｇが２進値１に
セットされ、それによって、フィールド５０２ｃおよび
５０２ｇが該ビットの合同クラス内のNot Most Recentl
y Accessed（「ＮＭＲＡ」）インデックスを記憶してい
ることを示す。したがって、フィールド５０２ｃおよび
５０２ｇ中のインデックス２は置換されず、その代わり
にＮＭＲＡに指定される。
【０１０６】図１３も参照すると、フィールド５０２ａ
−ｈに記憶されたどのインデックスもアクセス・アドレ
スの実効アドレス・インデックスＥＡに一致せず、実ア
ドレス・ルックアップ操作が成功せず、（フィールド５
０２ｃに記憶された）インデックス２が、フィールド５
０２ａ−ｈに記憶された最も以前にアクセスされたイン
デックスである場合、回路２００は、図１３に示したよ
うに、インデックス２の代わりに新しいインデックス
（インデックス８）をフィールド５０２ｃに記憶する。
さらに、活動ビット５０４ｃがクリアされて２進値０に
なる。
【０１０７】回路２００は、変換された実アドレスの実
アドレス・タグを記憶するようにキャッシュ・ディレク
トリ２１６（図７）中の（フィールド５０２ｃに対応す
る）関連する線も更新する。さらに、キャッシュ・メモ
リ・アレイ２０２の（フィールド５０２ｃに対応する）
関連する線が、フィールド５０２ｃの事前に記憶された
インデックス２に対応する修正された有効な情報を記憶
している場合、該情報はＬ２キャッシュ・メモリ３１２
に返される。このように、キャッシュ・メモリ・アレイ
２０２の関連する線は、変換された実アドレスに関する
入力された新しい情報を記憶するように空にされる。変
換された実アドレスに関する新しい情報ブロックをＬ２
キャッシュ・メモリ３１２から受け取ると、回路２００
はキャッシュ・メモリ・アレイ２０２の空にされた線に
該情報ブロックを書き込む。
【０１０８】さらに、引き続き図１３を参照すると、フ
ィールド５０２ａ−ｈに記憶されたどのインデックスも
アクセス・アドレスの実効アドレス・インデックスＥＡ
に一致しないが、実アドレス・ルックアップ動作が、変
換された実アドレスに対応するキャッシュ・メモリ・ア
レイ２０２の線を見つけるのに成功し、キャッシュ・メ
モリ・アレイ２０２の見つかった線がフィールド５０２
ｃに関連している場合、図１３に示したように、回路２
００はインデックス２の代わりに新しいインデックス
（インデックス８）をフィールド５０２ｃに記憶し、活
動ビット５０４ｃをクリアして２進値０にする。この状
況は、インデックス２およびインデックス８が示す複数
の実効アドレスを実アドレスが有するエイリアシングの
一例である。
【０１０９】第１の典型的な実施例では、図８に関して
上記で詳しく論じたように、Ｌ２キャッシュ・メモリ３
１２のディレクトリに記録された１０ビット逆インデッ
クス・フィールドに応答して、キャッシュ・メモリ・ア
レイ２０２の見つかった線が識別される。
【０１１０】第２の典型的な実施例では、回路２００
は、単一の実アドレスに関する実効アドレスがすべて同
じ一次合同クラスを有し、そのため、そのような実効ア
ドレスがデコーダＣＡＭアレイ２１４の同じキャムレッ
トを選択するという物理制約を課す。したがって、特定
の実アドレスは、キャッシュ・メモリ・アレイ２０２の
事前に選択された線にしかマップできない。そのような
物理制約がある場合、図１４および１５に関して以下で
詳しく論じるように、キャッシュ・メモリ・アレイ２０
２の特定の線（と選択されたキャムレット内の該線の関
連項目）は、変換された実アドレスに関する情報を記憶
するものとして容易に識別することができる。そのよう
な技術では、普通なら逆インデックスを記憶するために
使用される余分のディレクトリ空間が不要になる。
【０１１１】したがって、マルチプレクサ２１０から得
た変換された実アドレスがキャッシュ・ディレクトリ２
１６（図７）から得た実アドレスに一致しない場合、回
路２００は、図７および８に関して上記で詳しく論じた
ように実アドレス・ルックアップ動作を実行する。実ア
ドレス・ルックアップ動作が成功しない場合、回路２０
０はキャムレット２２０の最も以前にアクセスされたキ
ャムレット項目にアクセス・アドレスＥＡのビット２44
ないし２51を書き込む。さらに、回路２００はそのよう
な最も以前にアクセスされたキャムレット項目の活動ビ
ットをクリアし、前にアクセス・アドレスＥＡに一致し
たキャムレット項目の活動ビットをセットし（それによ
ってＮＭＲＡを示し）、キャッシュ・ディレクトリ２１
６のキャムレット項目に関連する線を適切に更新し、
（第３のサイクルからしばらくして）アクセス・アドレ
スＥＡに関する情報が利用可能なとき、キャッシュ・メ
モリ・アレイ２０２のキャムレット項目に関連する線に
そのような情報を書き込む。実アドレス・ルックアップ
操作が、変換された実アドレスに対応するキャッシュ・
メモリ・アレイ２０２の線を見つけるのに成功する場
合、回路２００はキャッシュ・メモリ・アレイ２０２の
見つかった線に関連するキャムレット項目にアクセス・
アドレスＥＡのビット２44ないし２51を書き込む。さら
に、回路２００はそのようなキャムレット項目の活動ビ
ットをクリアし、前にアクセス・アドレスＥＡに一致し
たキャムレット項目の活動ビットをセットする。
【０１１２】図１４および１５は、図５のセミ・アソシ
アティブ・マッピングおよび図７の回路２００に応じて
情報をキャッシュするための、６００で全体的に示され
る第３の典型的な回路のブロック図である。図１４およ
び１５で、Ｌ１キャッシュ・メモリ・アレイ２０２（図
７）は、（それぞれＡL、ＢL、ＣL、ＤLと呼ばれる）４
つの上部サブアレイ６０２ａ−ｄと、（それぞれＡR、
ＢR、ＣR、ＤRと呼ばれる）４つの上部サブアレイ６０
４ａ−ｄとで形成されている。各サブアレイ６０２ａ−
ｄおよび６０４ａ−ｄはサイズが４キロバイトであり、
そのため、Ｌ１キャッシュ・メモリ・アレイ２０２のサ
イズは３２キロバイトになっている。各サブアレイは６
４本の線を有し、各線は６４バイト＝１６個の４バイト
・ワード（「１６Ｗ」）のブロックを記憶する。したが
って、Ｌ１キャッシュ・メモリ・アレイ２０２は２k＝
５１２本の線を有する。ここで、ｋ＝９である。
【０１１３】キャッシュ・ディレクトリ２１６（図７）
は４つの上部ディレクトリ単位（「ＤＩＲ」）６０６ａ
−ｄと４つの下部ディレクトリ単位６０８ａ−ｄとで形
成される。各ディレクトリ単位は６４本の線を有し、各
線は４０ビット・タグを記憶する。デコーダＣＡＭアレ
イ２１４（図７）は４つの上部ＣＡＭ単位６１０ａ−ｄ
と４つの下部ＣＡＭ単位６１２ａ−ｄとで形成される。
（図９−１３に関して上記で詳しく論じたように）各Ｃ
ＡＭ単位は６４本の線を有し、各線は９ビット・キャム
レット項目を有する。
【０１１４】キャムレットは８つのキャムレット項目を
含み、さらに具体的には、各ＣＡＭ単位６１０ａ−ｄお
よび６１２ａ−ｄから得た１つの項目を含む。各ＣＡＭ
単位が６４個の項目を有するので、ＣＡＭ単位６１０ａ
−ｄおよび６１２ａ−ｄは共に６４個のキャムレットを
提供する。アクセス・アドレスＥＡのビット２6ないし
２11に応じて６４個のキャムレットのうちの１つが選択
される。たとえば、アクセス・アドレスＥＡのビット２
6ないし２11が００００００である場合、各ＣＡＭ単位
６１０ａ−ｄおよび６１２ａ−ｄで線０が選択され、そ
れによって、選択されたキャムレット０が形成される。
【０１１５】ＣＡＭ単位６１０ａ−ｄはそれぞれディレ
クトリ単位６０６ａ−ｄに接続され、該ディレクトリ単
位はそれぞれサブアレイ６０２ａ−ｄと一体化されてい
る。同様に、ＣＡＭ単位６１２ａ−ｄはそれぞれディレ
クトリ単位６０８ａ−ｄに接続され、該ディレクトリ単
位はそれぞれサブアレイ６０４ａ−ｄと一体化されてい
る。具体的には、各ＣＡＭ単位、ディレクトリ単位、お
よびサブアレイが６４本の線を有する。したがって、接
続された単位６１０ａ、６０６ａ、６０２ａは、図６の
接続された単位１０２、１０４、１０６に関して上記で
論じたように動作し、図１４および１５中の他の７つの
接続された単位群のそれぞれについても同様である。
【０１１６】アクセス・アドレスＥＡのビット２6ない
し２11に応答して線０が選択され、ＣＡＭ単位６１０ａ
の線０がアクセス・アドレスＥＡのビット２12ないし２
19に一致する情報を記憶している場合、ＣＡＭ単位６１
０ａはディレクトリ単位６０６ａの線０およびサブアレ
イ６０２ａの線０を直接選択する。ディレクトリ単位６
０６ａは、ＣＡＭ単位６１０ａによって選択されたこと
に応答して、その線０に記憶された４０ビット・タグを
出力する。同様に、サブアレイ６０２ａはその線０に記
憶された１６ワード（６４バイト）情報ブロックを出力
する。さらに一般的に述べると、アクセス・アドレスＥ
Ａのビット２6ないし２11に応答して線ｙが選択され、
ＣＡＭ単位の線ｙが、アクセス・アドレスＥＡのビット
２12ないし２19に一致する情報を記憶している場合、Ｃ
ＡＭ単位はそれに接続されたディレクトリ単位およびサ
ブアレイの線ｙを直接選択する。ディレクトリ単位は、
それに接続されたＣＡＭ単位によって選択されたことに
応答して、その線ｙに記憶された４０ビット・タグを出
力する。同様に、接続されたサブアレイはその線ｙに記
憶された１６ワード情報ブロックを出力する。ディレク
トリ単位のどの線も、ディレクトリ単位に接続されたＣ
ＡＭ単位によって選択されなかった場合、ディレクトリ
単位の４０ビット出力は高インピーダンスである。
【０１１７】図９−１３に関して上記で論じたように、
回路６００は、単一の実アドレスに関するすべての実効
アドレスが同じ一次合同クラスを有し、そのため、その
ような実効アドレスが同じキャムレットを選択するとい
う物理制約を課す。したがって、特定の実アドレスは、
サブアレイ６０２ａ−ｄおよび６０４ａ−ｄの事前に選
択された線にしかマップできない。そのような物理制約
がある場合、選択されたキャムレットの特定の線（と、
同様に、特定の線に接続されたディレクトリ線およびサ
ブアレイ線）は、変換された実アドレスに関する記憶さ
れた情報に関連するものとして容易に識別することがで
きる。そのような技術では、普通なら逆インデックスを
記憶するために使用される余分のディレクトリ空間が不
要になる。
【０１１８】さらに具体的には、図１４および１５で
は、サブアレイ６０２ａ−ｄの４本の線のうちの１本ま
たはサブアレイ６０４ａ−ｄの４本の線のうちの１本
に、変換された実アドレスに関する情報を記憶すること
ができる。そのような設計を検討すると、第２サイクル
中に、すべてＣＡＭ単位６１２ａ−ｄまたはＣＡＭ単位
６１０ａ−ｄに含まれるように、変換された実アドレス
ＲＡのビット２12に応答してキャムレットの８本の線の
うちの４本が選択される。変換された実アドレスＲＡに
関する情報は、それぞれ選択された４本のキャムレット
線に接続された、４本のサブアレイ線のうちの１本に記
憶することができる。
【０１１９】回路６００がそのような物理制約を課すの
で、ＯＲゲート６２０ａがディレクトリ単位６０６ａお
よび６０８ａからの４０ビット出力に対して論理ＯＲ演
算を実行し、ＯＲゲート６２０ａからの４０ビット出力
が比較機構６２２ａによって入力される。同様に、ＯＲ
ゲート６２０ｂがディレクトリ単位６０６ｂおよび６０
８ｂからの４０ビット出力に対して論理ＯＲ演算を実行
し、ＯＲゲート６２０ｂからの４０ビット出力が比較機
構６２２ｂによって入力される。さらに、ＯＲゲート６
２０ｃがディレクトリ単位６０６ｃおよび６０８ｃから
の４０ビット出力に対して論理ＯＲ演算を実行し、ＯＲ
ゲート６２０ｃからの４０ビット出力が比較機構６２２
ｃによって入力される。また、ＯＲゲート６２０ｄがデ
ィレクトリ単位６０６ｄおよび６０８ｄからの４０ビッ
ト出力に対して論理ＯＲ演算を実行し、ＯＲゲート６２
０ｄからの４０ビット出力が比較機構６２２ｄによって
入力される。
【０１２０】ＯＲゲート６２４は、ＯＲゲート６２０ａ
−ｄからの４０ビット出力に対して論理ＯＲ演算を実行
する。これら４０ビット出力のどれかのビットが論理値
「１」にセットされた場合、ＯＲゲート６２４の出力６
２６は論理値「１」にセットされる。このように、ＯＲ
ゲート６２４の出力６２６は、図７に関して上記で詳し
く論じたデコーダ・ヒット線２２３の機能を提供する。
【０１２１】変換された実アドレスＲＡのビット２12な
いし２51はそれぞれ、比較機構６２２ａ−ｄによって、
ＯＲゲート６２０ａ−ｄからの４０ビット出力と比較さ
れる。変換された実アドレスＲＡのビット２12ないし２
51がＯＲゲート６２０ａからの４０ビット出力に一致す
る場合、比較機構６２２ａは出力６２８ａを論理値
「１」にセットする。同様に、変換された実アドレスＲ
Ａのビット２12ないし２51がＯＲゲート６２０ｂからの
４０ビット出力に一致する場合、比較機構６２２ｂは出
力６２８ｂを論理値「１」にセットする。さらに、変換
された実アドレスＲＡのビット２12ないし２51がＯＲゲ
ート６２０ｃからの４０ビット出力に一致する場合、比
較機構６２２ｃは出力６２８ｃを論理値「１」にセット
する。また、変換された実アドレスＲＡのビット２12な
いし２51がＯＲゲート６２０ｄからの４０ビット出力に
一致する場合、比較機構６２２ｄは出力６２８ｄを論理
値「１」にセットする。
【０１２２】ＯＲゲート６３０は、出力６２８ａ−ｄに
対して論理ＯＲ演算を実行する。出力６２８ａ−ｄのど
れかが論理値「１」にセットされた場合、ＯＲゲート６
３０の出力６３２は論理値「１」にセットされる。この
ように、ＯＲゲート６３０の出力６３２は、図７に関し
て上記で詳しく論じたディレクトリ・ヒット線２２２の
機能を提供する。
【０１２３】アクセス・アドレスＥＡのビット２6ない
し２11に応答して、ＬＲＵアレイ６４０は、アクセス・
アドレスＥＡのビット２6−２11に応答してＣＡＭ単位
６１０ａ−ｄで選択された４本のキャムレット線にそれ
ぞれ接続された（サブアレイ６０２ａ−ｄ中の）４本の
サブアレイ線の相対的ＬＲＵ順序を、ＬＲＵ状況ビット
６３６を介して示す。さらに、ＬＲＵアレイ６４０は、
アクセス・アドレスＥＡのビット２6−２11に応答して
ＣＡＭ単位６１２ａ−ｄで選択された４本のキャムレッ
ト線にそれぞれ接続された（サブアレイ６０４ａ−ｄ中
の）４本のサブアレイ線の相対的ＬＲＵ順序を、６ビッ
トＬＲＵ状況ビット６３８を介して示す。たとえば、６
ビット状況ワード６３６は、サブアレイ６０２ｃ中の選
択された線がサブアレイ６０２ｂ中の選択された線より
も後にアクセスされ、サブアレイ６０２ｂ中の選択され
た線がサブアレイ６０２ａ中の選択された線よりも後に
アクセスされ、サブアレイ６０２ａ中の選択された線が
サブアレイ６０２ｄ中の選択された線よりも後にアクセ
スされたことを示すことができる。
【０１２４】書込み制御装置６３４は、変換された実ア
ドレスＲＡのビット２12を、比較機構６２２ａ−ｄの出
力６２８ａ−ｄと共に入力する。さらに、書込み制御装
置６３４はＬＲＵ状況ワード６３６および６３８をＬＲ
Ｕアレイ６４０から入力する。書込み制御装置６３４
は、これらの入力に応答して、制御線６４２ａ−ｄをそ
れぞれサブアレイ６０２ａ−ｄに出力する。さらに、書
込み制御装置６３４は、制御回線６４４ａ−ｄをそれぞ
れサブアレイ６０４ａ−ｄに出力する。分かりやすくす
るために、制御線６４２ａ−ｄおよび６４４ａ−ｄから
サブアレイ６０２ａ−ｄおよび６０４ａ−ｄへの接続は
図１４にも図１５にも図示しない。制御線６４２ａ−ｄ
および６４４ａ−ｄに応答して、８つのサブアレイ６０
２ａ−ｄおよび６０４ａ−ｄのうちの１つだけが、デー
タを入力するために選択される。
【０１２５】各サブアレイ６０２ａ−ｄは、情報を入力
するために選択されたことに応答して、図１４および１
５に示したように、書込みビット・スイッチ（「ＷＢ
Ｓ」）６４６から１６ワード情報を入力することができ
る。同様に、各サブアレイ６０４ａ−ｄは、情報を入力
するために選択されたことに応答して、図１４および１
５に示したように、書込みビット・スイッチ（「ＷＢ
Ｓ」）６４８から１６ワード情報を入力することができ
る。書込みビット・スイッチ６４６および６４８からの
１６ワード情報は４つの４ワード情報ブロックを含む。
【０１２６】ビット線デコーダ（「ＢＬＤ」）６５２
は、アクセス・アドレスＥＡのビット２5および２4に応
答して、書込みビット・スイッチ６４６に指示を出力す
る。さらに、書込みビット・スイッチ６４６はデータ・
バス６５０から４ワード（１６バイト）情報を入力す
る。書込みビット・スイッチ６４６は、ビット線デコー
ダ６５２からの指示に応答して、サブアレイ６０２ａ−
ｄに出力された４つの４ワード情報ブロックのうちの１
つにデータ・バス６５０から得た４ワード情報を挿入す
る。
【０１２７】同様に、ビット線デコーダ（「ＢＬＤ」）
６５４は、アクセス・アドレスＥＡのビット２5および
２4に応じて、書込みビット・スイッチ６４８に指示を
出力する。さらに、書込みビット・スイッチ６４８はデ
ータ・バス６５０から４ワード（１６バイト）情報を入
力する。書込みビット・スイッチ６４８は、ビット線デ
コーダ６５４からの指示に応答して、サブアレイ６０４
ａ−ｄに出力された４つの４ワード情報ブロックのうち
の１つにデータ・バス６５０から得た４ワード情報を挿
入する。
【０１２８】図１４および１５に示したように、各サブ
アレイ６０２ａ−ｄはそれぞれの１６ワード情報を読取
りビット・スイッチ（「ＲＢＳ」）６５６に出力するこ
とができる。アクセス・アドレスＥＡのビット２19ない
し２12に応答してサブアレイ６０２ａ−ｄのうちの１つ
だけが選択されるので、読取りビット・スイッチ６５６
は各サブアレイ６０２ａ−ｄから入力された１６ワード
情報を論理ＯＲする。ビット線デコーダ（「ＢＬＤ」）
６６０は、アクセス・アドレスＥＡのビット２5および
２4に応答して、読取りビット・スイッチ６５６に指示
を出力する。読取りビット・スイッチ６５６は、ビット
線デコーダ６６０からのこの指示に応答して、（論理Ｏ
Ｒされた１６ワード情報の）４つの４ワード情報ブロッ
クのうちの１つを選択して、選択した４ワード情報ブロ
ックをデータ・バス６６４に出力する。
【０１２９】同様に、図１４および１５に示したよう
に、各サブアレイ６０４ａ−ｄはそれぞれの１６ワード
情報を読取りビット・スイッチ（「ＲＢＳ」）６５８に
出力することができる。アクセス・アドレスＥＡのビッ
ト２19ないし２12に応答してサブアレイ６０４ａ−ｄの
うちの１つだけが選択されるので、読取りビット・スイ
ッチ６５８は各サブアレイ６０４ａ−ｄから入力された
１６ワード情報を論理ＯＲする。ビット線デコーダ
（「ＢＬＤ」）６６２は、アクセス・アドレスＥＡのビ
ット２5および２4に応答して、読取りビット・スイッチ
６５８に指示を出力する。読取りビット・スイッチ６５
８は、ビット線デコーダ６６２からのこの指示に応答し
て、（論理ＯＲされた１６ワード情報の）４つの４ワー
ド情報ブロックのうちの１つを選択して、選択した４ワ
ード情報ブロックをデータ・バス６６４に出力する。
【０１３０】４重セット・アソシアティブ・キャッシュ
に匹敵するヒット率を達成するために、Ｊ＝５である。
したがって、合同クラスの数（２k+j）はキャッシュ・
メモリ線の数（２k）よりも大きい。各キャッシュ・メ
モリ線は、１４ビット（アクセス・アドレスＥＡの２19
ないし２6）の復号に応答してアクセスされる。
【０１３１】アクセス・アドレスＥＡの１４（ｋ＋ｊ）
ビット、すなわち、２6ないし２19は各線の実効インデ
ックスまたは実効名を形成する。実効アドレスＥＡの合
同クラスは実効アドレスのインデックス（ｋ＋ｊ）アド
レス・ビットによって指定される。したがって、各合同
クラスは多数の実効アドレスを含み、該アドレスはすべ
て、同じインデックス（ｋ＋ｊ）アドレス・ビットを共
用する。アクセス・アドレスＥＡのビット２6ないし２
11は一次合同クラスを指定し、ビット２12ないし２19は
二次合同クラスを指定する。
【０１３２】具体的には、好ましい実施例では、サブア
レイ６０２ａ−ｄおよび６０４ａ−ｄの８本の線のうち
の１本に、変換された実アドレスに関する情報を記憶す
ることができる。図１４および１５と異なり、好ましい
実施例では、変換された実アドレスのビット２12はキャ
ムレットの８本の線のうちの４本を選択するのに使用さ
れない。したがって、変換された実アドレスに関する情
報はキャムレットの８本の線のうちのどれにでも記憶す
ることができる。
【０１３３】したがって、好ましい実施例にはＯＲゲー
ト６２０ａ−ｄが含まれていない。その代わり、好まし
い実施例には比較機構６２２ａ−ｄだけでなくさらに４
つの比較機構が含まれ、合計でそのような比較機構が８
つ含まれている。８つの比較機構はそれぞれ、ディレク
トリ単位６０６ａ−ｄおよび６０８ａ−ｄからの４０ビ
ット出力と変換された実アドレスＲＡを比較する。８つ
の比較機構すべてからの出力はＯＲゲート６３０および
書込み制御装置６３４によって入力される。
【０１３４】本発明の典型的な実施例およびその利点を
上記で詳しく説明したが、これらは限定的なものではな
く例示的なものとして説明したものである。本発明の範
囲および趣旨から逸脱せずに本発明に様々な変更、置
換、および修正を加えることができる。本発明の範囲お
よび趣旨は典型的な実施例によって限定されるものでは
なく、特許請求の範囲およびその等価物によってのみ定
義される。
【０１３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０１３６】（１）各クラスがそれぞれ複数の第１メモ
リ位置を含む、情報を記憶するための複数のクラスの複
数の第１メモリ位置と、前記第１メモリ位置から得た情
報を記憶するための複数の第２メモリ位置と、各ディレ
クトリ位置がそれぞれ複数のクラス中の複数の第１メモ
リ位置のどれにでも第２メモリ位置を関係付けることが
できる、前記第１および第２メモリ位置に関する情報を
記憶するための複数のディレクトリ位置とを備える、情
報をキャッシュするための回路。 （２）特定のディレクトリ位置が特定のクラス中の特定
の第１メモリ位置に特定の第２メモリ位置を関係付け、
他のディレクトリ位置が前記特定のクラス中の他の第１
メモリ位置に他の第２メモリ位置を関係付けることを特
徴とする上記（１）に記載の回路。 （３）前記ディレクトリ位置が他の特定のクラス中の他
の第１メモリ位置に他の第２メモリ位置を関係付けるこ
とを妨げずに、特定のディレクトリ位置が、特定のクラ
ス中の特定の第１メモリ位置に特定の第２メモリ位置を
関係付けることを特徴とする上記（１）に記載の回路。 （４）前記ディレクトリ位置に記憶された前記情報が、
前記第２メモリ位置に記憶する情報の供給源である前記
第１メモリ位置を示す情報を含むことを特徴とする上記
（１）に記載の回路。 （５）前記ディレクトリ位置に記憶された前記情報が、
前記第２メモリ位置に記憶する情報の供給源である前記
第１メモリ位置のアドレスのすべてのビットよりも少な
いビットを含むことを特徴とする上記（４）に記載の回
路。 （６）各前記ディレクトリ位置がそれぞれの実効アドレ
ス情報およびそれぞれの実アドレス情報を記憶できるこ
とを特徴とする上記（１）に記載の回路。 （７）さらに、前記ディレクトリ位置の前記実効アドレ
ス情報と１つの前記第１メモリ位置の実効アドレスを比
較し、それに応じて少なくとも１つの第１信号を出力す
るための回路を備えることを特徴とする上記（６）に記
載の回路。 （８）さらに、前記実効アドレスが特定のディレクトリ
位置の前記実効アドレス情報に一致することを前記第１
信号が示すのに応じて、少なくとも１つの前記第２メモ
リ位置から得た情報を出力するための回路を備えること
を特徴とする上記（７）に記載の回路。 （９）さらに、前記実効アドレスを実アドレスに変換す
るための回路を備えることを特徴とする上記（７）に記
載の回路。 （１０）さらに、少なくとも１つの前記ディレクトリ位
置の前記実アドレス情報と前記実アドレスを比較し、そ
れに応じて少なくとも１つの第２信号を出力するための
回路を備えることを特徴とする上記（９）に記載の回
路。 （１１）さらに、前記実アドレスが前記特定のディレク
トリ位置の前記実アドレス情報に一致することを前記第
２信号が示し、前記実効アドレスが前記特定のディレク
トリ位置の前記実効アドレス情報に一致しないことを前
記第１の信号が示すのに応じて、特定のディレクトリ位
置の前記実効アドレス情報を前記実効アドレスに一致す
るように修正するための回路を備えることを特徴とする
上記（１０）に記載の回路。 （１２）前記比較用の回路が、前記実効アドレスが前記
特定のディレクトリ位置の前記実効アドレス情報に一致
することを前記第１信号が示すのに応じて、特定のディ
レクトリ位置の前記実アドレス情報と前記実アドレスを
比較することを特徴とする上記（１０）に記載の回路。 （１３）さらに、前記実アドレスが特定のディレクトリ
位置の前記実アドレス情報に一致することを前記第２信
号が示すのに応じて、少なくとも１つの前記第２メモリ
位置から情報を入力するための回路を備えることを特徴
とする上記（１０）に記載の回路。 （１４）特定のディレクトリ位置が特定のクラス中の特
定の第１メモリ位置に特定の第２メモリ位置を関係付
け、他のディレクトリ位置が前記特定のクラス中の他の
第１メモリ位置に他の第２メモリ位置を関係付けること
を特徴とする上記（１０）に記載の回路。 （１５）前記実アドレスが前記特定のディレクトリ位置
の前記実アドレス情報に一致せず、前記実アドレスが前
記他のディレクトリ位置の前記実アドレス情報に一致す
ることを前記第２信号が示すのに応じて、前記特定のデ
ィレクトリ位置が前記他のディレクトリ位置に比べてno
t-most-recently-allocated（ＮＭＲＡ）と指定される
ことを特徴とする上記（１４）に記載の回路。 （１６）各クラスがそれぞれ複数の第１メモリ位置を含
む、情報を記憶するための複数の一次／二次合同クラス
の複数の第１メモリ位置を含むシステム・メモリと、前
記システム・メモリに結合され、前記第１メモリ位置か
ら得た情報を記憶するための複数の第２メモリ位置を含
む、キャッシュ・メモリと、前記キャッシュ・メモリに
結合され、各ディレクトリ位置がそれぞれ複数のクラス
中の複数の第１メモリ位置のどれにでも第２メモリ位置
を関係付けることができる、前記第１および第２メモリ
位置に関する情報を記憶するための複数のディレクトリ
位置を含む、ディレクトリとを備える情報をキャッシュ
するための回路。 （１７）前記キャッシュ・メモリがＬ１キャッシュ・メ
モリであり、さらに、前記Ｌ１キャッシュとシステム・
メモリの間に結合された、前記第２メモリ位置のうちの
どれが前記第１メモリ位置から得た情報を記憶している
かを示す情報を記憶するためのＬ２キャッシュを備える
ことを特徴とする上記（１６）に記載の回路。 （１８）各前記ディレクトリ位置が、それぞれの実効ア
ドレス情報およびそれぞれの実アドレス情報を記憶でき
ることを特徴とする上記（１６）に記載の回路。 （１９）前記ディレクトリが前記実効アドレス情報を記
憶するための内容アドレス可能メモリ・アレイと、前記
実アドレス情報を記憶するためのキャッシュ・ディレク
トリとを備えることを特徴とする上記（１８）に記載の
回路。 （２０）さらに、１つの前記第１メモリ位置の実効アド
レスを前記ディレクトリの前記実効アドレス情報と比較
し、それに応じて少なくとも１つの第１信号を出力する
ための回路を備えることを特徴とする上記（１９）に記
載の回路。 （２１）前記比較用の回路が前記内容アドレス可能メモ
リ・アレイと一体であることを特徴とする上記（２０）
に記載の回路。 （２２）各クラスがそれぞれ複数の第１メモリ位置を含
み、複数のクラスの複数の第１メモリ位置の情報を記憶
するステップと、前記第１メモリ位置から得た情報を複
数の第２メモリ位置に記憶するステップと、前記第１お
よび第２メモリ位置に関する情報を、各ディレクトリ位
置がそれぞれ複数のクラス中の複数の第１メモリ位置の
どれにでも第２メモリ位置を関係付けることができる、
複数のディレクトリ位置に記憶するステップとを含む、
情報をキャッシュする方法。 （２３）前記第１および第２メモリ位置に関する情報を
記憶する前記ステップが、特定のクラス中の特定の第１
メモリ位置に特定の第２メモリ位置を関係付ける情報を
特定のディレクトリ位置に記憶するステップと、同時
に、前記特定のクラス中の他の第１メモリ位置に他の第
２メモリ位置を関係付ける情報を他のディレクトリ位置
に記憶するステップとを含むことを特徴とする上記（２
２）に記載の方法。 （２４）前記第１および第２メモリ位置に関する情報を
記憶する前記ステップが、前記ディレクトリ位置が他の
特定のクラス中の他の第１メモリ位置に他の第２メモリ
位置を関係付けることを妨げずに、特定のクラス中の特
定の第１メモリ位置に特定の第２メモリ位置を関係付け
る情報を特定のディレクトリ位置に記憶するステップを
含むことを特徴とする上記（２２）に記載の方法。 （２５）前記第１および第２メモリ位置に関する情報を
記憶する前記ステップが、前記第２メモリ位置に記憶す
る情報の供給源である前記第１メモリ位置を示す情報を
前記ディレクトリ位置に記憶するステップを含むことを
特徴とする上記（２２）に記載の方法。 （２６）前記第１メモリ位置を示す情報を記憶する前記
ステップが、前記第２メモリ位置に記憶する情報の供給
源である前記第１メモリ位置のアドレスのすべてのビッ
トよりも少ないビットを含む情報を前記ディレクトリ位
置に記憶するステップを含むことを特徴とする上記（２
５）に記載の方法。 （２７）前記第１および第２メモリ位置に関する情報を
記憶する前記ステップが、それぞれの実効アドレス情報
およびそれぞれの実アドレス情報を少なくとも１つの前
記ディレクトリ位置に記憶するステップを含むことを特
徴とする上記（２２）に記載の方法。 （２８）さらに、前記ディレクトリ位置の前記実効アド
レス情報と１つの前記第１メモリ位置の実効アドレスを
比較し、それに応じて少なくとも１つの第１信号を出力
するステップを含むことを特徴とする上記（２７）に記
載の方法。 （２９）さらに、前記実効アドレスが特定のディレクト
リ位置の前記実効アドレス情報に一致することを前記第
１信号が示すのに応じて、少なくとも１つの前記第２メ
モリ位置から得た情報を出力するステップを含むことを
特徴とする上記（２８）に記載の方法。 （３０）さらに、前記実効アドレスを実アドレスに変換
するステップを含むことを特徴とする上記（２８）に記
載の方法。 （３１）さらに、少なくとも１つの前記ディレクトリ位
置の前記実アドレス情報と前記実アドレスを比較し、そ
れに応じて少なくとも１つの第２信号を出力するステッ
プを含むことを特徴とする上記（３０）に記載の方法。 （３２）さらに、前記実アドレスが前記特定のディレク
トリ位置の前記実アドレス情報に一致することを前記第
２信号が示し、前記実効アドレスが前記特定のディレク
トリ位置の前記実効アドレス情報に一致しないことを前
記第１信号が示すのに応じて、特定のディレクトリ位置
の前記実効アドレス情報を前記実効アドレスに一致する
ように修正するステップを含むことを特徴とする上記
（３１）に記載の方法。 （３３）前記比較ステップが、前記実アドレスが前記特
定のディレクトリ位置の前記実効アドレス情報に一致す
ることを前記第１信号が示すのに応じて、特定のディレ
クトリ位置の前記実アドレス情報と前記実アドレスを比
較するステップを含むことを特徴とする上記（３１）に
記載の方法。 （３４）さらに、前記実アドレスが特定のディレクトリ
位置の前記実アドレス情報に一致することを前記第２信
号が示すのに応じて、少なくとも１つの前記第２メモリ
位置から情報を入力するステップを含むことを特徴とす
る上記（３１）に記載の方法。 （３５）前記第１および第２メモリ位置に関する情報を
記憶する前記ステップが、特定のクラス中の特定の第１
メモリ位置に特定の第２メモリ位置を関係付ける情報を
特定のディレクトリ位置に記憶するステップと、同時
に、前記特定のクラス中の他の第１メモリ位置に他の第
２メモリ位置を関係付ける情報を他のディレクトリ位置
に記憶するステップとを含むことを特徴とする上記（３
１）に記載の方法。 （３６）前記実アドレスが前記特定のディレクトリ位置
の前記実アドレス情報に一致せず、前記実アドレスが前
記他のディレクトリ位置の前記実アドレス情報に一致す
ることを前記第２信号が示すのに応じて、前記特定のデ
ィレクトリ位置を前記他のディレクトリ位置とに比べて
not-most-recently-allocated（ＮＭＲＡ）と指定する
ステップを含むことを特徴とする上記（３５）に記載の
方法。
【０１３７】
【発明の効果】本発明によれば、すべての可能なアドレ
スの範囲が複数のサブセットとして論理的に構成され、
どの瞬間にもサブセットの複数のアドレスに関する情報
を記憶しているようにキャッシュ・メモリを割り振るこ
とができる、情報をキャッシュする方法及び回路が提供
できる。
【図面の簡単な説明】
【図１】従来技術によって情報をキャッシュするための
典型的なマッピング技法の概念図である。
【図２】従来技術によって情報をキャッシュするための
典型的なマッピング技法の概念図である。
【図３】従来技術によって情報をキャッシュするための
典型的なマッピング技法の概念図である。
【図４】典型的なＣＭＯＳ ＣＡＭセルの概略電気回路
図である。
【図５】好ましい実施例によって情報をキャッシュする
ためのセミ・アソシアティブ・マッピング技術の概念図
である。
【図６】図５のセミ・アソシアティブ・マッピング技術
によって情報をキャッシュするための第１典型的な回路
のブロック図である。
【図７】図５のセミ・アソシアティブ・マッピング技術
によって情報をキャッシュするための第２典型的な回路
のブロック図である。
【図８】第１および第２処理システムとレベル２（「Ｌ
２」）キャッシュ・メモリとを含む典型的なシステムの
ブロック図である。
【図９】図７の回路の典型的なキャムレットの概念図で
ある。
【図１０】図７の回路の典型的なキャムレットの概念図
である。
【図１１】図７の回路の典型的なキャムレットの概念図
である。
【図１２】図７の回路の典型的なキャムレットの概念図
である。
【図１３】図７の回路の典型的なキャムレットの概念図
である。
【図１４】図５のセミ・アソシアティブ・マッピング技
術および図７の回路によって情報をキャッシュするため
の第３の典型的な回路のブロック図である。
【図１５】図５のセミ・アソシアティブ・マッピング技
術および図７の回路によって情報をキャッシュするため
の第３の典型的な回路のブロック図である。
【符号の説明】
１０ キャッシュ・ディレクトリ １２ マトリックス ２０ ＣＭＯＳ ＣＡＭセル ２２ 一致線 ３０ キャッシュ・ディレクトリ １００ 回路 １０２ キャッシュ・メモリ・アレイ １０４ キャッシュ・ディレクトリ １０６ デコーダＣＡＭアレイ １０８ アクセス・アドレス １１０ デコーダ・ヒット線 １１２ 比較機構 １１６ 割当てカウンタ １１８ ２進デコーダ １２０ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート・チャン アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ ハノーヴァー・ロー ド 980 (72)発明者 ロバート・モリス・ミード アメリカ合衆国12592 ニューヨーク州ワ ッサイク アール・アール１ ボックス 46

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】各クラスがそれぞれ複数の第１メモリ位置
    を含む、情報を記憶するための複数のクラスの複数の第
    １メモリ位置と、 前記第１メモリ位置から得た情報を記憶するための複数
    の第２メモリ位置と、 各ディレクトリ位置がそれぞれ複数のクラス中の複数の
    第１メモリ位置のどれにでも第２メモリ位置を関係付け
    ることができる、前記第１および第２メモリ位置に関す
    る情報を記憶するための複数のディレクトリ位置とを備
    える、情報をキャッシュするための回路。
  2. 【請求項２】特定のディレクトリ位置が特定のクラス中
    の特定の第１メモリ位置に特定の第２メモリ位置を関係
    付け、他のディレクトリ位置が前記特定のクラス中の他
    の第１メモリ位置に他の第２メモリ位置を関係付けるこ
    とを特徴とする請求項１に記載の回路。
  3. 【請求項３】前記ディレクトリ位置が他の特定のクラス
    中の他の第１メモリ位置に他の第２メモリ位置を関係付
    けることを妨げずに、特定のディレクトリ位置が、特定
    のクラス中の特定の第１メモリ位置に特定の第２メモリ
    位置を関係付けることを特徴とする請求項１に記載の回
    路。
  4. 【請求項４】前記ディレクトリ位置に記憶された前記情
    報が、前記第２メモリ位置に記憶する情報の供給源であ
    る前記第１メモリ位置を示す情報を含むことを特徴とす
    る請求項１に記載の回路。
  5. 【請求項５】前記ディレクトリ位置に記憶された前記情
    報が、前記第２メモリ位置に記憶する情報の供給源であ
    る前記第１メモリ位置のアドレスのすべてのビットより
    も少ないビットを含むことを特徴とする請求項４に記載
    の回路。
  6. 【請求項６】各前記ディレクトリ位置がそれぞれの実効
    アドレス情報およびそれぞれの実アドレス情報を記憶で
    きることを特徴とする請求項１に記載の回路。
  7. 【請求項７】さらに、前記ディレクトリ位置の前記実効
    アドレス情報と１つの前記第１メモリ位置の実効アドレ
    スを比較し、それに応じて少なくとも１つの第１信号を
    出力するための回路を備えることを特徴とする請求項６
    に記載の回路。
  8. 【請求項８】さらに、前記実効アドレスが特定のディレ
    クトリ位置の前記実効アドレス情報に一致することを前
    記第１信号が示すのに応じて、少なくとも１つの前記第
    ２メモリ位置から得た情報を出力するための回路を備え
    ることを特徴とする請求項７に記載の回路。
  9. 【請求項９】さらに、前記実効アドレスを実アドレスに
    変換するための回路を備えることを特徴とする請求項７
    に記載の回路。
  10. 【請求項１０】さらに、少なくとも１つの前記ディレク
    トリ位置の前記実アドレス情報と前記実アドレスを比較
    し、それに応じて少なくとも１つの第２信号を出力する
    ための回路を備えることを特徴とする請求項９に記載の
    回路。
  11. 【請求項１１】さらに、前記実アドレスが前記特定のデ
    ィレクトリ位置の前記実アドレス情報に一致することを
    前記第２信号が示し、前記実効アドレスが前記特定のデ
    ィレクトリ位置の前記実効アドレス情報に一致しないこ
    とを前記第１の信号が示すのに応じて、特定のディレク
    トリ位置の前記実効アドレス情報を前記実効アドレスに
    一致するように修正するための回路を備えることを特徴
    とする請求項１０に記載の回路。
  12. 【請求項１２】前記比較用の回路が、前記実効アドレス
    が前記特定のディレクトリ位置の前記実効アドレス情報
    に一致することを前記第１信号が示すのに応じて、特定
    のディレクトリ位置の前記実アドレス情報と前記実アド
    レスを比較することを特徴とする請求項１０に記載の回
    路。
  13. 【請求項１３】さらに、前記実アドレスが特定のディレ
    クトリ位置の前記実アドレス情報に一致することを前記
    第２信号が示すのに応じて、少なくとも１つの前記第２
    メモリ位置から情報を入力するための回路を備えること
    を特徴とする請求項１０に記載の回路。
  14. 【請求項１４】特定のディレクトリ位置が特定のクラス
    中の特定の第１メモリ位置に特定の第２メモリ位置を関
    係付け、他のディレクトリ位置が前記特定のクラス中の
    他の第１メモリ位置に他の第２メモリ位置を関係付ける
    ことを特徴とする請求項１０に記載の回路。
  15. 【請求項１５】前記実アドレスが前記特定のディレクト
    リ位置の前記実アドレス情報に一致せず、前記実アドレ
    スが前記他のディレクトリ位置の前記実アドレス情報に
    一致することを前記第２信号が示すのに応じて、前記特
    定のディレクトリ位置が前記他のディレクトリ位置に比
    べてnot-most-recently-allocated（ＮＭＲＡ）と指定
    されることを特徴とする請求項１４に記載の回路。
  16. 【請求項１６】各クラスがそれぞれ複数の第１メモリ位
    置を含む、情報を記憶するための複数の一次／二次合同
    クラスの複数の第１メモリ位置を含むシステム・メモリ
    と、 前記システム・メモリに結合され、前記第１メモリ位置
    から得た情報を記憶するための複数の第２メモリ位置を
    含む、キャッシュ・メモリと、 前記キャッシュ・メモリに結合され、各ディレクトリ位
    置がそれぞれ複数のクラス中の複数の第１メモリ位置の
    どれにでも第２メモリ位置を関係付けることができる、
    前記第１および第２メモリ位置に関する情報を記憶する
    ための複数のディレクトリ位置を含む、ディレクトリと
    を備える情報をキャッシュするための回路。
  17. 【請求項１７】前記キャッシュ・メモリがＬ１キャッシ
    ュ・メモリであり、さらに、前記Ｌ１キャッシュとシス
    テム・メモリの間に結合された、前記第２メモリ位置の
    うちのどれが前記第１メモリ位置から得た情報を記憶し
    ているかを示す情報を記憶するためのＬ２キャッシュを
    備えることを特徴とする請求項１６に記載の回路。
  18. 【請求項１８】各前記ディレクトリ位置が、それぞれの
    実効アドレス情報およびそれぞれの実アドレス情報を記
    憶できることを特徴とする請求項１６に記載の回路。
  19. 【請求項１９】前記ディレクトリが前記実効アドレス情
    報を記憶するための内容アドレス可能メモリ・アレイ
    と、 前記実アドレス情報を記憶するためのキャッシュ・ディ
    レクトリとを備えることを特徴とする請求項１８に記載
    の回路。
  20. 【請求項２０】さらに、１つの前記第１メモリ位置の実
    効アドレスを前記ディレクトリの前記実効アドレス情報
    と比較し、それに応じて少なくとも１つの第１信号を出
    力するための回路を備えることを特徴とする請求項１９
    に記載の回路。
  21. 【請求項２１】前記比較用の回路が前記内容アドレス可
    能メモリ・アレイと一体であることを特徴とする請求項
    ２０に記載の回路。
  22. 【請求項２２】各クラスがそれぞれ複数の第１メモリ位
    置を含み、複数のクラスの複数の第１メモリ位置の情報
    を記憶するステップと、 前記第１メモリ位置から得た情報を複数の第２メモリ位
    置に記憶するステップと、 前記第１および第２メモリ位置に関する情報を、各ディ
    レクトリ位置がそれぞれ複数のクラス中の複数の第１メ
    モリ位置のどれにでも第２メモリ位置を関係付けること
    ができる、複数のディレクトリ位置に記憶するステップ
    とを含む、情報をキャッシュする方法。
  23. 【請求項２３】前記第１および第２メモリ位置に関する
    情報を記憶する前記ステップが、 特定のクラス中の特定の第１メモリ位置に特定の第２メ
    モリ位置を関係付ける情報を特定のディレクトリ位置に
    記憶するステップと、 同時に、前記特定のクラス中の他の第１メモリ位置に他
    の第２メモリ位置を関係付ける情報を他のディレクトリ
    位置に記憶するステップとを含むことを特徴とする請求
    項２２に記載の方法。
  24. 【請求項２４】前記第１および第２メモリ位置に関する
    情報を記憶する前記ステップが、前記ディレクトリ位置
    が他の特定のクラス中の他の第１メモリ位置に他の第２
    メモリ位置を関係付けることを妨げずに、特定のクラス
    中の特定の第１メモリ位置に特定の第２メモリ位置を関
    係付ける情報を特定のディレクトリ位置に記憶するステ
    ップを含むことを特徴とする請求項２２に記載の方法。
  25. 【請求項２５】前記第１および第２メモリ位置に関する
    情報を記憶する前記ステップが、前記第２メモリ位置に
    記憶する情報の供給源である前記第１メモリ位置を示す
    情報を前記ディレクトリ位置に記憶するステップを含む
    ことを特徴とする請求項２２に記載の方法。
  26. 【請求項２６】前記第１メモリ位置を示す情報を記憶す
    る前記ステップが、前記第２メモリ位置に記憶する情報
    の供給源である前記第１メモリ位置のアドレスのすべて
    のビットよりも少ないビットを含む情報を前記ディレク
    トリ位置に記憶するステップを含むことを特徴とする請
    求項２５に記載の方法。
  27. 【請求項２７】前記第１および第２メモリ位置に関する
    情報を記憶する前記ステップが、それぞれの実効アドレ
    ス情報およびそれぞれの実アドレス情報を少なくとも１
    つの前記ディレクトリ位置に記憶するステップを含むこ
    とを特徴とする請求項２２に記載の方法。
  28. 【請求項２８】さらに、前記ディレクトリ位置の前記実
    効アドレス情報と１つの前記第１メモリ位置の実効アド
    レスを比較し、それに応じて少なくとも１つの第１信号
    を出力するステップを含むことを特徴とする請求項２７
    に記載の方法。
  29. 【請求項２９】さらに、前記実効アドレスが特定のディ
    レクトリ位置の前記実効アドレス情報に一致することを
    前記第１信号が示すのに応じて、少なくとも１つの前記
    第２メモリ位置から得た情報を出力するステップを含む
    ことを特徴とする請求項２８に記載の方法。
  30. 【請求項３０】さらに、前記実効アドレスを実アドレス
    に変換するステップを含むことを特徴とする請求項２８
    に記載の方法。
  31. 【請求項３１】さらに、少なくとも１つの前記ディレク
    トリ位置の前記実アドレス情報と前記実アドレスを比較
    し、それに応じて少なくとも１つの第２信号を出力する
    ステップを含むことを特徴とする請求項３０に記載の方
    法。
  32. 【請求項３２】さらに、前記実アドレスが前記特定のデ
    ィレクトリ位置の前記実アドレス情報に一致することを
    前記第２信号が示し、前記実効アドレスが前記特定のデ
    ィレクトリ位置の前記実効アドレス情報に一致しないこ
    とを前記第１信号が示すのに応じて、特定のディレクト
    リ位置の前記実効アドレス情報を前記実効アドレスに一
    致するように修正するステップを含むことを特徴とする
    請求項３１に記載の方法。
  33. 【請求項３３】前記比較ステップが、前記実アドレスが
    前記特定のディレクトリ位置の前記実効アドレス情報に
    一致することを前記第１信号が示すのに応じて、特定の
    ディレクトリ位置の前記実アドレス情報と前記実アドレ
    スを比較するステップを含むことを特徴とする請求項３
    １に記載の方法。
  34. 【請求項３４】さらに、前記実アドレスが特定のディレ
    クトリ位置の前記実アドレス情報に一致することを前記
    第２信号が示すのに応じて、少なくとも１つの前記第２
    メモリ位置から情報を入力するステップを含むことを特
    徴とする請求項３１に記載の方法。
  35. 【請求項３５】前記第１および第２メモリ位置に関する
    情報を記憶する前記ステップが、 特定のクラス中の特定の第１メモリ位置に特定の第２メ
    モリ位置を関係付ける情報を特定のディレクトリ位置に
    記憶するステップと、 同時に、前記特定のクラス中の他の第１メモリ位置に他
    の第２メモリ位置を関係付ける情報を他のディレクトリ
    位置に記憶するステップとを含むことを特徴とする請求
    項３１に記載の方法。
  36. 【請求項３６】前記実アドレスが前記特定のディレクト
    リ位置の前記実アドレス情報に一致せず、前記実アドレ
    スが前記他のディレクトリ位置の前記実アドレス情報に
    一致することを前記第２信号が示すのに応じて、前記特
    定のディレクトリ位置を前記他のディレクトリ位置とに
    比べてnot-most-recently-allocated（ＮＭＲＡ）と指
    定するステップを含むことを特徴とする請求項３５に記
    載の方法。
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