JPH05173880A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 フルアソシアティブ方式の小容量高速アドレ
ス変換機構のアドレス変換効率を高める。 【構成】 高速変換テーブル２のエントリには、有効Ｖ
ビット、スタックエントリ番号、ＭＰビット、仮想ペー
ジアドレス部、物理ページアドレス部が存在する。索引
の場合、セレクタはＭＰビットに応じて比較器３，６か
ら１ページか、２ページ単位かの仮想ページアドレスを
選択し、ＡＮＤゲート５でＶビットとの論理積のヒット
信号を通知する。セレクタ１０は結合器８，９から１ペ
ージか２ページ単位の物理アドレスを選択出力する。登
録の場合は、比較器７，１２，１３により物理アドレス
と仮想、物理ページアドレスの隣接ページの存在確認を
行い、比較器１５により変換テーブルとレジスタ１４の
スタックエントリ番号を確認する。ＡＮＤゲート１１で
各比較器とＶビットの論理積をとり本信号を通知し、フ
ラグを２ページ単位に変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速アドレス変換機構を
備える情報処理装置に関し、特に高速アドレス変換テー
ブルの使用方式に関する。

【０００２】

【従来の技術】従来、この種の情報処理装置において
は、アドレス変換を高速におこなうために高速アドレス
変換機構を備えるものが多い。高速アドレス変換機構に
ついては「Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」Ａ．Ｊ．Ｓ
ＭＩＴＨ ＡＣＭ Ｃｏｍｐｕｔｉｎｇ Ｓｕｒｖｅｙ
ｓ Ｖｏｌ１４、Ｎｏ．３ Ｓｅｐ．１９８２にＴＬＢ
（変換索引バッファ、Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏ
ｋａｓｉｄｅｂｕｆｆｅｒ）として詳しく記載されてい
る。

【０００３】

【発明が解決しようとする課題】従来の情報処理装置で
は、セットアソシアティブ（キャッシュが別々のセット
のラインに分割されるキャッシュメモリの実装）方式の
大容量アドレス変換機構や、フルアソシアティブ（エン
トリの探索が全てのラインについて行われるキャッシュ
メモリの実装）方式の小容量高速アドレス変換機構を備
えるものが多い。これらは限定されたハードウェア資源
を使用して高いアドレス変換効率を達成することを目的
としている。一方、画像データのような巨大なデータを
扱う場合、小容量の高速アドレス変換機構では扱うデー
タ量に対してアドレス変換テーブルの絶対的なエントリ
数が不足してしまいアドレス変換効率を低下させる原因
となる。このことを避けるために専用に大きなサイズの
ページを用意するものもあるが、オペレーティングシス
テムが一様にページを管理することができなくなるため
特定の目的にしか大きなサイズのページを利用できない
という課題があった。

【０００４】本発明は上述の課題に鑑みてなされたもの
であり、高速アドレス変換機構において使用エントリ数
を減らし高いアドレス変換効率を達成する情報処理装置
を提供することを目的としている。

【０００５】

【課題を解決するための手段】本発明の情報処理装置
は、高速アドレス変換機構を備える情報処理装置におい
て、現在処理装置が実行しているプロセスのプロセス番
号を保持する第１のレジスタと、プロセス番号を複数個
登録可能なスタック手段と、前記第１のレジスタ手段に
格納されているプロセス番号が登録されている前記スタ
ック手段のエントリ番号を保持する第２のレジスタ手段
と、前記スタック手段のエントリ番号を含む複数個のエ
ントリから構成される高速アドレス変換機構と、該高速
アドレス変換機構に含まれる変換テーブルのエントリが
１ページもしくは２ページを単位としたアドレス変換結
果のどちらであるかを示すフラグ手段と、前記フラグ手
段の出力に対応して前記変換テーブルの索引をおこなう
変換テーブル索引手段と、前記変換テーブルにアドレス
変換結果を登録するに際して、登録すべきアドレスの仮
想ページアドレスと物理ページアドレスが共に隣接して
いる１ページを単位としたアドレス変換結果エントリが
変換テーブルに存在することを検出する隣接ページ検出
手段と、前記変換テーブルエントリに登録されている前
記スタック手段のエントリ番号が前記第２のレジスタ手
段と一致することを検出する同一プロセス番号検出手段
と、前記隣接ページ検出手段および前記同一プロセス番
号検出手段の出力に応答して検出された隣接ページエン
トリに含まれる前記フラグ手段を２ページを単位とした
アドレス変換結果に変更するフラグ変更手段を備えてい
る。

【０００６】

【作用】上記の構成によれば、フラグ手段によって高速
アドレス変換機構に含まれる変換テーブルのエントリ
が、１ページもしくは２ページを単位としたアドレス変
換結果のどちらであるかを示し、そのフラグ手段の出力
に対応して変換テーブル索引手段が変換テーブルの索引
を行い。変換テーブルにアドレス変換結果を登録する場
合には、隣接ページ検出手段により登録すべきアドレス
の仮想ページアドレスと、物理ページアドレスが共に隣
接している１ページを単位としたアドレス変換結果エン
トリが変換テーブルに存在することを検出し、同一プロ
セス番号検出手段によって変換テーブルエントリに登録
されているエントリが登録されたときのプロセスのエン
トリ番号と、第２のレジスタ手段に格納されている現在
動作中のプロセスのエントリ番号の一致を検出して、フ
ラグ変更手段が隣接ページ検出手段と、同一プロセス番
号検出手段の両方の出力に応答して検出された隣接ペー
ジエントリに含まれるフラグ手段を、２ページを単位と
したアドレス変換結果に変更するので、共有プロセスシ
ステムにおける高速アドレス変換機構の使用エントリ数
を減らし、変換効率を向上させることができる。

【０００７】

【実施例】次に本発明の一実施例について図面を参照し
て説明する。

【０００８】本実施例はフルアソシアティブ方式の高速
アドレス変換機構の例を示すものであり、また図１はあ
る１つのエントリについて図示したものである。

【０００９】図において、１は変換すべき仮想アドレス
を保持する仮想アドレスレジスタである。１６は処理中
のプロセスに与えられたプロセス番号を保持するレジス
タである。１７はプロセス番号を複数個登録するスタッ
クである。１４はレジスタ１６に設定されているプロセ
ス番号が格納されているプロセス番号スタック１７のエ
ントリを示すレジスタである。オペレーティングシステ
ムがプロセスを切り替えるときプロセス番号がレジスタ
１６にロードされる。このときスタック１７の内容を調
べ同じプロセス番号が格納されているかどうかを調べ
る。仮にｉ番目のエントリが既に登録されていた場合は
レジスタ１４にはスタックエントリを示すｉが格納され
る。未登録であった場合は空いたエントリにプロセス番
号を登録しそのスタックエントリ番号をレジスタ１４に
格納する。空いたエントリがない場合はあらかじめ定め
られた方法により適当なエントリを選択しそのエントリ
に対して登録処理をおこない、レジスタ１４にそのスタ
ックエントリ番号を格納する。２は高速アドレス変換用
の変換テーブルである。変換テーブル２のエントリは５
つのフィールドで構成される。すなわち、そのエントリ
が有効であることを示すＶビット、そのエントリが登録
されたときに動作していたプロセスのプロセス番号が登
録されているプロセススタックのエントリ番号、そのエ
ントリが１ページを単位としたエントリであるか２ペー
ジを基本としたエントリであるかを示すマルチページ
（ＭＰ）ビット、仮想ページアドレス部、それに対応す
る物理ページアドレス部である。３は仮想ページアドレ
ス部の１ページを単位としたページアドレスの比較器、
６は同じく２ページを単位としたページアドレスの比較
器、４は比較器３と６の出力を選択するセレクタであ
る。５はセレクタ４の出力と変換テーブル２のＶビット
との論理積をとるＡＮＤゲート、８は１ページを単位と
した物理アドレス生成用結合器、９は２ページを単位と
した物理アドレス生成用結合器である。１０は結合器８
と結合器９の出力を選択して物理アドレスを出力するセ
レクタである。

【００１０】７は物理アドレスの２ページ単位のページ
アドレスを比較する比較器であり、１２は変換テーブル
２の仮想ページアドレスと物理ページアドレスの奇数ペ
ージまたは偶数ページを確認する比較器、１３は登録す
る仮想ページアドレスと物理ページアドレスの奇数また
は偶数ページを確認する比較器であり、以上で構成され
ている。

【００１１】なお、図１の場合は説明を簡単にするため
に、上述の比較器、セレクタ、ＡＮＤゲート等は変換テ
ーブル２の１エントリ分を例として示したものであり、
実際には図示していない各エントリ毎に存在するもので
ある。

【００１２】つぎにアドレス変換テーブルの索引の動作
について説明する。比較器３により仮想アドレスレジス
タ１に格納されている仮想アドレスのページアドレス部
と変換テーブルエントリの仮想ページアドレス部が一致
しているかどうかを比較する。比較器６で仮想アドレス
レジスタ１に格納されている仮想アドレスのページアド
レスの最下位１ビットを除いた部分と、変換テーブルエ
ントリの仮想ページアドレス部の最下位１ビットを除い
た部分が一致しているかどうかを比較する。すなわち比
較器６は、２ページを単位として仮想アドレスが一致し
ているかどうかを判定している。セレクタ４は比較器３
と比較器６の出力を、変換テーブルエントリのＭＰビッ
トの値に応じて選択する。ＭＰビットが０のとき変換テ
ーブルに登録されているのは１ページを単位としたペー
ジアドレスなので比較器３の出力を選択し、ＭＰビット
１のとき変換テーブル２に登録されているのは２ページ
を単位としたページアドレスなので比較器６の出力を選
択する。

【００１３】ＡＮＤゲート５はセレクタ４の出力と変換
テーブルのＶビットの論理積をとり有効な変換テーブル
エントリに対するヒット信号を信号線Ｌ１をつうじて通
知する。他方、結合器８は仮想アドレスレジスタ１に格
納されている仮想アドレスのページ内アドレスと変換テ
ーブルに含まれる物理ページアドレス部を結合して物理
アドレスを生成する。また、結合器９は仮想アドレスレ
ジスタ１に格納されている仮想アドレスのページアドレ
スの最下位ビットとページ内アドレスと変換テーブル２
に含まれる物理ページアドレスの最下位１ビットを除い
た部分を結合し２ページを単位とした物理アドレスを生
成する。セレクタ１０は結合器８と結合器９の出力を変
換テーブルエントリのＭＰビットの値に応じて選択し、
信号線Ｌ１の出力に対応した物理アドレスとして出力す
る。

【００１４】次に、アドレス変換テーブルへの登録の動
作について説明する。アドレス変換テーブル２を索引し
た結果ＡＤＮゲート５より信号線Ｌ１を通じてヒットが
報告されないとき、仮想アドレスレジスタ１に保持され
ている仮想アドレスに対応した物理アドレスはアドレス
変換テーブル２に格納されていないことになる。このと
き仮想アドレスレジスタ１に格納されている仮想アドレ
スをもとにして、アドレス変換用ページ表を索引する事
で対応する物理ページアドレスが得られその結果が変換
テーブル２に登録される。アドレス変換テーブル２への
登録に際して、それまでに隣接するページアドレスが変
換テーブル２にすでに登録されていないか検索をおこな
う。比較器６の出力は仮想アドレスの２ページ単位のペ
ージアドレスが変換テーブルに格納された仮想ページア
ドレス部の２ページ単位のページアドレスと一致するこ
とを示す。また、比較器７はページ表を索引することで
得られた物理アドレスの２ページ単位のページアドレス
が変換テーブルに格納された物理ページアドレス部の２
ページ単位のページアドレスと一致することを示す。比
較器１２は変換テーブルに登録されている仮想ページア
ドレスと物理ページアドレスが共に奇数ページまたは偶
数ページにあることをしめす。比較器１３は変換テーブ
ル２に登録すべき仮想ページアドレスと物理ページアド
レスが共に奇数ページまたは偶数ページにあることをし
めす。また、比較器１５は変換テーブル２に格納された
プロセススタックエントリ番号が、スタックエントリ番
号レジスタ１４に格納されている現在動作中のプロセス
のプロセス番号が格納されているスタック１７のエント
リと一致することを示す。ＡＮＤゲート１１は比較器
６，７，１２，１３，１５の出力と変換テーブル２のＶ
ビットの論理積をとり有効な変換テーブルエントリに対
する一致信号を信号線Ｌ２をつうじて通知する。

【００１５】本信号（ＮＥＩＧＨＢＯＲ）が通知された
ときアドレス変換テーブル２への登録は新たなエントリ
におこなうのではなくＮＥＩＧＨＢＯＲ信号が出力され
た変換テーブルのエントリにたいしておこなわれる。す
なわち一部ページの縮退（無効処理）を行う、該当する
エントリのＭＰビットに１をセットし２ページを単位と
した登録にする。

【００１６】なお、本実施例はフルアソシアティブ構成
の高速アドレス変換機構について説明したが、セットア
ソシアティブ構成・ダイレクトマッピングでも同様なこ
とが実現できる。

【００１７】

【発明の効果】以上説明したように本発明は、高速アド
レス変換機構を備える情報処理装置において、現在処理
装置が実行しているプロセスのプロセス番号を保持する
第１のレジスタと、プロセス番号を複数個登録可能なス
タック手段と、第１のレジスタ手段に格納されているプ
ロセス番号が登録されているスタック手段のエントリ番
号を保持する第２のレジスタ手段と、スタック手段のエ
ントリ番号を含む複数個のエントリから構成される高速
アドレス変換機構と、高速アドレス変換機構に含まれる
変換テーブルのエントリが１ページもしくは２ページを
単位としたアドレス変換結果のどちらであるかを示すフ
ラグ手段と、そのフラグ手段の出力に対応して変換テー
ブルの索引をおこなう変換テーブル索引手段と、変換テ
ーブルにアドレス変換結果を登録するに際して、登録す
べきアドレスの仮想ページアドレスと物理ページアドレ
スが共に隣接している１ページを単位としたアドレス変
換結果エントリが変換テーブルに存在することを検出す
る隣接ページ検出手段と、変換テーブルエントリに登録
されているスタック手段のエントリ番号が第２のレジス
タ手段と一致することを検出する同一プロセス番号検出
手段と、隣接ページ検出手段および同一プロセス番号検
出手段の出力に応答して検出された隣接ページエントリ
に含まれるフラグ手段を２ページを単位としたアドレス
変換結果に変更するフラグ変更手段により、隣接するペ
ージに対する高速アドレス変換バッファの２エントリを
１エントリに縮退し使用エントリ数を減らすことで効率
よくアドレス変換テーブルを使用できるという効果があ
る。

【００１８】また、同じプロセスのみにページの縮退を
制限するために高速アドレス変換テーブルの無効化処理
が容易になるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例による情報処理装置の構成を
示す図である。

【符号の説明】

１，１４，１６ レジスタ ２ アドレス変換テーブル ３，６，７，１２，１３，１５ 比較器 ４，１０ セレクタ ５，１１ ＡＮＤゲート ８，９ 結合器 １７ スタック

Claims (1)

【特許請求の範囲】
1. 【請求項１】 高速アドレス変換機構を備える情報処理
   装置において、現在処理装置が実行しているプロセスの
   プロセス番号を保持する第１のレジスタと、プロセス番
   号を複数個登録可能なスタック手段と、前記第１のレジ
   スタ手段に格納されているプロセス番号が登録されてい
   る前記スタック手段のエントリ番号を保持する第２のレ
   ジスタ手段と、前記スタック手段のエントリ番号を含む
   複数個のエントリから構成される高速アドレス変換機構
   と、該高速アドレス変換機構に含まれる変換テーブルの
   エントリが１ページもしくは２ページを単位としたアド
   レス変換結果のどちらであるかを示すフラグ手段と、前
   記フラグ手段の出力に対応して前記変換テーブルの索引
   をおこなう変換テーブル索引手段と、前記変換テーブル
   にアドレス変換結果を登録するに際して、登録すべきア
   ドレスの仮想ペーシアドレスと物理ページアドレスが共
   に隣接している１ページを単位としたアドレス変換結果
   エントリが変換テーブルに存在することを検出する隣接
   ページ検出手段と、前記変換テーブルエントリに登録さ
   れている前記スタック手段のエントリ番号が前記第２の
   レジスタ手段と一致することを検出する同一プロセス番
   号検出手段と、前記隣接ページ検出手段および前記同一
   プロセス番号検出手段の出力に応答して検出された隣接
   ページエントリに含まれる前記フラグ手段を２ページを
   単位としたアドレス変換結果に変更するフラグ変更手段
   を有することを特徴とする情報処理装置。