JPH05173883A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 フルアソシアティブ方式の小容量高速アドレ
ス変換機構のアドレス変換効率を高める。 【構成】 高速変換テーブル２のエントリには、ページ
フラグＭＰビット、有効Ｖビット、仮想計算機識別子、
仮想ページアドレス部、物理ページアドレス部が存在す
る。索引の場合、セレクタ４はＭＰビットに応じて比較
器３，６から１ページか、２ページ単位かの仮想ページ
アドレスを選択し、ＡＮＤゲート５でＶビットとの論理
積のヒット信号を通知する。セレクタ１０は結合器８，
９からの１ページか２ページ単位の物理アドレスを選択
出力する。登録の場合は、比較器７，１２，１３により
物理アドレスと仮想、物理ページアドレスの隣接ページ
の存在確認を行い、比較器１５により変換テーブルとレ
ジスタ１４の識別子を確認する。ＡＮＤゲート１１で各
比較器とＶビットの論理積をとり本信号を通知し、フラ
グを２ページ単位に変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速アドレス変換機構を
備える情報処理装置に関し、特に高速アドレス変換テー
ブルの使用方式に関する。

【０００２】

【従来の技術】従来、この種の情報処理装置において
は、アドレス変換を高速におこなうために高速アドレス
変換機構を備えるものが多い。高速アドレス変換機構に
ついては「Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」Ａ．Ｊ．Ｓ
ＭＩＴＨ ＡＣＭ Ｃｏｍｐｕｔｉｎｇ Ｓｕｒｖｅｙ
ｓ Ｖｏｌ１４、Ｎｏ．３ Ｓｅｐ．１９８２にＴＬＢ
（変換索引バッファ、Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏ
ｋａｓｉｄｅｂｕｆｆｅｒを表わす）として詳しく記載
されている。

【０００３】

【発明が解決しようとする課題】従来の情報処理装置で
は、セットアソシアティブ（キャッシュが別々のセット
のラインに分割されるキャッシュメモリの実装）方式の
大容量アドレス変換機構や、フルアソシアティブ（エン
トリの探索が全てのラインについて行われるキャッシュ
メモリの実装）方式の小容量高速アドレス変換機構を備
えるものが多い。これらは限定されたハードウェア資源
を使用して高いアドレス変換効率を達成することを目的
としている。一方、画像データのような巨大なデータを
扱う場合、小容量の高速アドレス変換機構では扱うデー
タ量に対してアドレス変換テーブルの絶対的なエントリ
数が不足してしまいアドレス変換効率を低下させる原因
となる。このことを避けるために専用に大きなサイズの
ページを用意するものもあるが、オペレーティングシス
テムが一様にページを管理することができなくなるため
特定の目的にしか大きなサイズのページを利用できない
という課題があった。

【０００４】本発明は上述の課題に鑑みてなされたもの
であり、高速アドレス変換機構における使用エントリ数
を減らすことにより、限定されたハードウェア資源を使
用して高いアドレス変換効率を達成できる情報処理装置
を提供することを目的としている。

【０００５】

【課題を解決するための手段】本発明の情報処理装置
は、高速アドレス変換機構を備える情報処理装置におい
て、現在処理装置に割り当てられている仮想計算機の識
別子を保持するレジスタと、仮想計算機識別子を含む複
数個のエントリから構成される高速アドレス変換機構
と、前記高速アドレス変換機構に含まれる変換テーブル
のエントリが１ページもしくは２ページを単位としたア
ドレス変換結果のどちらであるかを示すフラグ手段と、
前記フラグ手段の出力に対応して前記変換テーブルの索
引をおこなう変換テーブル索引手段と、前記変換テーブ
ルにアドレス変換結果を登録するに際して、登録すべき
アドレスの仮想ページアドレスと物理ページアドレスが
共に隣接している１ページを単位としたアドレス変換結
果エントリが変換テーブルに存在することを検出する隣
接ページ検出手段と、前記エントリに登録されている仮
想計算機識別子が前記レジスタと一致することを検出す
る同一仮想計算機検出手段と、前記隣接ページ検出手段
および前記同一仮想計算機検出手段の出力に応答して検
出された隣接ページエントリに含まれる前記フラグ手段
を２ページを単位としたアドレス変換結果に変更するフ
ラグ変換手段を有する。

【０００６】

【作用】上記の構成によれば、フラグ手段は高速アドレ
ス変換機構に含まれる変換テーブルのエントリが、１ペ
ージもしくは２ページを単位としたアドレス変換結果の
どちらであるかを示し、そのフラグ手段の出力に対応し
て変換テーブル索引手段が、変換テーブルの索引を行
い。変換テーブルにアドレス変換結果を登録する場合に
は、隣接ページ検出手段が登録すべきアドレスの仮想ペ
ージアドレスと、物理ページアドレスが共に隣接してい
る１ページを単位としたアドレス変換結果エントリが変
換テーブルに存在することを検出し、同一仮想計算機検
出手段が変換テーブルエントリに登録されている仮想計
算機識別子と、仮想計算機の識別子を保持するレジスタ
の識別子との一致を検出して、フラグ変更手段が隣接ペ
ージ検出手段と、同一仮想計算機検出手段の両方の出力
に応答して検出された隣接ページエントリに含まれるフ
ラグ手段のページ識別フラグを、２ページを単位とした
アドレス変換結果に変更するので、計算機共有システム
において、隣接するページに対する高速アドレス変換機
構の使用エントリ数を減らし、変換効率を高めることが
できる。

【０００７】

【実施例】次に本発明の一実施例について図面を参照し
て説明する。

【０００８】図１は、本発明の一実施例による情報処理
装置の構成図である。本実施例はフルアソシアティブ方
式の高速アドレス変換機構の例を示すものであり、また
図１はある１つのエントリについて図示したものであ
る。

【０００９】図１において、１は変換すべき仮想アドレ
スを保持する仮想アドレスレジスタである。２は高速ア
ドレス変換用の変換テーブルである。変換テーブル２の
エントリは５つのフィールドで構成される。すなわち、
そのエントリが有効であることを示すＶビット、そのエ
ントリが登録されたときに処理装置に割り当てられた仮
想計算機の識別子、そのエントリが１ページを単位とし
たエントリであるか２ページを基本としたエントリであ
るかを示すページ識別フラグとしてのマルチページ（Ｍ
Ｐ）ビット、仮想ページアドレス部、それに対応する物
理ページアドレス部である。３は仮想ページアドレス部
の１ページを単位としたページアドレスの比較器、６は
同じく２ページを単位としたページアドレスの比較器、
４は比較器３と６の出力を選択するセレクタである。５
はセレクタ４の出力と変換テーブル２のＶビットとの論
理積をとるＡＮＤゲート、８は１ページを単位とした物
理アドレス生成用の結合器、９は２ページを単位とした
物理アドレス生成用結合器である。１０は結合器８と結
合器９の出力を選択して物理アドレスとして出力するセ
レクタである。

【００１０】７は物理アドレスの２ページ単位のページ
アドレスを比較する比較器であり、１２は変換テーブル
２の仮想ページアドレスと物理ページアドレスの奇数ペ
ージまたは偶数ページを確認する比較器、１３は登録す
る仮想ページアドレスと物理ページアドレスの奇数また
は偶数ページを確認する比較器であり、１４は割り当て
仮想計算機識別子を格納している仮想計算機識別レジス
タ、１５は仮想計算機を識別するための比較器である。
１１は本信号（ＮＥＩＧＨＢＯＲ）の通知用のＡＮＤゲ
ートであり、以上で構成されている。

【００１１】なお、この図１の場合は説明を簡単にする
ために、上述の比較器、セレクタ、ＡＮＤゲート等は変
換テーブル２の１エントリ分を例として示したものであ
り、実際には図示していない各エントリ毎に存在するも
のである。

【００１２】つぎにアドレス変換テーブルの索引につい
て動作を説明する。比較器３により仮想アドレスレジス
タ１に格納されている仮想アドレスのページアドレス部
と変換テーブルエントリの仮想ページアドレス部が一致
しているかどうかを比較する。比較器６で仮想アドレス
レジスタ１に格納されている仮想アドレスのページアド
レスの最下位１ビットを除いた部分と、変換テーブルエ
ントリの仮想ページアドレス部の最下位１ビットを除い
た部分が一致しているかどうかを比較する。すなわち比
較器６は、２ページを単位として仮想アドレスが一致し
ているかどうかを判定している。セレクタ４は比較器３
と比較器６の出力を、変換テーブルエントリのＭＰビッ
トの値に応じて選択する。ＭＰビットが０のとき変換テ
ーブル２に登録されているのは１ページを単位としたペ
ージアドレスなので比較器３の出力を選択し、ＭＰビッ
ト１のとき変換テーブル２に登録されているのは２ペー
ジを単位としたページアドレスなので比較器６の出力を
選択する。

【００１３】ＡＮＤゲート５はセレクタ４の出力と変換
テーブル２のＶビットの論理積をとり有効な変換テーブ
ルエントリに対するヒット信号を信号線Ｌ１をつうじて
通知する。他方、結合器８は仮想アドレスレジスタ１に
格納されている仮想アドレスのページ内アドレスと変換
テーブル２に含まれる物理ページアドレス部を結合して
物理アドレスを生成する。また、結合器９は仮想アドレ
スレジスタ１に格納されている仮想アドレスのページア
ドレスの最下位ビットとページ内アドレスと変換テーブ
ル２に含まれる物理ページアドレスの最下位１ビットを
除いた部分を結合し２ページを単位とした物理アドレス
を生成する。セレクタ１０は結合器８と結合器９の出力
を変換テーブルエントリのＭＰビットの値に応じて選択
し、信号線Ｌ１の出力に対応した物理アドレスとして出
力する。

【００１４】次に、アドレス変換テーブルへの登録の動
作について説明する。アドレス変換テーブル２を索引し
た結果ＡＮＤゲート５より信号線Ｌ１を通じてヒットが
報告されないとき、仮想アドレスレジスタ１に保持され
ている仮想アドレスに対応した物理アドレスはアドレス
変換テーブル２に格納されていないことになる。このと
き仮想アドレスレジスタ１に格納されている仮想アドレ
スをもとにして、アドレス変換用ページ表を索引する事
で対応する物理ページアドレスが得られその結果が変換
テーブル２に登録される。アドレス変換テーブル２への
登録に際して、それまでに隣接するページアドレスが変
換テーブル２にすでに登録されていないか検索をおこな
う。比較器６の出力は仮想アドレスの２ページ単位のペ
ージアドレスが変換テーブル２に格納された仮想ページ
アドレス部の２ページ単位のページアドレスと一致する
ことを示す。また、比較器７はページ表を索引すること
で得られた物理アドレスの２ページ単位のページアドレ
スが変換テーブル２に格納された物理ページアドレス部
の２ページ単位のページアドレスと一致することを示
す。比較器１２は変換テーブル２に登録されている仮想
ページアドレスと物理ページアドレスが共に奇数ページ
または偶数ページにあることをしめす。比較器１３は変
換テーブルに登録すべき仮想ページアドレスと物理ペー
ジアドレスが共に奇数ページまたは偶数ページにあるこ
と仮想アドレスレジスタ１とページ表索引で得た物理ペ
ージアドレスから確認していることをしめす。また、比
較器１５は変換テーブル２に格納された仮想計算機識別
子が、仮想計算機識別レジスタ１４に格納されている現
在処理装置に割り当てられている仮想計算機の識別子と
一致することを示す。ＡＮＤゲート１１は比較器６，
７，１２，１３，１５の出力と変換テーブル２のＶビッ
トの論理積をとり有効な変換テーブルエントリに対する
一致信号を信号線Ｌ２をつうじて通知する。本信号（Ｎ
ＥＩＧＨＢＯＲ）が通知されたときアドレス変換テーブ
ル２への登録は新たなエントリにおこなうのではなくＮ
ＥＩＧＨＢＯＲ信号が出力された変換テーブルのエント
リにたいしておこなわれる。すなわち、一部ページの縮
退（無効処理）を行う、該当するエントリのＭＰビット
に１をセットし２ページを単位とした登録にする。な
お、本実施例はフルアソシアティブ構成の高速アドレス
変換機構について説明したが、セットアソシアティブ構
成・ダイレクトマッピングでも同様なことが実現でき
る。

【００１５】

【発明の効果】以上説明したように本発明は、高速アド
レス変換機構を備える情報処理装置において、現在処理
装置に割り当てられている仮想計算機の識別子を保持す
るレジスタと、仮想計算機識別子を含む複数個のエント
リから構成される高速アドレス変換機構と、高速アドレ
ス変換機構に含まれる変換テーブルのエントリが１ペー
ジもしくは２ページを単位としたアドレス変換結果のど
ちらであるかを示すフラグ手段と、そのフラグ手段の出
力に対応して変換テーブルの索引をおこなう変換テーブ
ル索引手段と、変換テーブルにアドレス変換結果を登録
するに際して、登録すべきアドレスの仮想ページアドレ
スと物理ページアドレスが共に隣接している１ページを
単位としたアドレス変換結果エントリが変換テーブルに
存在することを検出する隣接ページ検出手段と、変換テ
ーブルのエントリに登録されている仮想計算機識別子が
レジスタと一致することを検出する同一仮想計算機検出
手段と、隣接ページ検出手段および該同一仮想計算機検
出手段の出力に応答して検出された隣接ページエントリ
に含まれるフラグ手段を２ページを単位としたアドレス
変換結果に変更するフラグ変更手段により、隣接するペ
ージに対する高速アドレス変換バッファの２エントリを
１エントリに縮退し使用エントリ数を減らすことで効率
よくアドレス変換テーブルを使用できるという効果があ
る。また、同じ仮想計算機のみにページの縮退を制限す
るために高速アドレス変換テーブルの無効化処理が容易
になるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例による情報処理装置の構成を
示す図である。

【符号の説明】

１，１４ レジスタ ２ アドレス変換テーブル ３，６，７，１２，１３，１５ 比較器 ４，１０ セレクタ ５，１１ ＡＮＤゲート ８，９ 結合器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 高速アドレス変換機構を備える情報処理
   装置において、現在処理装置に割り当てられている仮想
   計算機の識別子を保持するレジスタと、仮想計算機識別
   子を含む複数個のエントリから構成される高速アドレス
   変換機構と、前記高速アドレス変換機構に含まれる変換
   テーブルのエントリが１ページもしくは２ページを単位
   としたアドレス変換結果のどちらであるかを示すフラグ
   手段と、前記フラグ手段の出力に対応して前記変換テー
   ブルの索引をおこなう変換テーブル索引手段と、前記変
   換テーブルにアドレス変換結果を登録するに際して、登
   録すべきアドレスの仮想ページアドレスと物理ページア
   ドレスが共に隣接している１ページを単位としたアドレ
   ス変換結果エントリが変換テーブルに存在することを検
   出する隣接ペーシ検出手段と、前記変換テーブルエント
   リに登録されている仮想計算機識別子が前記レジスタと
   一致することを検出する同一仮想計算機検出手段と、前
   記隣接ページ検出手段および前記同一仮想計算機検出手
   段の出力に応答して検出された隣接ページエントリに含
   まれる前記フラグ手段を２ページを単位としたアドレス
   変換結果に変更するフラグ変更手段を有することを特徴
   とする情報処理装置。