JPH04160614A - バッファ記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は主記憶装置、命令処理装置、入出力装置などか
らなる情報処理装置において、命令処理装置がバッファ
記憶を用いてデータを効率よくアクセスし、主記憶装置
に格納しているデータを効率よく処理できるようにした
バッファ記憶制御装置に関する。

〔従来の技術］ 情報処理装置は、データ、プログラム等を記憶する主記
憶装置と、プログラムに従いデータを処理する命令処理
装置と、データ、プログラム等の入出力を行う入出力装
置から構成されている。命令処理装置は主記憶装置に格
納されているデータを利用してデータ処理を進めるが、
この場合に、データを効率よくアクセスして処理が進め
られるように、バッファ記憶が備えられる。このバッフ
ァ記憶は、主記憶装置のデータの一部を格納するもので
、主記憶装置の実効的なアクセス時間を短縮し、命令処
理装置の処理能力を向上させるために小容量の高速の記
憶装置で構成される。データ処理を進める場合に、主記
憶装置の中の使用頻度が高いデータがバッファ記憶に残
されるように制御され、時間がかかる主記憶装置のアク
セス回数を減少させる。

このようなバッファ記憶をアクセス上の問題点の１つと
して、バッファ記憶を用いた仮想記憶方式のデータ処理
装置である仮想記憶システムにおけるバッファ記憶のシ
ノニム（ｓｙｎｏｎｙｍ）がある。

ここで、シノニムとは、仮想記憶システムにおいて、同
一の物理アドレスに対応する複数の論理アドレスのペー
ジのデータブロックのことである。

シノニムは、例えば、実記憶上のあるページを、仮想記
憶上で１つのユーザの仮想空間から別のユーザへの仮想
空間への割当てを変更することにより引き起こされて発
生する。すなわち、バッファ記憶をアクセスするアドレ
スとして、論理アドレスを使う場合に、ページング処理
によって、主記憶の同一実アドレスが異なる論理アドレ
スに割当てられることにより発生する。命令処理装置に
おいて、論理アドレスを用いてバッファ記憶をアクセス
する場合に、シノニムの制御を効率よく処理しないと、
バッファ記憶を効率よくアクセスできないことになる。

命令処理装置には、バッファ記憶を論理アドレスでアク
セスするための処理要素として、主記憶上のデータをブ
ロック単位で記憶するバッファ記憶（Ｂ　Ｓ　：　Ｂｕ
ｆｆｅｒ　Ｓｔｏｒａｇｅ）と、アクセスする論理アド
レスを物理アドレスに変換するアドレス変換バッファ　
（Ｔ　Ｌ　Ｂ　：　Ｔ　ｒａｎｓｌａｔｉｏｎ　Ｌｏｏ
ｋａｓｉｄｅＢｕｆｆｅｒ）と、バッファ記憶に登録さ
れているデータブロックのアドレスタグ（Ａ　ｄｄｒｅ
ｓｓ　Ｔ　ａｇ）をエントリとして登録するバッファア
ドレスアレイ（ＢＡＡ　：　Ｂｕｆｆｅｒ　Ａｄｄｒｅ
ｓｓＡｒｒａｙ）とが備えられる。

従来、上記３つの処理要素を並列に動作させてアクセス
処理する並列アクセス方式を用い、与えられたアクセス
すべき論理アドレスによりバッファ記憶を高速にアクセ
スする方式が考えられている。

第８図は、従来の命令処理装置におけるバッファ記憶制
御ユニットの要部構成の一例を示すブロック図である。

第８図のバッファ記憶制御ユニットは、並列アクセス方
式により高速にバッファ記憶をアクセスするようにした
構成例である。また、ここでは、論理アドレスによりア
クセスを行い、複数の論理アドレスに対応する同一実行
アドレスがアクセスされた場合のシノニムを検出し、シ
ノニム検出によりバッファ記憶の無効化が行われる要部
の回路構成例を示している。なお、仮想記憶システムに
おけるバッファ記憶のこの種のシノニムの検出および処
理機構は、例えば特開昭５６−１４０５７５号公報に開
示されている。

第８図において、１は論理アドレスレジスタであり、ア
クセスすべき論理アドレスが入力される。

２はアドレス変換バッファ、１００はバッファアドレス
アレイ、３はバッファ記憶である。バッファ記憶３は、
主記憶装置からのデータをブロック単位で記憶している
。論理アドレスレジスタｌの論理アドレスビットは３２
ビツトからなり、実アドレスに変換するアドレス変換の
対象となるビット位置の第Ｏビット〜第１９ビットと、
変換を受けないビット位置の第２０ビツト〜第３１ビツ
トに分けられる。また、アドレス変換バッファ（以下Ｔ
ＬＢと略称する）２は論理アドレスと実アドレスの変換
対より構成され、論理アドレスレジスタ１におけるアド
レス変換を行う論理アドレスの第Ｏビット〜第１９ビッ
トを入力すると、対応する実アドレス２ａが出力される
。バッファアドレスアレイ（以下ＢＡＡと略称する）１
００は、バッファ記憶（以下ＢＳと略称する）３のブロ
ック単位で格納しているデータブロックの対応する実ア
ドレスのアドレスタグを格納したメモリであり、ここで
は４０−（ＲＯＷＯ−ＲＯＷ３）より構成され、各ロー
は論理アドレスの第１６ビツト〜第１９ビツトの４ビツ
トにより番号付けられる１６のグループから構成されて
いる。比較回路１０１は、ＢＡＡｌｏｏへのアドレス入
力（論理アドレスの第２０ビツト〜第２４ビツト）に応
じて、ＢＡＡｌｏｏから読出された実アドレスと、ＴＬ
Ｂ２から得られた実アドレス２ａを比較し、一致する場
合には、当該ヒツト（ｂｉｔ）信号を論理ＩＩ　Ｉ　Ｉ
Ｔにする。このヒツト信号を入力するヒツトローデコー
ド回路１０２は、比較回路１０１の群から出力される論
理ＩＩ　Ｉ　ＩＴのヒツト信号をデコードしてロー選択
信号１０６を出力する。

ここで、４つのＲＯＷＯ〜ＲＯＷ３の内、論理アドレス
の第１６ビツト〜第１９ビツトにより番号付けられるグ
ループ（これを論理グループと呼ぶ）のヒツト信号がｒ
ｒ　Ｉ　ＩＴにならずに、別の論理グループ（これをシ
ノニムグループと呼ぶ）でｒｒ　Ｉ　ＩＴとなった場合
、ヒツトローデコード回路１ｏ２は、シノニムヒツト信
号１０７を′ｌ″′とする。シノニムヒツトデコード回
路１０８は、シノニムヒツト信号１０７を受けると、シ
ノニム無効化信号１０８ａを”　１　”とし、ＢＡＡｌ
ｏｏにおける当該グループのバリッドビットをロー番号
およびグループ番号を用いて無効化する。

また、ここでのＢＳ３は、４０−より構成されており、
アドレス変換を受ける論理アドレスの第１６ビツト〜第
１９ビツトおよびアドレス変換を受けない論理アドレス
の第２０ビツト〜第２７ビツトのアドレスビットにより
アクセスされる。ロー選択回路４がＢＳ３から読出され
たバッファデータの各ローのブロックのデータのうちの
１つのローデータを、論理ヒツトデコード回路１０２か
らのロー選択信号１０６にもとづいて選択し、読出しバ
ッファデータとして、例えば、命令制御ユニット等に出
力する。

さて、アクセスするデータの論理アドレスは、論理アド
レスレジスタ１にセットされる。アクセス処理が発行さ
れてデータの読出しを行う場合、論理アドレスレジスタ
１にセットされたそれぞれのアドレスビットを用いて、
ＴＬＢ２により論理アドレスが実アドレスに変換される
と同時に、ＢＡＡｌｏｏのアクセスと、ＢＳ３のアクセ
スとが行われる。ＢＡＡ　１００のアクセスで読出され
たバッファメモリの実アドレスとＴＬＢ２により変換さ
れた実アドレス２ａとが比較回路１０１により比較され
、ヒツトしたか否かが検出される。そして、ヒツトロー
デコード回路１０２によりヒツトしたロー番号が検出さ
れ、当該ロー番号がロー選択信号１０６として、ロー選
択回路４に与えられ、バッファ記憶３から一括して読出
されている各ローのブロックのデータの対応するブロッ
クを選択して取出す。

このように、第８図のバッファ記憶制御ユニットでは、
バッファ記憶をアクセスする場合のアクセス動作におい
て、与えられたアクセスすべき論理アドレスより、ＴＬ
Ｂ２とＢＡＡｌｏｏと、ＢＳ３との３つの処理要素が並
列に動作してアクセス処理を行うので、バッファ記憶の
読出しデータは高速にアクセスされる。

しかしながら、ＢＡＡｌｏｏに用いるメモリチップ設計
上の物理的な問題から、ＢＡＡｌｏｏから同時に読出す
データ量が多くなる場合、データの読出しが十分なアク
セス速度で行えなくなる。

この場合には、ＢＳ３から読出すバッファデータ４ａが
十分速いアクセスタイムで得られない問題がある。

これに対処する従来技術としては、例えば、特願昭６２
−２４７８０２号に記載されているように、論理アドレ
スでアクセスする第１バッファアドレスアレイと、論理
アドレスのアドレス変換を受ける部分を含まないアドレ
ス（実アドレス）でアクセスする第２バッファアドレス
アレイとを組み合せて、バッファアドレスアレイの機能
を実現し、バッファ記憶に登録されているデータのアク
セス制御を行う方式がある。この方式では、第１バッフ
ァアドレスアレイは、連想量（−括して同時に読出すデ
ータ幅）をロー数分だけとし、論理アドレスのアドレス
変換を受ける部分を含むアドレスによりアクセスされる
カラムより構成する。

これによりバッファ記憶のアドレスアレイの連想量を削
減できるので、バッファ記憶のアクセス速度を高速化で
きる。第２バッファアドレスアレイは、連想量をロー数
とグループ数の積だけとし、論理アドレスのアドレス変
換を受ける部分を含まないアドレス（実アドレス）によ
りアクセスされるカラムより構成する。これにより、第
２バッファアドレスアレイは、実アドレスでアクセスし
て、シノニムを同時に並列に読出し可能なものとするこ
とができ、シノニム制御が容易になる。

第９図は、このようなバッファ記憶制御ユニットの要部
構成を示すブロック図であり、前述の第１バッファアド
レスアレイと第２バッファアドレスアレイの２種類のバ
ッファアドレスアレイの組合わせで構成されるバッファ
アドレスアレイを使用する回路構成例を示している。第
９図において、１０は第１バッファアドレスアレイ、１
１０は第２バッファアドレスアレイ、１１１は比較回路
、１２はヒツトローデコード回路、１１２はヒツトロー
グループデコード回路である。

第１バッファアドレスアレイ１０は論理アドレスでアク
セスされるバッファアドレスアレイとなっており、ロー
数に等しい連想量を有する。また、この第１バッファア
ドレスアレイ１０は、アドレス変換を受ける論理アドレ
スの第１６ビツト〜第１９ビツトの４ビツトと、アドレ
ス変換を受けない論理アドレスの第２０ビツト〜第２４
ビツトの５ビツトの合計９ビツトのアドレスでアクセス
されるカラムから構成されており、ここでは、シノニム
グループはアレイのカラム方向に配置されている。従っ
て、アクセス要求が起こる度にアクセスされる連想量は
少ないものとなっている。

第２バッファアドレスアレイ１１０は、実アドレスでア
クセスされるバッファアドレスアレイとなっており、ロ
ー数とグループ数の積に等しい連想量を有する。また、
この第２バッファアドレスアレイ１１０は、アドレス変
換を受けない論理アドレスの第２０ビツト〜第２４ビツ
トの５ビツトのアドレスでアクセスされるカラムから構
成されており、シノニムグループはアレイの連想方向（
ロー方向）に配置されている。

バッファ記憶３をアクセスするために、論理アドレス線
１８（論理アドレスの第１６ビツト〜第２４ビツト）に
より第１バッファアドレスアレイ１０をアクセスし、実
アドレス線１９　（論理アドレスの第２０ビツト〜第２
４ビツト）により第２バッファアドレスアレイ１１０を
アクセスする。

第１バッファアドレスアレイ１０では、アクセスされた
論理グループの全ロー分を読出す。第１バッファアドレ
スアレイ１ｏから読出されたブロックの実アドレスは、
ＴＬＢ２によりアドレス変換された実アドレス２ａと比
較回路１１で比較される。ヒツトローデコード回路１２
は比較回路１１の出力信号をデコードし、ロー選択信号
１６と論理ヒツト信号１７を出力する。一方、第２バッ
ファアドレスアレイ１１０は、実アドレスのアクセスに
より全ローについての全グループを読出し、読出された
ブロックの実アドレスは、ＴＬＢ２によりアドレス交換
されて送出されている実アドレス２ａと比較回路１１１
で比較される。ヒツトローグループデコード回路１１２
は比較回路１１１の出力により、全グループの比較結果
を調べて、論理ヒツト信号１７が′Ｏ″で、かつ、いず
れかのシノニムグループの比較結果が”　１　”である
場合に、そのグループのブロックを無効化する無効化信
号１１７を出力する。無効化信号１１７により、第１バ
ッファアドレスアレイ１０と第２バッファアドレスアレ
イ１１０の双方において、該当シノニムグループを無効
化する。

以上のように、第９図ではデータ幅を削減して連想量を
ローのみとして、シノニムを読出せない構造の第１バッ
ファアドレスアレイ１０を、論理アドレスでアクセスし
てバッファミスを検出した場合にのみ、シノニムを読出
せる第２バッファアドレスアレイ１１０をアクセスして
、シノニムの検出を行い、シノニムが存在する場合は、
その無効化を行う。これにより、バッファアドレスアレ
イの連想量を削減して、バッファ記憶のアクセス速度を
高速化できる。

〔発明が解決しようとする課題〕

ところで、近年、バッファ記憶の容量は増大する傾向に
あり、これに伴い、バッファアドレスアレイのカラムア
ドレスのうち、アドレス変換を受けるアドレス部分のビ
ット数が増大している。この場合には、上記第９図の従
来技術の第２バッファアドレスアレイ１１０の連想量が
増大し、物理的な制約からメモリチップを実装できない
問題がある。すなわち、第２バッファアドレスアレイ１
１０からの連想量は、ロー数とグループ数の積（第９図
の例では２”Ｘ４＝６４）となるため、第２バッファア
ドレスアレイ１１０から読出すデータ量（データ幅）が
多くなる。また、メモリセルの読出し電流はデータ幅に
比例して増加する。

メモリチップの発熱量はメモリセルの読出し電流と電圧
の積で与えられる。このため、連想量が増大してデータ
幅が増大すると、第２バッファアドレスアレイ１１０と
して用いるメモリチップの発熱量は非常に大きくなり、
物理的な制約条件から実装不可能になる問題がある。

本発明の目的は、このようなメモリチップの物理的問題
点を解決しつつ、アクセス速度を高速化するバッファ記
憶制御装置を提供することにある。

本発明の別の目的は、バッファ記憶をアクセスする場合
のバッファアドレスアレイの連想量を削減して、バッフ
ァ記憶のアクセスを高速化するバッファ記憶制御装置を
提供することにある。

［課題を解決するための手段］ 上記目的を達成するため、本発明においては、バッファ
アドレスアレイを、アドレス交換を受ける部分を含む論
理アドレスがカラムアドレスである第１バッファアドレ
スアレイと、アドレス変換を受けた部分を含む実アドレ
スがカラムアドレスである第２バッファアドレスアレイ
とに分けて設けるようにしたことである。

〔作　用〕

第１バッファアドレスアレイは論理アドレスセアクセス
し、第２バッファアドレスアレイは実アドレスでアクセ
スするが、第２バッファアドレスアレイがアドレス変換
を受けた部分を含むカラムアドレスでアクセスされるの
で、連想量（−括して同時に読出すデータ幅）がロー数
分だけになり、従−末技術のメモリチップの物理的問題
点を解決できる。また、第２バッファアドレスアレイは
シノニムの同時読出しが可能であり、シノニム無効化制
御が容易に実現できる。

［実施例］ 以下、本発明の一実施例を図面を用いて、具体的に説明
する。なお、実施例を説明するための全図において、同
一要素のものは同一符号を付け、その繰返しの説明は省
略する。

第２図は、本発明の一実施例にかかる情報処理装置の全
体の構成を示すブロック図である。第２図において、８
４は主記憶装置、８３はシステムコントローラ、８１は
命令処理装置、８５は入出力処理装置である。入出力処
理装置８５には入出力送置が接続されるが、第２図では
省略しである。

８２はそれぞれの命令処理装置８１内に設けられるバッ
ファ記憶制御ユニットである。バッファ記憶制御ユニッ
ト８２は、バッファ記憶とバッファアドレスアレイ（Ｂ
ＡＡ）を有し、主記憶装置８４から゛データを一時的に
格納し、データ処理を効率よく実行する。プログラムと
データは主記憶装置８４内に格納されており、命令処理
装置８１が主記憶装置８４に格納されているデータおよ
びプログラムをシステムコンローラ８３を介して自バッ
ファ記憶制御ユニット８２に取込み、そのプログラムの
命令を逐次取出し実行する。システムコントローラ８３
は主記憶装置８４と命令処理装置８１または入出力処理
装置８５との間のインタフェースを制御するものである
。また、入出力処理装置８５は主記憶装置８４と入出力
装置間のデータ転送を制御するものである。

第３図は、命令処理装置８１の要部の構成を示すブロッ
ク図である。命命処理装置８１には、図示するように、
バッファ記憶制御ユニット８２の他に、命令制御ユニッ
ト８６、汎用演算ユニット８７、および浮動小数点演算
ユニット８８が設けられている。

バッファ記憶制御ユニット８２は、主記憶装置８４をア
クセスする論理アドレスがセットされる論理アドレスレ
ジスタ１、論理アドレスと実アドレスの対を格納して論
理アドレスから実アドレスへのアドレス変換を行うアド
レス変換バッファ（ＴＬＢ）、２、主記憶装置８４のデ
ータおよびプログラムの一部をブロック単位で記憶する
バッファ記憶（ＢＳ）３、バッファ記憶３に記憶してい
るデータブロックを索引するために必要な該バッファ記
憶３内の各データブロックのアドレスタグを格納してい
るバッファアドレスアレイ（ＢＡＡ）９０等の処理要素
を備え、これらの処理要素を用いてバッファ記憶制御を
行う。ここで、バッファアドレスアレイ９０は１個のバ
ッファ記憶３に対して２個設けられる。また、バッファ
記憶制御ユニット８２は、システムコントローラ８３を
介して主記憶装置８４に接続されており、主記憶装置８
４に格納されているデータおよびプログラムをシステム
コントローラ８３を介して取出し、バッファ記憶３に格
納して、命令制御ユニット８６、汎用演算ユニット８７
、および浮動小数点演算ユニット８８に命令とデータを
供給する。

命令制御ユニット８６は、バッファ記憶３３から読出さ
れた命令を解読し、演算ユニット８７゜８８に対するデ
ータ供給等の制御を行う。汎用演算ユニット８７は、固
定小数点演算、論理演算、十進演算、システム制御等を
実行する。浮動小数点演算ユニット８８は浮動小数点演
算を実行する。

第１図は、本発明によるバッファ記憶制御ユニット８２
の内部構成の一実施例を詳細に示すブロック図である。

第１図において、１０は第１バッファアドレスアレイ、
１３は第１バッファアドレスアレイリプレースロー決定
回路、１１は比較回路、２０は第２バッファアドレスア
レイ、２３は第２バッファアドレスアレイリプレースロ
ー決定回路、２１は比較回路である。

論理アドレスレジスタ１の論理アドレスは３２ビツトか
らなり、実アドレスに変換するアドレス変換の対象とな
るビット位置の第０ビツト〜第１９ビツトと、変換を受
けないビット位置の第２０ビツト〜第３１ビツトに分け
られる。アドレス変換バッファ（ＴＬＢ）２は、アドレ
ス変換を行う論理アドレスの第０ビツト〜第１９ビツト
を入力すると、対応する実アドレス２ａを出力する。

第１バッファアドレスアレイ１０は、アドレス変換を受
ける論理アドレスの第１６ビツト〜第１９ビツトの４ビ
ツトと、アドレス変換を受けない論理アドレス（実アド
レス）の第２０ビツト〜第２４ビツトの５ビツトの合計
９ビツトのアドレスでアクセスされるカラムから構成さ
れており、ロー数は４０−である。この第１バッファア
ドレスアレイ１０では、シノニムグループはアレイのカ
ラム方向に配置されている。

第２バッファアドレスアレイ２０は、ＴＬＢ２によりア
ドレス変換を行った実アドレスの第１５ビツト〜第１９
ビツトの５ビツトとアドレス変換を受けない論理アドレ
ス（実アドレス）の第２０ビツト〜第２４ビツトの５ビ
ツトの合計１０ビツトのアドレスでアクセスされるカラ
ムから構成さ′　　れており、ロー数は８０−である。

第１バッファアドレスアレイ１０と第２バッファアドレ
スアレイ２０は、それぞれバッファ記憶３に登録されて
いるデータブロックのアドレスタグ（Ａｄｄｒｅｓｓ　
Ｔａｇ）をエントリとして登録するバッファアドレスア
レイであり、第１バッファアドレスアレイ１０は論理ア
ドレスでエントリをアクセスし、第２バッファアドレス
アレイ２０は実アドレスでエントリをアクセスする。第
３図のバッファアドレスアレイ９０は、これら第１およ
び第２バッファアドレスアレイ１０．２０に対応する。

バッファ記憶３を効率よく制御するために、第２バツフ
アアドレス２０のカラムアドレスビット数、あるいはロ
ー数を、第１バッファアドレスアレイ１０と比較して等
しいかそれ以上にすることが必要である。このため、第
１図の実施例では、第２バッファアドレスアレイ２０を
第１バッファアドレスアレイ１０に対し、カラムアドレ
スビット数は１ビット多く、ロー数は２倍としである。

第１バッファアドレスアレイｌＯの各エントリには、バ
ッファ記憶３のアドレスタグと、対応する第２バッファ
アドレスアレイ２０のエントリのカラムアドレス及びロ
ー番号とが登録される。第２バッファアドレスアレイ２
０の各エントリには、バッファ記憶３のアドレスタグと
、対応する第１バッファアドレスアレイ１０のカラムア
ドレス及びロー番号とが登録される。

第４図（Ａ）は、第１バッファアドレスアレイ１０の１
エントリの内容を示したものである。即ち、１つのエン
トリには、該エントリの有効／無効を示すバリッドビッ
ト（Ｖビット）とバッファ記憶３の対応するデータブロ
ックのアドレスタグである実アドレスの第Ｏビット〜第
１９ビットと第２バッファアドレスアレイ２０の対応す
るエントリのロー番号が登録されている。第２バッファ
アドレスアレイ２０との対応は、該エントリの内容の実
アドレスの第１５ビツト〜第１９ビツトと論理アドレス
レジスタ１の第２０ビツト〜第２４ビツトとで、第２バ
ッファアドレスアレイ２ｏの対応するエントリのカラム
アドレスが指示される。

そして、該エントリの実アドレスＯ〜１９に続く３ビツ
トで、第２バッファアドレスアレイ２０の対応するエン
トリ内のローが指示される。

第４図（Ｂ）は、第２バッファアドレスアレイ２０の１
エントリの内容を示したものである。即ち、１つのエン
トリは、該エントリの有効／無効を示すバリッドビット
とバッファ記憶３のアドレスタグである実アドレスの第
Ｏビット〜第１４ビットと第１バッファアドレスアレイ
１０の対応するエントリのカラムアドレスの第１６ビツ
ト〜第１９ビツトとロー番号が登録されている。第１バ
ッファアドレスアレイ１０との対応は、該エントリの内
容の実アドレスの一部である第１６ビツト〜第１９ビツ
トと論理アドレスレジスタ１の第２０ビツト〜第２４ビ
ツトとで第１バッファアドレスアレイ１０の対応するエ
ントリのカラムアドレスが指示される。そして、該エン
トリの実アドレスＯ〜１９に続く２ビツトで、第１バッ
ファアドレスアレイ１０の対応するエントリ内のローが
指示される。

第１バッファアドレスアレイリプレースロー決定回路１
３は、バッファ記憶３にアクセスするデータブロックが
登録されていなかった場合に、第１バッファアドレスア
レイ１０の該当カラムの４０−のエントリのうち、無効
なエントリがあればそのエントリのローをリプレース（
Ｒｅｐｌａｃｅ）ローとして指示し、無効なエントリが
なければ、例えば周知のＬＲＵ　（Ｌｅａｓｔ　Ｒｅｃ
ｅｎｔｌｙ　Ｕｓｅｄ）アルゴリズムに従ってリプレー
スローを指示する。

第２バッファアドレスアレイリプレースロー決定回路２
３は、バッファ記憶３にアクセスするデータブロックが
登録されていなかった場合に、第２バッファアドレスア
レイ２０の実アドレスの第１５ビツト〜第２４ビツトで
アクセスされる該当カラムの８０−のエントリのうち、
無効なエントリがあればそのエントリのローをリプレー
ス（Ｒｅｐｌａｃｅ）ローとして指示し、無効なエント
リがなければ、例えばＬＲＵアルゴリズムに従ってリプ
レースローを指示する。

バッファ記憶３をアクセスするために、論理アドレスレ
ジスタ１の論理アドレス１８（論理アドレスのビット１
６〜２４）により第１バッファアドレスアレイｌＯをア
クセスし、ＴＬＢ２からの実アドレス２ａのビット１５
〜１９と論理アドレスレジスタ１のビット２０〜２４に
より第２バッファアドレスアレイ２０をアクセスする。

第１バッファアドレスアレイ１０から読出されたブロッ
クの実アドレス１０ａは、Ｔ　Ｌ　Ｂ　２によりアドレ
ス変換された実アドレス２ａ（ビット０−１９）と比較
回路１１で比較される。ヒツトローデコード回路１２は
比較回路１１の出力信号をデコードし、ロー選択信号１
６と論理ヒツト信号１７を出力する。一方、第２バッフ
ァアドレスアレイ２０から実アドレスのアクセスにより
読出されたブロックの実アドレス２０ａは、ＴＬＢ２か
らの実アドレス２ａ（ビット０−１４）と比較回路２１
で比較される。ヒツトローデコード回路２２は、上記ヒ
ツトローデコード回路１２の論理ヒツト信号１７が″Ｏ
′″で、かつ、第２バッファアドレスアレイ２０のヒツ
トしたローを示す比較回路２１の出力のいずれか１つが
”　１　”である場合に、そのブロック（シノニムグル
ープ）を無効化する無効化信号２７を出力する。これに
より、第２バッファアドレスアレイ２０では、ヒツトし
たローのブロックの無効化される。また、第２バッファ
アドレスアレイ２０から読出したデータ２０ｂ　（第１
バッファアドレスアレイ１０の対応するロー番号および
グループ番号）の内、ヒツトしたロー番号の読出しデー
タ２０ｂをセレクタ２６で選択し、論理アドレスレジス
タ１のビット２０〜２４と一緒にして、セレクタ１４を
介して第１バッファアドレスアレイ１０に与え、対応す
るブロックを無効化する。

以上の動作により、シノニムの検出とシノニムのブロッ
クの無効化が実現される。

バッファ記憶３のブロックの登録では、主記憶装置から
転送されるブロックデータのバッファ記憶３への書込み
とともに、次のようにしてアドレスタグの第１バッファ
アドレスアレイ１０．第２バッファアドレスアレイ２０
への登録が行われる。

第１リプレースロー決定回路１３により、論理アドレス
でアクセスする第１バッファアドレスアレイ１０のリプ
レースローを決定し、第１バッファアドレスアレイ１０
の当該ローのブロックを無効化する。また、第１バッフ
ァアドレスアレイ１０から読出したデータ１０ｂ（第２
バッファアドレスアレイ２０の対応するロー番号および
グループ番号）の内、リプレースロー番号のデータＬＯ
ｂをセレクタ１５で選択し、論理アドレスレジスタ１の
ビット２０〜２４と一緒にしてセレクタ２４を介して第
２バッファアドレスアレイ２０に与え、対応するブロッ
クを無効化する。さらに、第２リプレースロー決定回路
２３により、実アドレスでアクセスする第２バッファア
ドレスアレイ２０のリプレースローを決定し、第２バッ
ファアドレスアレイ２ｏの当該ローのブロックを無効化
する。

また、第２バッファアドレスアレイ２０から読出したデ
ータ２０ｂ　（第１バッファアドレスアレイ１０の対応
するロー番号およびグループ番号）の内、リプレースロ
ー番号のデータ２０ｂをセレクタ２６で選択し、セレク
タ１４を介して第１バッファアドレスアレイｌＯに与え
、対応するブロックを無効化する。最後に、第１バッフ
ァアドレスアレイ１０に登録ブロックの実アドレスと第
２バッファアドレスアレイ２０のロー番号とグループ番
号を登録し、第２バッファアドレスアレイ２０に登録ブ
ロックの実アドレスと第１バッファアドレスアレイ１０
のロー番号とグループ番号を登録する。

１つのブロック登録で、２つのブロック（第１バッファ
アドレスアレイ１０と第２バッファアドレスアレイ２０
のそれぞれのリプレーススロー）を無効化するケースの
頻度が高いと、バッファ記憶に登録されているブロック
数が減少し、性能低下が生じる。第２バッファアドレス
アレイ２０のカラムアドレスビット数、あるいはロー数
を第１バッファアドレスアレイｌ○と比較して等しいか
それ以上にすることが、バッファ記憶を効率よく制御す
るために必要であり、第１図の実施例では、カラムアド
レスは１ビット多く、ロー数は２倍である。

第５図は、本発明の他の実施例のバッファ記憶制御ユニ
ットの内部構成を詳細に示すブロック図である。この実
施例は、バッファ記憶制御のシステムコントローラ８３
に設けられるバッファアドレスアレイ　（フロントアド
レスアレイ）を第２バッファアドレスアレイとした例で
ある。

情報処理装置が複数の命令処理装置を含むマルチプロセ
ッサで構成される場合、第２図のように、システムコン
トローラ８３を介して主記憶装置８４と複数の命令処理
装置８１か接続される。各々の命令処理装置８１には、
バッファ記憶およびバッファアドレスアレイを含むバッ
ファ記憶制御ユニット８２が設けられ、また、システム
コントローラ８３には、複数の命令処理装置８１の複数
のバッファメモリ間のデータの不一致を防止するため、
各命令処理装置８１内のバッファ記憶制御ユニット８２
にあるバッファアドレスアレイの写しを格納するフロン
トアドレスアレイ（ＦＡＡ：Ｆｒｏｎｔ　Ａｄｄｒｅｓ
ｓ　Ａｒｒａｙ）が設けられる。

第５図の実施例では、このシステムコントローラの中に
設けられるフロントアドレスアレイを、バッファ記憶制
御でシノニム検出を行う機能を有する第２バッファアド
レスアレイとしている。第５図において、８１は命令処
理装置であり、８３はシステムコントローラである。命
令処理装置８１には論理アドレスレジスタ１、ＴＬＢ２
、バッファ記憶３、ロー選択回路４、第１バッファアド
レスアレイ１０．比較回路１１、ヒツトローデコード回
路１２及びリプレースロー決定回路１３があり、これら
は第１図の第１実施例の同一番号の構成要素に対応する
。一方、システムコントローラ８３にはフロントアドレ
スアレイ３０、比較回路３１およびヒツトローデコード
回路３２が設けられる。

システムコントローラ８３内のフロントアドレスアレイ
３０は、命令処理装置８１内のバッファアドレスアレイ
１０の写しであり、マルチプロセッサ構成において複数
の命令処理装置内の各バッファメモリ間のデータの不一
致を防止するために設けられるものである。このフロン
トアドレスアレイ３０は命令処理装置の数だけある。例
えば、命令処理装置８１のバッファ記憶３に対して書込
みか行われた場合に、全部のフロントアドレスアレイ３
０を読出し、当該ブロックを格納している他命令処理装
置のバッファ記憶のデータを無効化する。このフロント
アドレスアレイ３０を、第１図の実アドレスでアクセス
する第２バッファアドレスアレイ２０のかわりに用いる
ことにより、シノニム検出を行うことかできる。

すなわち、命令処理装置８１は、バッファ記憶３にアク
セスすべきデータブロックが登録されていなかった場合
、システムコントローラ８３に対して、ブロック転送要
求を出すとともに、Ｔ　Ｌ　Ｂ２からの実アドレス２ａ
と論理アドレスレジスタ１のビット２０〜２４を送出す
る。システムコントローラ８３ではブロック転送の準備
をするとともに、フロントアドレスアレイ３０をアクセ
スし、比較回路３１およびヒツトローデコード回路３２
により、シノニムの存在を調べてシノニム制御を行う。

シノニムが存在する場合は、ヒツトローデコード回路３
２によりセレクタ３５．３６を介して、フロントアドレ
スアレイ３０から読出したデ−タ（第１バッファアドレ
スアレイ１０に対応するロー番号およびグループ番号）
の内、ヒツトしたロー番号のデータ（シノニムの無効化
要求データ）を命令処理装置８１に対して送出する。こ
のデータを受取った命令処理装置８１は、セレクタ１４
を介して第１バッファアドレスアレイ１０をアクセスし
、対応するブロックのバリッドピットをリセットするこ
とによりシノニムの無効化を行う。

第６図は本発明によるバッファ記憶制御ユニットの別の
実施例の内部構造を示すブロック図である。これは、第
１図の構成に論理アドレスレジスタ５、ＴＬＢ６を追加
して命令処理装置がデータ読出し時にアクセスするバッ
ファアドレスアレイは第１バッファアドレスアレイ１０
、データ書込み時にアクセスするバッファアドレスアレ
イは第２バッファアドレスアレイ２０と、使い分けるよ
うにしたものである。データ読出し時に第１バッファア
ドレスアレイ１０でミスヒツト時には、第２バッファア
ドレスアレイ２０でシノニム検出を行う。データ書込み
時は、第２バッファアドレスアレイ２２をアクセスする
ので、シノニムのブロックにもデータ書込みを行うこと
を可能である。

第７図はバッファ記憶制御ユニットの更に別の実施例の
内部構造を示すブロック図である。これは、命令処理装
置が複数のバッファ記憶を有する場合に、第１バッファ
アドレスアレイはそれぞのバッファ記憶に対して設け、
第２バッファアドレスアレイは、共通に設ける構成とし
たものである。

第７図では、２つのバッファ記憶６３．３にそれぞれ個
別の第１バッファアドレスアレイ７０．１０と共通の第
２バッファアドレスアレイ４０を持つ。論理アドレスレ
ジスタ１，６０、ＴＬＢ２゜６２もそれぞれ個別に持つ
。第１バッファアドレスアレイ７０．１０のエントリの
内容は、第４図（Ａ）と同じであるが、第２バッファア
ドレスアレイ４０の内容は、第４図（Ｂ）にバッファ記
憶を識別するためのバッファ記憶番号が加わった第４図
（Ｃ）の内容となる。

また、他の実施例としては、命令処理装置がマルチプロ
セッサ構成である場合に、命令処理゛装置の複数のバッ
ファ記憶に共通の第２バッファアドレスアレイをシステ
ムコントローラ内に持つ構成も考えられる。

〔発明の効果〕 本発明は、以上説明したように構成されているので、以
下のような効果を奏する。

（１）アドレス変換を受けた部分を含む実アドレスがカ
ラムアドレスである第２バッファアドレスアレイを用い
ることにより、バッファアドレスアレイの連想量を削除
し、メモリチップの物理的な問題点（発熱量の増加など
）を解決できる。

（２）第２バッファアドレスアレイのカラムアドレスビ
ット数、ロー数を第１バッファアドレスアレイに比べて
大きく構成することにより、バッファ記憶を効率よく制
御することができる。

（３）バッファ記憶へのデータ書込み時にアクセスする
バッファアドレスアレイや、フロントアドレスアレイに
、第２バッファアドレスアレイを用いることにより、ハ
ードウェアコストを増加させずにシノニム検出ができる
。

（４）複数のバッファ記憶に共通の第２バッファアドレ
スアレイを持つことにより、第２バッファアドレスアレ
イのハードウェアコストを増加させずにシノニム検出を
実施することが−できる。

【図面の簡単な説明】

第１図は本発明のバッファ記憶制御装置の一実施例のブ
ロック図、第２図は本発明のバッファ記憶制御装置を備
えた情報処理装置の全体の構成例を示すブロック図、第
３図は第２図の命令処理装置の要部の構成例を示すブロ
ック図、第４図は第１バッファアドレスアレイ、第２バ
ッファアドレスアレイの内容を示す図、第５図、第６図
、第７図は各々本発明のバッファ記憶制御装置の別の実
施例のブロック図、第８図及び第９図は従来のバッファ
記憶制御装置の一例を示すブロック図である。 １．５．６０・・・論理アドレスレジスタ、２．６．６
２・・アドレス変換バッファ、３．６３・・・バッファ
記憶、 １０．７０・・第１バッファアドレスアレイ、２０，３
０．４０・・・バッファアドレスアレイ。

Claims (7)

【特許請求の範囲】
1. （１）主記憶装置のデータの一部を格納するバッファ記
   憶と、該バッファ記憶に格納したデータのアドレスを登
   録するバッファアドレスアレイと、論理アドレスを実ア
   ドレスに変換するアドレス変換手段とを有するバッファ
   記憶制御装置において、 前記バッファアドレスアレイを索引するアドレスをカラ
   ムアドレス、同時に読み出されるエントリをローとし、
   前記バッファアドレスアレイを、アドレス変換を受ける
   部分を含む論理アドレスがカラムアドレスである第１バ
   ッファアドレスアレイと、アドレス変換を受けた部分を
   含む実アドレスがカラムアドレスである第２バッファア
   ドレスアレイとに分けて構成したことを特徴とするバッ
   ファ記憶制御装置。
2. （２）請求項（１）記載のバッファ記憶制御装置におい
   て、第１バッファアドレスアレイのエントリの内容は少
   なくとも、バッファ記憶格納データの実アドレスと、第
   ２バッファアドレスアレイの対応するエントリのカラム
   アドレスとロー番号とからなり、第２バッファアドレス
   アレイのエントリの内容が少なくとも、バッファ記憶格
   納データの実アドレスと、第１バッファアドレスアレイ
   の対応するエントリのカラムアドレスとロー番号とから
   なり、第１バッファアドレスアレイの有効なエントリと
   第２バッファアレイの有効なエントリとが１対１に対応
   し、該対応するエントリが同一のバッファ記憶格納デー
   タの実アドレスを登録することを特徴とするバッファ記
   憶制御装置。
3. （３）請求項（１）記載のバッファ記憶制御装置におい
   て、第２バッファアドレスアレイのカラム数かロー数の
   少なくともどちらかが、第１バッファアドレスアレイの
   カラム数かロー数に比較して大きい構成とすることを特
   徴とするバッファ記憶制御装置。
4. （４）請求項（１）記載のバッファ記憶制御装置におい
   て、第１バッファアドレスアレイでバッファミスを検出
   した場合に第２バッファアドレスアレイの出力により複
   数の論理アドレスからアクセスされる同一実アドレスの
   バッファ記憶格納データを無効にする制御手段を有する
   ことを特徴とするバッファ記憶制御装置。
5. （５）請求項（１）記載のバッファ記憶制御装置におい
   て、データ読出し時にアクセスするバッファアドレスア
   レイを第１バッファアドレスアレイとし、データ書込み
   時にアクセスするバッファアドレスアレイを第２バッフ
   ァアドレスアレイとすることを特徴とするバッファ記憶
   制御装置。
6. （６）請求項（１）記載のバッファ記憶制御装置におい
   て、バッファアドレスアレイの写しを格納するシステム
   コントローラ内のフロントバッファアドレスアレイを第
   ２バッファアドレスアレイとすることを特徴とするバッ
   ファ記憶制御装置。
7. （７）請求項（１）記載のバッファ記憶制御装置におい
   て、複数のバッファ記憶を有する場合に、第１バッファ
   アドレスアレイはそれぞれのバッファ記憶に対して設け
   、第２バッファアドレスアレイは共通に設ける構成とし
   、第２バッファアドレスアレイのエントリの内容にバッ
   ファ記憶を識別するためのバッファ記憶番号を持つこと
   を特徴とするバッファ記憶制御装置。