JPS626350A - Ｔｌｂ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌ
ｏｏｋａｓｉｄｅＢｕｆｆｅｒ　：　）ランスレージ目
ン　ルックアサイドバッフ１）の制御装置、特にＬ　Ｒ
Ｕ　（ＬｉｓｔＲｅｃｅｎｔｌｙ　Ｕｓｅｄ　ニラスト
　リーセントリー　ユーズド）方式に従ってエントリの
置換を行なうＴＬＢ制御装置に関するものである。

従来の技術 仮想記憶方式では、仮想記憶空間と実記憶空間とのアド
レスの対応づけの処理（動的アドレス変換）を行なって
実記憶空間へのアクセスを行なうが、前記アドレス変換
を高速に行なう為、動的アドレス変換の結果得られた仮
想ページと実ページの対応を表（ＴＬＢ）に登録し、以
後のアドレス変換では、まずＴＬＢを探索し、もし該尚
する仮想ページが存在しなければ、動的アドレス変換に
よシ実ページを求めるという処理が行なわれる。

ところで、ＴＬＢに仮想ページと物理ページの対（以後
エントリと呼ぶ）を登録する際、ＴＬＨに空き領域がな
ければ、既に存在するエントリのうち一つを無効にする
必要があり、どのエントリを無効にするかは通常ＬＲＵ
法に従う。即ち、最も最近使用されなかったエントリが
無効にされ、新しいエントリに置換される。

以下、従来のＴＬＢ制御装置について説明する。

第３図は、ＴＬＢエントリの置換情報を双方向リスト構
造で表わした場合の説明図である。

各エントリは、ＴＬＢのエントリと一対一対応しており
、自エントリより下位の置換順位を持つエントリの番号
を示すフォワードポインタｆｐと、自エントリより上位
の置換順位を持つエントリの番号を示すバックワードポ
インタｂｐ　とから成る。

但しエントリ番号■はＴＬＢエントリとは対応づけされ
ておらず、エン）　ＩＪ■のｆｐは最上位の置換順位を
持つエントリ番号を示し、ｂｐは最下位の置換順位を持
つエントリ番号を示す。

第３図ａに、置換順位が、■→■→■→■である時の置
換情報を示す。この場合は、エントリ■のｂｐが指し示
すエントリ（エントリ■）から無効化されていく。

この時、エントリ■に対応するＴＬＢエントリがヒツト
される（アドレス変換の為に使用される）と、エントリ
■が最上位の置換順位になる様置換情報を更新しなけれ
ばならない。即ち、置換順位を■→■→■→■にする。

この時の置換情報を第３図すに示す。

上述した置換情報の更新は、第３図に示すフローチャー
トに従って行なわれる。４１でヒツトしに変更し、４３
で該エントリのｂｐが指すエントリのｆｐを該エントリ
のｆｐ゛に変更する。次に、４４で該エントリのｆ　及
びｂｐを各々、エンドす■のｆｐ及び０に変更し、エン
トリ■のｆｐの指すエントリのｂ　及びエントリ■のｆ
ｐを共に該エントリを指すように変更する。

以上の動作により、ＴＬＢエントリの置換順位の更新が
行なわれる。従って、新たなＴＬＢエントリを登録する
時は、置換順位が最下位のエントリ即ちエントリ■のｂ
ｐが指し示すエントリに対応するＴＬＢエントリを無効
にすれば、最も最近使用されていないＴＬＢエントリを
無効化することが可能となる。

発明が解決しようとする問題点 しかしながら上記のような構成では、置換情報としてＴ
ＬＢエントリの置換順位に対するフォワードポインタ及
びバックワードポインタが必要とな９、置換情報を記憶
する記憶域が大きくなる０またそれに伴ない、置換情報
の変更はフォワードポインタとバックワードポインタに
対して行なわれるので、処理が複雑になりアドレス変換
の際のオーバーヘッドが非常に大きくなるという問題点
を有していた。

本発明はかかる点に鑑み、置換順位をフォワードポイン
タのみからなる単方向リスト構造で表わして、置換情報
を記憶する記憶域を小さくすると共に、置換情報の更新
を高速に行ない、アドレス変換の際のオーバーヘッドを
小さくするＴＬＢ制御装置を提供することを目的とする
。

問題点を解決するための手段 本発明は、仮想記憶空間の論理アドレスと実記憶空間の
実アドレスとの対応を記憶するＴＬＢと、前記ＴＬＢの
各エントリに一対一対応する置換情報を記憶する記憶装
置と、前記記憶装置が出方する一致信号をアドレス情報
に変換するエンコーダと、前記記憶装置の探索及び更新
を行なう置換情報を格納する第１及び第２のデータレジ
スタと、前記第１及び第２のデータレジスタのいづれか
を選択する第１のセレクタと、前記記憶装置がら読出し
た置換情報を格納する出力レジスタと、前記ＴＬＢから
のアドレス情報と前記出力レジスタがらのアドレス情報
とを比較する比較器と、前記ＴＬＢからのアドレス情報
か前記エンコーダが出力するアドレス情報のいづれかを
選択する第２のセレクタを備え、前記記憶装置に記憶さ
れた置換情報に基づいて前記ＴＬＢのエントリの置換を
行なうＴＬＢ制御装置である。

作　　用 本発明は前記した構成によｐ、ＴＬＢエントリに対応す
る置換情報を単方向リストで表現し、アドレス変換に使
用されたＴＬＢエントリに対応する置換情報と、前記Ｔ
ＬＢエントリの一つ上位の置換順位を持つＴＬＢエント
リの置換情報及び、最上位の置換順位を示す置換情報の
みを更新することによシ、置換順位の更新を行ない、最
も最近使用されたＴＬＢエントリを最上位の置換順位に
する。

実施例 第１図は本発明の実施例におけるＴＬＢ制御装置のブロ
ック図である。第１図において、１は仮想ページと実ペ
ージの対及び当該エントリが有効か否かを示す無効フラ
グを記憶するＴＬＢ　、２はＴＬＢｌの各エントリに一
対一対応する置換情報を記憶する連想記憶装置、３は連
想記憶装置２が出力する一致信号をアドレス情報に変換
するエンコーダ、４はＴＬＢｌが出力するアドレス情報
を保持するアドレスレジスタ、５及び６は連想記憶装置
２に対して探索及び更新を行なう為のデータを保持する
第１及び第２のデータレジスタ、７は第１のデータレジ
スタ５と第２のデータレジスタ６のいずれかを選択する
第１のセレクタ、８は連想記憶装置２から読み出したデ
ータを保持する出力レジスタ、９は連想記憶装置２に与
えるアドレスとしてエンコーダ３が出力するアドレス情
報とアドレスレジスタ４が出力するアドレス情報のいず
れかを選択する第２のセレクタ、１ｏはアドレスレジス
タ４と出力レジスタ８の比較を行なう比較器、１１は出
力レジスタ８の出力を第２のデータレジスタ６と比較器
１０にマルチプレクサするマルチプレクサである。

以上のように構成された本実施例のＴＬＢ制御装置につ
いて以下その動作を説明する。

簡単のため、ＴＬＢエントリの数は４個として説明する
。第２図は、ＴＬＢ二ントントリ換情報を単方向リスト
構造で表わした場合の説明図である０ 各エントリはＴＬＢｌのエントリと一対一に対応してお
り、自エントリより下位の置換順位を持つエントリの番
号を示すポインタを値として持つ。

エントリ番号■はＴＬＢエントリとは対応づけされてお
らず、最上位の置換順位を持つエントリ番号を示す。ま
た最下位の置換順位を持つエントリの値は０である。

第２図ａに、置換順位が■→■→■→■である時の連想
記憶装置２に記憶された置換情報を示す。

この時、エントリ■に対応するＴＬＢエントリを用いて
アドレス変換が行なわれると、ＴＬＢｌから当該エント
リのアドレスが出力されアドレスレジスタ４に格納され
る。この時、連想記憶装置２のエントリ■が読み出され
出力レジスタ８に格納される。次にマルチプレクサ１１
の動作により、出力レジスタ８の出力が比較器１０に入
力されアドレスレジスタ４と比較する。出力レジスタ８
の出力は最上位の置換順位を持つエントリ番号（この場
合は■）を示しているので、もし前記の比較が一致すれ
ばそれ以上側もすることはない。しかし一致しない場合
は、出力レジスタ８の値■をマルチプレクサ１１を経由
して第２のデータレジスタ６に格納し、アドレスレジス
タ４の値■を第１のデータレジスタ５に格納すると同時
に、第２のセレクタ９によってアドレスレジスタ４の値
を連想記憶装置２のアドレスとして与えエントリ■の値
■を読み出し出力レジスタ８に格納する。更に第１のセ
レクタ７によって第２のデータレジスタ６を選択し、前
述の読出しアドレス（エントリ■）に■を書き込む。こ
の時の置換情報を第２図すに示す。

次に、第１のセレクタ７で第１のデータレジスタ５を選
択し連想記憶装置２の探索を行ない、エンコーダ３によ
って一致するエントリのアドレス情報を得る。この場合
、第１のデータレジスタ６の値は■であるので、■を値
として持つエントリ■のアドレス情報が得られる。次に
、第２のセレクタ９でエンコーダ３の出力するアドレス
情報を選択し連想記憶装置２のアドレスとして与えると
共に、第１のセレクタ７で第２のデータレジスタ６を選
択し、書き込みを行なう。この場合、エントリ■の値が
■に更新される（第２図ｃ）。

最後に、第１のセレクタ７で第１のデータレジスタ６を
選択し、連想記憶装置２のエントリ■に書き込む。この
場合、エントリ■には■が書き込まれる（第２図ｄ）。

以上により、第２図ｄに示すように、置換順位が、■→
■→■→■に更新され、最も最近使用されたエントリの
置換順位が最上位になることが保証される。従って、Ｔ
ＬＢｌに新たなエントリを登録する時は、置換情報が■
であるエントリ（この場合はエントリ■）に対応するＴ
ＬＢエントリを無効化すれば、最も最近使用されていな
いＴＬＢエントリを無効化することができる。

発明の詳細 な説明したように、本発明によれば、ＴＬＢの各エント
リの置換情報を単方向リスト構造で保持するので、置換
情報を記憶する記憶域を小さくすることが可能となる。

と同時に、置換情報の更新が高速で行なわれるので、Ｔ
ＬＢを用いたアドレス変換の際のオーバーヘッドを小さ
くすることが可能となりその実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のＴＬＢ制御装置のブ
ロック図、第２図は置換情報の更新処理を説明する説明
図、第３図は従来のＴＬＢの置換情報の更新処理を説明
する説明図、第４図は従来のＴＬＢの置換情報の更新手
順のフローチャートである。 １・・・・・・ＴＬＢ、２・・・・・・連想記憶装置、
３・・・・・・エンコーダ、４・・・・・・アドレスレ
ジスタ、５，６・・・・・・データレジスタ、７，９・
・・・・・セレクタ、８・・・・・・出力レジスタ、１
ｏ・・・・・・比較器、１１・・・・・・マルチプレク
サ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 （σ、）　　　　　　　　　　　　　　　　　　　　　
（１）ノ（Ｃン　　　　　　　　　　　　　　　　（ｄ
−）第３図 （ａン　　　　　　　　　　　　　　　　　　　　　　
　　　（ｂ）第４図

Claims (1)

【特許請求の範囲】
1. 仮想記憶空間の論理アドレスと実記憶空間の実アドレス
   との対応を記憶するＴＬＢと、前記ＴＬＢの各エントリ
   に一対一対応する置換情報を記憶する記憶装置と、前記
   記憶装置が出力する一致信号をアドレス情報に変換する
   エンコーダと、前記記憶装置の探索及び更新を行なう置
   換情報を格納する第１及び第２のデータレジスタと、前
   記第１及び第２のデータレジスタのいづれかを選択する
   第１のセレクタと、前記記憶装置から読出した置換情報
   を格納する出力レジスタと、前記ＴＬＢからのアドレス
   情報と前記出力レジスタからのアドレス情報とを比較す
   る比較器と、前記ＴＬＢからのアドレス情報か前記エン
   コーダが出力するアドレス情報のいづれかを選択する第
   ２のセレクタを備え、前記記憶装置に記憶された置換情
   報に基づいて前記ＴＬＢのエントリの置換を行なうこと
   を特徴とするＴＬＢ制御装置。