JPS601658B2 - アドレス変換制御方式 - Google Patents
アドレス変換制御方式Info
- Publication number
- JPS601658B2 JPS601658B2 JP55091401A JP9140180A JPS601658B2 JP S601658 B2 JPS601658 B2 JP S601658B2 JP 55091401 A JP55091401 A JP 55091401A JP 9140180 A JP9140180 A JP 9140180A JP S601658 B2 JPS601658 B2 JP S601658B2
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- JP
- Japan
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- address
- physical address
- translation
- physical
- bits
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はアドレス変換制御方式に関し、特に仮想記憶方
式に使用されるＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏ
ｋａｓｉｄｅＢｕＨｅｒ）に所望の物理アドレスが登録
されているか否かを高速で検索できるようにしたアドレ
ス変換制御方式に関する。
式に使用されるＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏ
ｋａｓｉｄｅＢｕＨｅｒ）に所望の物理アドレスが登録
されているか否かを高速で検索できるようにしたアドレ
ス変換制御方式に関する。
仮想記憶方式を採用しているデータ処理装置では、論理
アドレスから物理アドレスへの変換を高速に行なうため
、第１図に示す如く、一度アドレス変換した論理アドレ
ス一物理アドレスの対をＴＬＢＩに登録する。
アドレスから物理アドレスへの変換を高速に行なうため
、第１図に示す如く、一度アドレス変換した論理アドレ
ス一物理アドレスの対をＴＬＢＩに登録する。
すなわち、主記憶装置の一部内に設けてある管理テーブ
ルに論理アドレス一物理アドレス対照表を設け、データ
処理に使用するデータの論理アドレスとこれが格納され
ている主記憶装置の物理アドレスとバリツドビッドＶを
このＴＬＢＩにセットする。このとき、論理アドレスは
イフエクテイブ・アドレス・レジスタ（ＥＡＲ）２にセ
ットされそのうち０乃至１２ビットまでの上位１３ビッ
トの論理アドレスと、ＥＡＲ２にセットされた論理アド
レスのデータが格納されている主記憶装置の論理アドレ
スがトランスレーション・レジスタ９を経由してＴＬＢ
Ｉにセットされる。このときＥＡＲ２にセットされた１
３乃至１９ビットをアドレスとしてＴＬＢＩのプライマ
リ区域１−０あるいはオルタネィト区域１一１のいずれ
かにセットされるものであるが、両区域のいずれにセッ
トするかということは、図示省略した管理部における例
えばＬＲＵ（戊ａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）アル
ゴリズムで決定し、その指示にもとづき行なうものであ
る。いまデータ処理に際してある論理アドレスのデータ
を必要とするときその論理アドレスがＥＡＲ２にセット
される。
ルに論理アドレス一物理アドレス対照表を設け、データ
処理に使用するデータの論理アドレスとこれが格納され
ている主記憶装置の物理アドレスとバリツドビッドＶを
このＴＬＢＩにセットする。このとき、論理アドレスは
イフエクテイブ・アドレス・レジスタ（ＥＡＲ）２にセ
ットされそのうち０乃至１２ビットまでの上位１３ビッ
トの論理アドレスと、ＥＡＲ２にセットされた論理アド
レスのデータが格納されている主記憶装置の論理アドレ
スがトランスレーション・レジスタ９を経由してＴＬＢ
Ｉにセットされる。このときＥＡＲ２にセットされた１
３乃至１９ビットをアドレスとしてＴＬＢＩのプライマ
リ区域１−０あるいはオルタネィト区域１一１のいずれ
かにセットされるものであるが、両区域のいずれにセッ
トするかということは、図示省略した管理部における例
えばＬＲＵ（戊ａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）アル
ゴリズムで決定し、その指示にもとづき行なうものであ
る。いまデータ処理に際してある論理アドレスのデータ
を必要とするときその論理アドレスがＥＡＲ２にセット
される。
そしてそのうち１３乃至１９ビットにより指定されたＴ
ＬＢＩのプラィマリ区域１一０およびオルタネィト区域
１一１の論理アドレスがそれぞれ比較器４，５に出力さ
れ、ＥＡＲ２にセットされた上位０乃至１２ビットのア
ドレスと比較される。このとき一致したものがあれば、
それに対応した論理アドレスをリアル・アドレス・レジ
スタ８から得ることができ、かくして得た論理アドレス
にもとづき主記憶装置から必要とするデータを得る。し
かしながらＴＬＢＩに存在しない場合には管理テーブル
からその論理アドレスを得ることになるが、その必要と
する論理アドレスのデータが主記憶装置に格納されてい
ない場合には、例えば管理テーブルに指示されている書
替え先の物理アドレスのデータをページアウトして必要
とする新しい論理アドレスのデータを格納することにな
る。
ＬＢＩのプラィマリ区域１一０およびオルタネィト区域
１一１の論理アドレスがそれぞれ比較器４，５に出力さ
れ、ＥＡＲ２にセットされた上位０乃至１２ビットのア
ドレスと比較される。このとき一致したものがあれば、
それに対応した論理アドレスをリアル・アドレス・レジ
スタ８から得ることができ、かくして得た論理アドレス
にもとづき主記憶装置から必要とするデータを得る。し
かしながらＴＬＢＩに存在しない場合には管理テーブル
からその論理アドレスを得ることになるが、その必要と
する論理アドレスのデータが主記憶装置に格納されてい
ない場合には、例えば管理テーブルに指示されている書
替え先の物理アドレスのデータをページアウトして必要
とする新しい論理アドレスのデータを格納することにな
る。
このときページアゥトした論理アドレスの物理アドレス
対がＴＬＢＩにセットされているときにはそのバリツド
ビッドＶを落すことが必要になる。したがってこのよう
な場合には、ページ・レジスタ３に書替え先の物理アド
レスがセットされた後に、ＥＡＲ２の１３乃至１９ビッ
トを適当な手段でオール「ｏ」からオール「１」までイ
ンクリメントして、ＴＬＢＩの１２８のアドレス領域か
ら順次その物理アドレスを読出し、パージ・レジス夕３
にセットされている書替え先の物理アドレスと一致する
ものがあるか否かを比較器６，７により逐次比較する。
そしてもしも一致するものが検出されたとき、そのバリ
ッド・ビッドＶを落してそのエントリーを無効化しなけ
ればならない。したがってこのような従来の方式ではＴ
ＬＢＩの全内容を読出すことが必要なために、ＴＬＢＩ
内のエントリー無効化に非常に時間がかかるという欠点
が存在する。したがって本発明はこの欠点を改善して、
ＴＬＢ内に書替え先の物理アドレスがセットされていた
場合にこのＴＬＢの全内容を読出すことなくこれを得る
ことができるようにしたアドレス変換制御方式を提供す
ることを目的とするものであって、このために本発明に
よるアドレス変換制御方式では、主記憶手段と、主記憶
手段に格納されているアドレス変換テーブルに基づいた
論理アドレスと物理アドレスとの対応づけを示すアドレ
ス情報部とそのアドレス情報部の有効性を示すバリッド
表示手段とを有するアドレス変換バッファとを有し、上
記主記憶手段内のアドレス変換テーフルに変更があった
ときこれに応じて上記アドレス変換バッファのバリッド
表示手段を訂正するようにしたアドレス変換制御方式に
おいて、物理アドレスとその物理アドレスの記入されて
いるアドレス変換バッファのアドレスが記入される逆ア
ドレス変換手段を設け、上記主記憶手段内のアドレス変
換テーブルが変更されたときに、そのアドレス変換テー
ブルに記入されている物理アドレスにより上記逆アドレ
ス変換手段を読み出し、これにより得られた上記アドレ
ス変換バッファのアドレスによりアドレス変換バッファ
をアクセスしてそのバリッド表示手段を無効化するよう
にしたことを特徴とする。
対がＴＬＢＩにセットされているときにはそのバリツド
ビッドＶを落すことが必要になる。したがってこのよう
な場合には、ページ・レジスタ３に書替え先の物理アド
レスがセットされた後に、ＥＡＲ２の１３乃至１９ビッ
トを適当な手段でオール「ｏ」からオール「１」までイ
ンクリメントして、ＴＬＢＩの１２８のアドレス領域か
ら順次その物理アドレスを読出し、パージ・レジス夕３
にセットされている書替え先の物理アドレスと一致する
ものがあるか否かを比較器６，７により逐次比較する。
そしてもしも一致するものが検出されたとき、そのバリ
ッド・ビッドＶを落してそのエントリーを無効化しなけ
ればならない。したがってこのような従来の方式ではＴ
ＬＢＩの全内容を読出すことが必要なために、ＴＬＢＩ
内のエントリー無効化に非常に時間がかかるという欠点
が存在する。したがって本発明はこの欠点を改善して、
ＴＬＢ内に書替え先の物理アドレスがセットされていた
場合にこのＴＬＢの全内容を読出すことなくこれを得る
ことができるようにしたアドレス変換制御方式を提供す
ることを目的とするものであって、このために本発明に
よるアドレス変換制御方式では、主記憶手段と、主記憶
手段に格納されているアドレス変換テーブルに基づいた
論理アドレスと物理アドレスとの対応づけを示すアドレ
ス情報部とそのアドレス情報部の有効性を示すバリッド
表示手段とを有するアドレス変換バッファとを有し、上
記主記憶手段内のアドレス変換テーフルに変更があった
ときこれに応じて上記アドレス変換バッファのバリッド
表示手段を訂正するようにしたアドレス変換制御方式に
おいて、物理アドレスとその物理アドレスの記入されて
いるアドレス変換バッファのアドレスが記入される逆ア
ドレス変換手段を設け、上記主記憶手段内のアドレス変
換テーブルが変更されたときに、そのアドレス変換テー
ブルに記入されている物理アドレスにより上記逆アドレ
ス変換手段を読み出し、これにより得られた上記アドレ
ス変換バッファのアドレスによりアドレス変換バッファ
をアクセスしてそのバリッド表示手段を無効化するよう
にしたことを特徴とする。
以下本発明の一実施例を第２図にもとづき説明する。
図中、池図と同符号部は同一部を示し、１０は逆変換Ｔ
ＬＢ，１１は第１ィフヱクティブ・アドレス・レジスタ
（第ＩＥＡＲ）、１２は第２ィフェクティブ・アドレス
・レジスタ（第斑ＡＲ），１３は比較器、１４は講出し
レジスタ、１５および１６は比較器である。
ＬＢ，１１は第１ィフヱクティブ・アドレス・レジスタ
（第ＩＥＡＲ）、１２は第２ィフェクティブ・アドレス
・レジスタ（第斑ＡＲ），１３は比較器、１４は講出し
レジスタ、１５および１６は比較器である。
逆変換ＴＬＢＩ Ｏは、物理アドレスからその物理アド
レス‐論理アドレスのエントリーされているＴＬＢＩの
ＴＬＢアドレスがセットされているものであって、物理
アドレスに対応する論理アドレスがＴＬＢＩのどこに登
録されているかを高速に索引するものである。
レス‐論理アドレスのエントリーされているＴＬＢＩの
ＴＬＢアドレスがセットされているものであって、物理
アドレスに対応する論理アドレスがＴＬＢＩのどこに登
録されているかを高速に索引するものである。
第ＩＥＡＲＩ Ｉは例えば３２ビットの論理アドレスが
セットされるものであって、そのうち上位０乃至１２ビ
ットはＴＬＢＩにセットされ、１３乃至１９ビットでＴ
ＬＢＩをアクセスし、２０乃至３１ビットはページ内ア
ドレスであって、物理アドレスにおけるページ内アドレ
スと等しい部分である。
セットされるものであって、そのうち上位０乃至１２ビ
ットはＴＬＢＩにセットされ、１３乃至１９ビットでＴ
ＬＢＩをアクセスし、２０乃至３１ビットはページ内ア
ドレスであって、物理アドレスにおけるページ内アドレ
スと等しい部分である。
第班ＡＲ１２は２０ビットの物理アドレスがセットされ
るアドレスレジス夕であって、逆変換ＴＬＢＩＯが書込
まれるときには管理テーブルからトランスレーション・
レジスタ９を経由して物理アドレスがセットされ、また
逆変換ＴＬＢＩ Ｏが読出されるときにはパージ・レジ
スタ３から物理アドレスがセットされる。
るアドレスレジス夕であって、逆変換ＴＬＢＩＯが書込
まれるときには管理テーブルからトランスレーション・
レジスタ９を経由して物理アドレスがセットされ、また
逆変換ＴＬＢＩ Ｏが読出されるときにはパージ・レジ
スタ３から物理アドレスがセットされる。
比較器１３は第がＡＲ１２にセットされた物理アドレス
の上位０乃至１０までの１１ビットと、逆変換ＴＬＢＩ
Ｏから謙出された１１ビットとを比較するものである
。
の上位０乃至１０までの１１ビットと、逆変換ＴＬＢＩ
Ｏから謙出された１１ビットとを比較するものである
。
議出しレジスタ１ ４は逆変換ＴＬＢＩ Ｏの出力がセ
ットされるレジスタであって物理アドレス区分１ ４一
０およびＴＬＢアドレス区分１ ４−１により構成され
ている。
ットされるレジスタであって物理アドレス区分１ ４一
０およびＴＬＢアドレス区分１ ４−１により構成され
ている。
物理アドレス区分１４−０には上位０乃至１０までの１
１ビットに逆変換ＴＬＢＩＯから謙出された１１ビット
がセットされ下位９ビットには第餌ＡＲ１２にセットさ
れた下位９ビットがそのままセットされている。そして
ＴＬＢアドレス区分１４一１には逆変換ＴＬＢＩＯから
読出されたＴＬＢアドレスがセットされる。比較器１
５および１ ６はそれぞれＴＬＢＩのブラィマリ区域１
−０およびオルタネィト区域１−１からの出力と、謙出
しレジスタ１４の物理アドレス区分１４一０にセットさ
れたデータとを比較するものである。第２図においてＴ
ＬＢＩに論理アドレス一物理アドレスを登録する場合、
主記憶装置に設けられた管理テーブルを使用してアドレ
ス変換回路により物理アドレスが求められる。
１ビットに逆変換ＴＬＢＩＯから謙出された１１ビット
がセットされ下位９ビットには第餌ＡＲ１２にセットさ
れた下位９ビットがそのままセットされている。そして
ＴＬＢアドレス区分１４一１には逆変換ＴＬＢＩＯから
読出されたＴＬＢアドレスがセットされる。比較器１
５および１ ６はそれぞれＴＬＢＩのブラィマリ区域１
−０およびオルタネィト区域１−１からの出力と、謙出
しレジスタ１４の物理アドレス区分１４一０にセットさ
れたデータとを比較するものである。第２図においてＴ
ＬＢＩに論理アドレス一物理アドレスを登録する場合、
主記憶装置に設けられた管理テーブルを使用してアドレ
ス変換回路により物理アドレスが求められる。
このようにして論理アドレスに対応する物理アドレスが
得られたとき、その物理アドレスはトランスレーション
・レジスタ９にセットされ、また論理アドレスは第ＩＥ
ＡＲＩ Ｉにセットされる。このときトランスレーショ
ン・レジス夕９の出力はＴＬＢＩおよび第斑ＡＲ１ ２
に伝達される。そしてＴＬＢＩでは第ＩＥＡＲＩ Ｉに
セットされた論理アドレスの１３乃至１９ビットにより
アドレスされたＴＬＢＩのプライマリ区域１一０あるい
はオルタネィト区域１−１のどちらかに管理部の指示に
もとづき上記トランスレーション・レジスタ９から伝達
された物理アドレスと、第ＩＥＡＲＩＩから伝達される
論理アドレスの上位１３ビットと、バリツド・ビツドＶ
をセットする。このとき上記論理アドレスの１３乃至１
９ビットにより構成されたＴＬＢアドレスは逆変換ＴＬ
ＢＩ川こも伝達される。そして第犯ＡＲ１２にセットさ
れた上記トランスレーション・レジスタ９から伝達され
ている物理アドレスの下位１１乃至１９ビットによりア
ドレスされた逆変換ＴＬＢＩ Ｏよりバリッド・ビッド
Ｖを読み出し、もしオフであれば逆変換ＴＬＢＩ 川こ
この物理アドレスの上位０乃至１０までの１１ビットと
、この物理アドレスがセットされているＴＬＢアドレス
とバリツド・ビツドＶが記入される。もし、読み出され
たバリッド・ピッドＶがオンであれば物理アドレスビッ
ト１１〜１９が等しい異なる物理アドレスがすでに登録
されていることを意味し、その物理アドレスを持つＴＬ
ＢＩェントリを無効にするため、読み出された物理アド
レス区分１４−０とＴＬＢアドレス１ ４一１の内容を
ＴＬＢＩに送出する。
得られたとき、その物理アドレスはトランスレーション
・レジスタ９にセットされ、また論理アドレスは第ＩＥ
ＡＲＩ Ｉにセットされる。このときトランスレーショ
ン・レジス夕９の出力はＴＬＢＩおよび第斑ＡＲ１ ２
に伝達される。そしてＴＬＢＩでは第ＩＥＡＲＩ Ｉに
セットされた論理アドレスの１３乃至１９ビットにより
アドレスされたＴＬＢＩのプライマリ区域１一０あるい
はオルタネィト区域１−１のどちらかに管理部の指示に
もとづき上記トランスレーション・レジスタ９から伝達
された物理アドレスと、第ＩＥＡＲＩＩから伝達される
論理アドレスの上位１３ビットと、バリツド・ビツドＶ
をセットする。このとき上記論理アドレスの１３乃至１
９ビットにより構成されたＴＬＢアドレスは逆変換ＴＬ
ＢＩ川こも伝達される。そして第犯ＡＲ１２にセットさ
れた上記トランスレーション・レジスタ９から伝達され
ている物理アドレスの下位１１乃至１９ビットによりア
ドレスされた逆変換ＴＬＢＩ Ｏよりバリッド・ビッド
Ｖを読み出し、もしオフであれば逆変換ＴＬＢＩ 川こ
この物理アドレスの上位０乃至１０までの１１ビットと
、この物理アドレスがセットされているＴＬＢアドレス
とバリツド・ビツドＶが記入される。もし、読み出され
たバリッド・ピッドＶがオンであれば物理アドレスビッ
ト１１〜１９が等しい異なる物理アドレスがすでに登録
されていることを意味し、その物理アドレスを持つＴＬ
ＢＩェントリを無効にするため、読み出された物理アド
レス区分１４−０とＴＬＢアドレス１ ４一１の内容を
ＴＬＢＩに送出する。
このようにしてＴＬＢＩおよび逆変換ＴＬＢＩＯに論理
アドレス一物理アドレス、物理アドレス−ＴＬＢアドレ
ス等がセットされることになる。
アドレス一物理アドレス、物理アドレス−ＴＬＢアドレ
ス等がセットされることになる。
いまデータ処理に際しある論理アドレスのデータを必要
とするとき、その論理アドレスが第ＩＥＡＲＩ Ｉにセ
ットされる。そしてそのうち１３乃至１９ビットをアド
レスとしてＴＬＢＩを議出し、比較器４，５により第Ｉ
ＥＡＲＩＩにセットされた論理アドレスの上位０乃至１
２ビットとＴＬＢＩの論理アドレス出力０〜１２ビット
とを比較する。もし一致したものがあれば、それに対応
する物理アドレスをリアル・アドレス・レジスタ８から
得ることができる。そしてこの物理アドレスにもとづき
主記憶装置から必要とするデータを得る。しかしながら
ＴＬＢＩに存在しない場合には、管理テーブルからその
物理アドレスを得ることになるが、必要とする論理アド
レスのデータが主記憶装置に格納されていない場合には
、例えば管理テーブルに指示されている書替え先の物理
アドレスのデータをページアウトして必要とする新しい
論理アドレスのデータを格納しなければならない。した
がって、書替え先の物理アドレスがこのときパージ・レ
ジスタ３にセットされることになる。このパージ・レジ
スタ３にセットされた物理アドレスはそのまま第餌ＡＲ
１２にセットされる。そしてその下位１１乃至１９ビッ
トをアドレスとして逆変換ＴＬＢＩＯが読出される。こ
のときその物理アドレスがＴＬＢＩにヱントＩＪ‐され
ている場合には、逆変換ＴＬＢＩ０から０乃至１０ビッ
トの物理アドレスと７ビットのＴＬＢアドレスが出力さ
れる。そしてこの物理アドレス０乃至１０ビットは議出
しレジスタ１４の物理アドレス区分１４一０にセットさ
れ、ＴＬＢアドレスはそのＴＬＢアドレス区分１４一１
にセットされる。そして上記物理アドレス区分１４−０
の下位１１乃至１９ビットには第恋ＡＲ１２にセットさ
れている下位１１乃至１９ビットがそのままセットされ
る。また比較器１３には第班ＡＲ１２にセットされた物
理アドレスの上位１１ビットと、逆変換ＴＬＢＩＯから
出力された１１ビットとが比較され、一致したとき、そ
のバリッド・ビッドＶが「１」となっていて有効状態を
表示しているときにこれを「０」としてバリッド・ビッ
ドＶを無効状態にする。そして上記ＴＬＢアドレス区分
１ ４ーｌにセットされたＴＬＢアドレスを第ＩＥＡＲ
Ｉ Ｉの１３乃至１９ビットにセットしてＴＬＢＩをア
クセスし、その物理アドレスを比較器１５，１６に出力
させる。このとき比較器１５，１６には論出しレジスタ
１４の物理アドレス区分１４−川こセットされた物理ア
ドレスが伝達されているので、一致すればそれに対応し
た方のバリッド・ピッドＶを「１」から「０」にして、
これを無効状態にする。以上説明の如く本発明によれば
逆変換ＴＬＢを使用して、物理アドレスによりそれに対
応する論理アドレスのエントリーされているＴＬＢアド
レスを関単に得ることができるので、非常に高速に必要
とするＴＬＢエントリーを謙出すことが可能となる。
とするとき、その論理アドレスが第ＩＥＡＲＩ Ｉにセ
ットされる。そしてそのうち１３乃至１９ビットをアド
レスとしてＴＬＢＩを議出し、比較器４，５により第Ｉ
ＥＡＲＩＩにセットされた論理アドレスの上位０乃至１
２ビットとＴＬＢＩの論理アドレス出力０〜１２ビット
とを比較する。もし一致したものがあれば、それに対応
する物理アドレスをリアル・アドレス・レジスタ８から
得ることができる。そしてこの物理アドレスにもとづき
主記憶装置から必要とするデータを得る。しかしながら
ＴＬＢＩに存在しない場合には、管理テーブルからその
物理アドレスを得ることになるが、必要とする論理アド
レスのデータが主記憶装置に格納されていない場合には
、例えば管理テーブルに指示されている書替え先の物理
アドレスのデータをページアウトして必要とする新しい
論理アドレスのデータを格納しなければならない。した
がって、書替え先の物理アドレスがこのときパージ・レ
ジスタ３にセットされることになる。このパージ・レジ
スタ３にセットされた物理アドレスはそのまま第餌ＡＲ
１２にセットされる。そしてその下位１１乃至１９ビッ
トをアドレスとして逆変換ＴＬＢＩＯが読出される。こ
のときその物理アドレスがＴＬＢＩにヱントＩＪ‐され
ている場合には、逆変換ＴＬＢＩ０から０乃至１０ビッ
トの物理アドレスと７ビットのＴＬＢアドレスが出力さ
れる。そしてこの物理アドレス０乃至１０ビットは議出
しレジスタ１４の物理アドレス区分１４一０にセットさ
れ、ＴＬＢアドレスはそのＴＬＢアドレス区分１４一１
にセットされる。そして上記物理アドレス区分１４−０
の下位１１乃至１９ビットには第恋ＡＲ１２にセットさ
れている下位１１乃至１９ビットがそのままセットされ
る。また比較器１３には第班ＡＲ１２にセットされた物
理アドレスの上位１１ビットと、逆変換ＴＬＢＩＯから
出力された１１ビットとが比較され、一致したとき、そ
のバリッド・ビッドＶが「１」となっていて有効状態を
表示しているときにこれを「０」としてバリッド・ビッ
ドＶを無効状態にする。そして上記ＴＬＢアドレス区分
１ ４ーｌにセットされたＴＬＢアドレスを第ＩＥＡＲ
Ｉ Ｉの１３乃至１９ビットにセットしてＴＬＢＩをア
クセスし、その物理アドレスを比較器１５，１６に出力
させる。このとき比較器１５，１６には論出しレジスタ
１４の物理アドレス区分１４−川こセットされた物理ア
ドレスが伝達されているので、一致すればそれに対応し
た方のバリッド・ピッドＶを「１」から「０」にして、
これを無効状態にする。以上説明の如く本発明によれば
逆変換ＴＬＢを使用して、物理アドレスによりそれに対
応する論理アドレスのエントリーされているＴＬＢアド
レスを関単に得ることができるので、非常に高速に必要
とするＴＬＢエントリーを謙出すことが可能となる。
したがって従来のようにＴＬＢエントリーを全部読出す
ような場合に比較して、データ処理を非常に速く行なう
ことができる。
ような場合に比較して、データ処理を非常に速く行なう
ことができる。
第１図は従来のＴＬＢを示し、第２図は本発明の一実施
例構成である。 図中、１はＴＬＢ、２はＥＡＲ、３はパージ・レジスタ
、４乃至７は比較器、８はリアル・アドレス・レジスタ
、９はトランスレーシヨン・レジス夕、１０は逆変換Ｔ
ＬＢ、１ １は第ＩＥＡＲ、１２は第斑ＡＲ、１３は比
較器、１４は読出しレジスタ、１５および１６は比較器
をそれぞれ示す。 オー図才２脚
例構成である。 図中、１はＴＬＢ、２はＥＡＲ、３はパージ・レジスタ
、４乃至７は比較器、８はリアル・アドレス・レジスタ
、９はトランスレーシヨン・レジス夕、１０は逆変換Ｔ
ＬＢ、１ １は第ＩＥＡＲ、１２は第斑ＡＲ、１３は比
較器、１４は読出しレジスタ、１５および１６は比較器
をそれぞれ示す。 オー図才２脚
Claims (1)
- １ 主記憶手段と、主記憶手段に格納されているアドレ
ス変換テーブルに基づいた論理アドレスと物理アドレス
との対応づけを示すアドレス情報部とそのアドレス情報
部の有効性を示すバリツド表示手段とを有するアドレス
変換バツフアとを有し、上記主記憶手段内のアドレス変
換テーブルに変更があったときこれに応じて上記アドレ
ス変換バツフアのバリツド表示手段を訂正するようにし
たアドレス変換制御方式において、物理アドレスとその
物理アドレスの記入されているアドレス変換バツフアの
アドレスが記入される逆アドレス変換手段を設け、上記
主記憶手段内のアドレス変換テーブルが変更されたとき
に、そのアドレス変換テーブルに記入されている物理ア
ドレスにより上記逆アドレス変換手段を読み出し、これ
により得られた上記アドレス変換バツフアのアドレスに
よりアドレス変換バツフアをアクセスしてそのバリツド
表示手段を無効化するようにしたことを特徴とするアド
レス変換制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55091401A JPS601658B2 (ja) | 1980-07-04 | 1980-07-04 | アドレス変換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55091401A JPS601658B2 (ja) | 1980-07-04 | 1980-07-04 | アドレス変換制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718071A JPS5718071A (en) | 1982-01-29 |
| JPS601658B2 true JPS601658B2 (ja) | 1985-01-16 |
Family
ID=14025351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55091401A Expired JPS601658B2 (ja) | 1980-07-04 | 1980-07-04 | アドレス変換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601658B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137217A (ja) * | 1985-12-11 | 1987-06-20 | Nissan Motor Co Ltd | 車両用空調装置のエバポレ−タ構造 |
| JPH02121368U (ja) * | 1989-03-15 | 1990-10-02 | ||
| JPH0342464U (ja) * | 1989-09-04 | 1991-04-22 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142451A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | アドレス変換制御方式 |
| JPS6182254A (ja) * | 1984-09-10 | 1986-04-25 | Fujitsu Ltd | ペ−ジ・テ−ブル・アドレス変換処理方式 |
-
1980
- 1980-07-04 JP JP55091401A patent/JPS601658B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137217A (ja) * | 1985-12-11 | 1987-06-20 | Nissan Motor Co Ltd | 車両用空調装置のエバポレ−タ構造 |
| JPH02121368U (ja) * | 1989-03-15 | 1990-10-02 | ||
| JPH0342464U (ja) * | 1989-09-04 | 1991-04-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718071A (en) | 1982-01-29 |
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