JPH03105536A - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPH03105536A JPH03105536A JP1244321A JP24432189A JPH03105536A JP H03105536 A JPH03105536 A JP H03105536A JP 1244321 A JP1244321 A JP 1244321A JP 24432189 A JP24432189 A JP 24432189A JP H03105536 A JPH03105536 A JP H03105536A
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- 238000006243 chemical reaction Methods 0.000 title abstract description 11
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 239000000284 extract Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
動的アドレス変換方式の改良に関し、
先行ＤＡＴを効率よく行い得るようになったアドレス変
換方式を提供することを目的とし、現在のページのペー
ジ・テーブル・エントリをアクセスして実アドレスに変
換した後、続くページのページ・エントリ・アドレスを
も連続的にアクセスして次の仮想ページ・アドレスも実
ページ・アドレスに変換し、これにより、次ページの先
行ＤＡＴをページ変換のみで高速に且つ容易に実現可能
とするものである。
換方式を提供することを目的とし、現在のページのペー
ジ・テーブル・エントリをアクセスして実アドレスに変
換した後、続くページのページ・エントリ・アドレスを
も連続的にアクセスして次の仮想ページ・アドレスも実
ページ・アドレスに変換し、これにより、次ページの先
行ＤＡＴをページ変換のみで高速に且つ容易に実現可能
とするものである。
本発明は、仮想記憶方式を採用する計算機システム、特
に動的アドレス変換方式の改良に関するものである。
に動的アドレス変換方式の改良に関するものである。
第４図はＤＡＴ機構（動的アドレス変換機構）の概略を
説明する図である。同図において、１は主記憶、２は論
理アドレス・レジスタ、３はＴＬＢ（変換索引バッファ
）、４は絶対アドレス・レジスタ、５はキャッシュ記憶
、６はキャッシュ・データ・レジスタ、７はＤＡＴ機構
、８は変換論理アドレス・レジスク、９はＴＬＢアドレ
ス・レジスタ、１０はテーブル・レジスタ、１１はテー
ブル・アドレス・レジスタ、１２はセグメント・テーブ
ル・オリジン・レジスタ、ＩＵは命令ユニット、ＥＵは
演算ユニットをそれぞれ示している。
説明する図である。同図において、１は主記憶、２は論
理アドレス・レジスタ、３はＴＬＢ（変換索引バッファ
）、４は絶対アドレス・レジスタ、５はキャッシュ記憶
、６はキャッシュ・データ・レジスタ、７はＤＡＴ機構
、８は変換論理アドレス・レジスク、９はＴＬＢアドレ
ス・レジスタ、１０はテーブル・レジスタ、１１はテー
ブル・アドレス・レジスタ、１２はセグメント・テーブ
ル・オリジン・レジスタ、ＩＵは命令ユニット、ＥＵは
演算ユニットをそれぞれ示している。
論理アドレス・レジスタ２は、命令ユニット■Ｕから送
られてきたインストラクションまたはオペランド・デー
タの仮想アドレスがセットされる。
られてきたインストラクションまたはオペランド・デー
タの仮想アドレスがセットされる。
論理アドレス・レジスタ２の仮想アドレスは、ＴＬＢに
よって実アドレス（場合によっては、絶対アドレス，シ
ステム絶対アドレス）に変換され、変換結果が絶対アド
レス・レジスタ４にセットされる。絶対アドレス・レジ
スタ４のアドレスによってキャッシュ記憶５がアクセス
される。読出しの場合には、キャッシュ記憶５から読み
出されたデータがキャッシュ・データ・レジスタ６にセ
ットされ、命令ユニットＩＵまたは演算ユニッ｝ＥＵに
送られる。キャッシュ記憶５に所望のデータが存在しな
い場合には、主記憶１から所望のデータが読み出され、
キャッシュ記憶５に格納され、しかる後にキャッシュ・
データ・レジスタ６にセツトされる。
よって実アドレス（場合によっては、絶対アドレス，シ
ステム絶対アドレス）に変換され、変換結果が絶対アド
レス・レジスタ４にセットされる。絶対アドレス・レジ
スタ４のアドレスによってキャッシュ記憶５がアクセス
される。読出しの場合には、キャッシュ記憶５から読み
出されたデータがキャッシュ・データ・レジスタ６にセ
ットされ、命令ユニットＩＵまたは演算ユニッ｝ＥＵに
送られる。キャッシュ記憶５に所望のデータが存在しな
い場合には、主記憶１から所望のデータが読み出され、
キャッシュ記憶５に格納され、しかる後にキャッシュ・
データ・レジスタ６にセツトされる。
ＴＬＢ３に、論理アドレス・レジスタ２にセットされた
仮想アドレスが存在しない場合には、ＤＡＴ要求がＤＡ
Ｔ機構７に送られる。なお、ＤＡＴｉ構７は、マイクロ
プログラムまたはハードウェアによって制御される。Ｄ
ＡＴ要求の中には変換対象の仮想アドレスが存在するが
、この変換対象の仮想アドレスは変換論理アドレス・レ
ジスタ８にセットされる。仮想アドレスは、セグメント
・インデックスＳＸ，ページ・インデックスＰＸおよび
バイト・インデックスＢＸから構威されている。セグメ
ント・テーブル・オリジン・レジスタ１２には、命令ユ
ニットＩＵから送られてきたセグメント・テーブル・オ
リジンがセットされる。
仮想アドレスが存在しない場合には、ＤＡＴ要求がＤＡ
Ｔ機構７に送られる。なお、ＤＡＴｉ構７は、マイクロ
プログラムまたはハードウェアによって制御される。Ｄ
ＡＴ要求の中には変換対象の仮想アドレスが存在するが
、この変換対象の仮想アドレスは変換論理アドレス・レ
ジスタ８にセットされる。仮想アドレスは、セグメント
・インデックスＳＸ，ページ・インデックスＰＸおよび
バイト・インデックスＢＸから構威されている。セグメ
ント・テーブル・オリジン・レジスタ１２には、命令ユ
ニットＩＵから送られてきたセグメント・テーブル・オ
リジンがセットされる。
ＤＡＴ機構７は、レジスタ８にセットされている仮想ア
ドレスのセグメント・インデックスＳＸとレジスタ１２
のセグメント，・テーブル・オリジンとに基づいて、セ
グメント・テーブル・エントリ・アドレスを生威し、こ
れをテーブル・アドレス・レジスタ１１にセットし、テ
ーブル要求をキャッシュ記憶５に送る。このテーブル要
求を受け取ると、キャッシュ記憶５は該当するセグメン
ト・テーブル・エントリをＤＡＴ機構７に送り返す。
ドレスのセグメント・インデックスＳＸとレジスタ１２
のセグメント，・テーブル・オリジンとに基づいて、セ
グメント・テーブル・エントリ・アドレスを生威し、こ
れをテーブル・アドレス・レジスタ１１にセットし、テ
ーブル要求をキャッシュ記憶５に送る。このテーブル要
求を受け取ると、キャッシュ記憶５は該当するセグメン
ト・テーブル・エントリをＤＡＴ機構７に送り返す。
このセグメント・テーブル・エントリはテーブル・レジ
スタ１０に格納される。セグメント・テーブル・エント
リには、ページ・テーブルの先頭アドレスが記入されて
いる。
スタ１０に格納される。セグメント・テーブル・エント
リには、ページ・テーブルの先頭アドレスが記入されて
いる。
次に、ＤＡＴ機構７は、レジスタ８に格納されている仮
想アドレスのページ・インデックスＰＸと、テーブル・
レジスタ１０に格納されているページ・テーブルの先頭
アドレスとに基づいて、ページ・テーブル・エントリ・
アドレスを生威し、これをテーブル・アドレス・レジス
タ１１にセットし、テーブル要求をキャッシュ記憶５に
送る。
想アドレスのページ・インデックスＰＸと、テーブル・
レジスタ１０に格納されているページ・テーブルの先頭
アドレスとに基づいて、ページ・テーブル・エントリ・
アドレスを生威し、これをテーブル・アドレス・レジス
タ１１にセットし、テーブル要求をキャッシュ記憶５に
送る。
このテーブル要求を受け取ると、キャッシュ記憶５は該
当するページ・テーブル・エントリをＤＡＴｉ構７に送
り返す。このページ・テーブル・エントリはテーブル・
レジスタ１０に格納される。
当するページ・テーブル・エントリをＤＡＴｉ構７に送
り返す。このページ・テーブル・エントリはテーブル・
レジスタ１０に格納される。
ページ・テーブル・エントリには、ページの先頭アドレ
ス（実アドレス）が記入されている。
ス（実アドレス）が記入されている。
次に、ＤＡＴ機構７は、レジスタ８に格納されている仮
想アドレスのバイト・インデックスＢＸと、テーブル・
レジスタ１０に格納されている実ページ・アドレスとを
合威して、仮想アドレスに対応する実アドレスを生戒す
る。この実アドレスはＴＬＢアドレス・レジスタ９にセ
ットされ、ＴＬＢ Ｗｒｉｔｅ要求がＴＬＢ３に送られ
る。この要求を受け取ると、ＴＬＢ３は、実アドレスと
仮想アドレスの対を書き込む。
想アドレスのバイト・インデックスＢＸと、テーブル・
レジスタ１０に格納されている実ページ・アドレスとを
合威して、仮想アドレスに対応する実アドレスを生戒す
る。この実アドレスはＴＬＢアドレス・レジスタ９にセ
ットされ、ＴＬＢ Ｗｒｉｔｅ要求がＴＬＢ３に送られ
る。この要求を受け取ると、ＴＬＢ３は、実アドレスと
仮想アドレスの対を書き込む。
第５図は従来のＤＡＴ処理フローを示す図である。ＤＡ
Ｔ処理は下記のようにして行われる。なお、変換テーブ
ルは全て４バイト長のエントリからなるものとする。
Ｔ処理は下記のようにして行われる。なお、変換テーブ
ルは全て４バイト長のエントリからなるものとする。
■ ＴＬＢにξスヒ・冫卜する。
■ ＤＡＴが起動され、ミスした仮想アドレスが送られ
る。
る。
■ ＤＡＴ機構７は、仮想アドレスからセグメント・イ
ンデックスＳＸを抽出すると共にテーブル・エントリ長
の４バイトを掛け、システムのセグメント・テーブルの
先頭アドレスＳＴＯに加算することでセグメント・テー
ブル・エントリ・アドレスを作威し、テーブル・アドレ
ス・レジスタ１１に格納してキャッシュ記憶５にセグメ
ント・テーブル・エントリ・フエツチを要求する。
ンデックスＳＸを抽出すると共にテーブル・エントリ長
の４バイトを掛け、システムのセグメント・テーブルの
先頭アドレスＳＴＯに加算することでセグメント・テー
ブル・エントリ・アドレスを作威し、テーブル・アドレ
ス・レジスタ１１に格納してキャッシュ記憶５にセグメ
ント・テーブル・エントリ・フエツチを要求する。
■ キャッシュ記憶５よりセグメント・テーブル・エン
トリを受け取ると、続いてＤＡＴＩ構７は、仮想アドレ
スからページ・インデックスＰＸを抽出して４を掛け、
セグメント・テーブル・エントリから抽出したページ・
テーブルの先頭アドレスＰＴＯに加算することでページ
・テーブル・エントリ・アドレスを作或し、テーブル・
アドレス・レジスタ１１に格納してキャンシュ記憶５に
ページ・テーブル・エントリ・フェッチを要求する。
トリを受け取ると、続いてＤＡＴＩ構７は、仮想アドレ
スからページ・インデックスＰＸを抽出して４を掛け、
セグメント・テーブル・エントリから抽出したページ・
テーブルの先頭アドレスＰＴＯに加算することでページ
・テーブル・エントリ・アドレスを作或し、テーブル・
アドレス・レジスタ１１に格納してキャンシュ記憶５に
ページ・テーブル・エントリ・フェッチを要求する。
■ キャッシュ記憶５よりページ・テーブル・エントリ
を受け取ると、仮想アドレスからバイト・インデックス
ＢＸを抽出し、これをページ・テーブル・エントリから
抽出したページ・フレームの先頭アドレス（ＰＦＯ）に
加算することで実アドレスを作威し、ＴＬＢアドレス・
レジスタ９に格納してＴＬＢ機構３に登録を要求する。
を受け取ると、仮想アドレスからバイト・インデックス
ＢＸを抽出し、これをページ・テーブル・エントリから
抽出したページ・フレームの先頭アドレス（ＰＦＯ）に
加算することで実アドレスを作威し、ＴＬＢアドレス・
レジスタ９に格納してＴＬＢ機構３に登録を要求する。
なお、ＴＬＢに実アドレスのページ部分のみが格納され
る場合には、バイト・インデックスＢＸの加算は必要な
い。
る場合には、バイト・インデックスＢＸの加算は必要な
い。
■ ＤＡＴを終了する。
■ システムは、ＴＬＢの登録を受けて、再度ＴＬＢを
索引し直して処理を再開する。
索引し直して処理を再開する。
上述のように、仮想記憶方式を採用する計算機システム
では、仮想アドレスから実アドレスへの変換を行うＤＡ
Ｔ機構を有している。ＤＡＴ機構は、与えられた仮想ア
ドレスをもとに主記憶上の変換テーブルを索引すること
により実アドレスを得るものであるが、変換テーブルが
主記憶に存在するために、変換テーブルのアクセスは時
間のかかるものとなる。また、通常は変換テーブルはセ
グメント・テーブルとページ・テーブルより構威され、
変換プロセスもセグメント変換とページ変換の２段階の
プロセスを必要とする。それぞれの段階で変換テーブル
の主記憶アドレスの作或，テーブルの索引．保護機構・
例外事象のチェック等を行うため、ＤＡＴによる処理時
間は非常に大きいものとなる。
では、仮想アドレスから実アドレスへの変換を行うＤＡ
Ｔ機構を有している。ＤＡＴ機構は、与えられた仮想ア
ドレスをもとに主記憶上の変換テーブルを索引すること
により実アドレスを得るものであるが、変換テーブルが
主記憶に存在するために、変換テーブルのアクセスは時
間のかかるものとなる。また、通常は変換テーブルはセ
グメント・テーブルとページ・テーブルより構威され、
変換プロセスもセグメント変換とページ変換の２段階の
プロセスを必要とする。それぞれの段階で変換テーブル
の主記憶アドレスの作或，テーブルの索引．保護機構・
例外事象のチェック等を行うため、ＤＡＴによる処理時
間は非常に大きいものとなる。
さて、一般的にデータやインストラクションは仮想アド
レス上で連続して配置される場合が多く、また、局所性
もあることから、或るページをアクセスした際に次にア
クセスに行くページとしては、現在のページの近く、特
に連続した次のページにアクセスに行く可能性が最も高
い。従って、ＴＬＢを有するシステムでは、前以て次の
ページを変ｆＡ（先行ＤＡＴ）Ｌておけば、次ページの
ＴＬＢξスがなくなり、ＤＡＴによるペナルティを大き
く削減することが可能となる。しかし従来においては・
、このような次ページの先行ＤＡＴを行うに当たって、
そのタイミングや他処理との干渉などに問題があり、有
効となる手段がなかった。
レス上で連続して配置される場合が多く、また、局所性
もあることから、或るページをアクセスした際に次にア
クセスに行くページとしては、現在のページの近く、特
に連続した次のページにアクセスに行く可能性が最も高
い。従って、ＴＬＢを有するシステムでは、前以て次の
ページを変ｆＡ（先行ＤＡＴ）Ｌておけば、次ページの
ＴＬＢξスがなくなり、ＤＡＴによるペナルティを大き
く削減することが可能となる。しかし従来においては・
、このような次ページの先行ＤＡＴを行うに当たって、
そのタイミングや他処理との干渉などに問題があり、有
効となる手段がなかった。
本発明は、この点に鑑みて創作されたものであって、先
行ＤＡＴを効率よく行い得るようになったアドレス変換
方式を提供することを目的としている。
行ＤＡＴを効率よく行い得るようになったアドレス変換
方式を提供することを目的としている。
上述したように、データやインストラクションの傾向と
して、近い将来に連続した次のページにアクセスに行く
可能性が高いため、前以て次のページの変換を行ってお
くことによって、ＴＬＢξスが低減し、ＤＡＴによるペ
ナルティを大きく削減することが可能となる。
して、近い将来に連続した次のページにアクセスに行く
可能性が高いため、前以て次のページの変換を行ってお
くことによって、ＴＬＢξスが低減し、ＤＡＴによるペ
ナルティを大きく削減することが可能となる。
ところで、変換テーブルは仮想アドレスから一連のフィ
ールドを抜き出してテーブル・インデックスとして使用
される場合が多く、この場合、仮想アドレス上の連続し
たセグメント／ページがテーブル上で隣合うことになる
。従って、同じセグメント内の連続したページはページ
・テーブル上も連続する。
ールドを抜き出してテーブル・インデックスとして使用
される場合が多く、この場合、仮想アドレス上の連続し
たセグメント／ページがテーブル上で隣合うことになる
。従って、同じセグメント内の連続したページはページ
・テーブル上も連続する。
本発明は、この点に着目したものであり、本発明のアド
レス変換方式は、 （ａ） 動的アドレス変換の対象となる仮想アドレス
のセグメント・インデックスとセグメント・テーブル・
オリジンとに基づいてセグメント・テープル・エントリ
・アドレスを算出し、該セグメント・テーブル・エント
リ・アドレスに従ってセグメント・テーブル・エントリ
を求め、 （ｂ） 求めたセグメント・テーブル・エントリの内
容と上記仮想アドレスのページ・インデックスとに基づ
いてページ・テーブル・エントリ・アドレスを算出し、
該ページ・テーブル・エントリ・アドレスに従ってペー
ジ・テーブル・エントリを求め、 （ｃ） 求めたページ・テーブル・エントリの内容と
上記仮想アドレスのバイト・インデックスとに基づいて
上記仮想アドレスに対応する実アドレスを算出し、該実
アドレスと対応する仮想アドレスとを対にして変換索引
バッファに登録し、（ｄ） （ｂ）で求めたページ・
テーブル・エントリ・アドレスにページ・テーブル・エ
ントリ長を加えるとで続く次のページ・テーブル・エン
トリ・アドレスを算出し、該ページ・テーブル・エント
リ・アドレスに従ってページ・テーブル・エントリを求
め、 （ｅ） （ｄ）で求めたページ・テーブル・エントリ
の内容と上記仮想アドレスのバイト・インデックスとに
基づいて実アドレスを算出し、該実アドレスと対応する
仮想アドレスとを対にして変換索引バッファに登録する ことを特徴とするものである。
レス変換方式は、 （ａ） 動的アドレス変換の対象となる仮想アドレス
のセグメント・インデックスとセグメント・テーブル・
オリジンとに基づいてセグメント・テープル・エントリ
・アドレスを算出し、該セグメント・テーブル・エント
リ・アドレスに従ってセグメント・テーブル・エントリ
を求め、 （ｂ） 求めたセグメント・テーブル・エントリの内
容と上記仮想アドレスのページ・インデックスとに基づ
いてページ・テーブル・エントリ・アドレスを算出し、
該ページ・テーブル・エントリ・アドレスに従ってペー
ジ・テーブル・エントリを求め、 （ｃ） 求めたページ・テーブル・エントリの内容と
上記仮想アドレスのバイト・インデックスとに基づいて
上記仮想アドレスに対応する実アドレスを算出し、該実
アドレスと対応する仮想アドレスとを対にして変換索引
バッファに登録し、（ｄ） （ｂ）で求めたページ・
テーブル・エントリ・アドレスにページ・テーブル・エ
ントリ長を加えるとで続く次のページ・テーブル・エン
トリ・アドレスを算出し、該ページ・テーブル・エント
リ・アドレスに従ってページ・テーブル・エントリを求
め、 （ｅ） （ｄ）で求めたページ・テーブル・エントリ
の内容と上記仮想アドレスのバイト・インデックスとに
基づいて実アドレスを算出し、該実アドレスと対応する
仮想アドレスとを対にして変換索引バッファに登録する ことを特徴とするものである。
第１図は本発明のＤＡＴ処理フローを示す図である。以
下に示すように、■ないし■は従来方式と変わりはない
。
下に示すように、■ないし■は従来方式と変わりはない
。
■ ＴＬＢにミス・ヒットする。
■ ＤＡＴが起動され、ξスした仮想アドレスが送られ
る。
る。
■ ＤＡＴ機構７は、仮想アドレスからセグメント・イ
ンデックスＳＸを抽出すると共にテーブル・エントリ長
の４バイトを掛け、システムのセグメント・テーブルの
先頭アドレスＳＴＯに加算することでセグメント・テー
ブル・エントリ・アドレスを作威し、テーブル・アドレ
ス・レジスタ１１に格納してキャッシュ記憶５にセグメ
ント・テーブル・エントリ・フェッチを要求する。
ンデックスＳＸを抽出すると共にテーブル・エントリ長
の４バイトを掛け、システムのセグメント・テーブルの
先頭アドレスＳＴＯに加算することでセグメント・テー
ブル・エントリ・アドレスを作威し、テーブル・アドレ
ス・レジスタ１１に格納してキャッシュ記憶５にセグメ
ント・テーブル・エントリ・フェッチを要求する。
■ キャッシュ記憶５よりセグメント・テーブル・エン
トリを受け取ると、続いてＤＡＴ機構７は、仮想アドレ
スからページ・インデックスＰＸを抽出して４を掛け、
セグメント・テーブル・エントリから抽出したページ・
テーブルの先頭アドレスＰＴＯに加算することでページ
・テーブル・エントリ・アドレスを作威し、テーブル・
アドレス・レジスタ１ｌに格納してキャッシュ記憶５に
ページ・テーブル・エントリ・フェッチを要求する。
トリを受け取ると、続いてＤＡＴ機構７は、仮想アドレ
スからページ・インデックスＰＸを抽出して４を掛け、
セグメント・テーブル・エントリから抽出したページ・
テーブルの先頭アドレスＰＴＯに加算することでページ
・テーブル・エントリ・アドレスを作威し、テーブル・
アドレス・レジスタ１ｌに格納してキャッシュ記憶５に
ページ・テーブル・エントリ・フェッチを要求する。
■ キャッシュ記憶５よりページ・テーブル・エントリ
を受け取ると、仮想アドレスからバイト・インデックス
ＢＸを抽出し、これをページ・テーブル・エントリから
抽出したページ・フレームの先頭アドレス（ＰＦＯ）に
加算することで実アドレスを作威し、ＴＬＢアドレス・
レジスタ９に格納してＴＬＢ機構３に登録を要求する。
を受け取ると、仮想アドレスからバイト・インデックス
ＢＸを抽出し、これをページ・テーブル・エントリから
抽出したページ・フレームの先頭アドレス（ＰＦＯ）に
加算することで実アドレスを作威し、ＴＬＢアドレス・
レジスタ９に格納してＴＬＢ機構３に登録を要求する。
なお、ＴＬＢ機構３に実アドレスのページ部分のみが格
納される場合には、バイト・インデックスＢＸの加算は
必要ない。
納される場合には、バイト・インデックスＢＸの加算は
必要ない。
■ 処理フロー■を終えた後、テーブル・アドレス・レ
ジスタ１１の内容に４を加算することで、次のページの
ページ・テーブル・エントリ・アドレスを作威し、キャ
ッシュ記憶５に次ページのページ・テーブル・エントリ
・フェッチを要求する。
ジスタ１１の内容に４を加算することで、次のページの
ページ・テーブル・エントリ・アドレスを作威し、キャ
ッシュ記憶５に次ページのページ・テーブル・エントリ
・フェッチを要求する。
■ キャッシュ記憶５より次ページのページ・テーブル
・エントリを受け取ると、処理フロー■と同様にして次
ページの実アドレスを作或し、ＴＬＢアドレス・レジス
タ９に格納してＴＬＢ機構３に登録する。ここでＴＬＢ
に対しては、特に次ページの実アドレスであることを示
す信号（Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ）を上げ、Ｔ
ＬＢ３はこれを受けて次ページの実アドレスとして登録
する。
・エントリを受け取ると、処理フロー■と同様にして次
ページの実アドレスを作或し、ＴＬＢアドレス・レジス
タ９に格納してＴＬＢ機構３に登録する。ここでＴＬＢ
に対しては、特に次ページの実アドレスであることを示
す信号（Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ）を上げ、Ｔ
ＬＢ３はこれを受けて次ページの実アドレスとして登録
する。
■ ＤＡＴを終了する。
■ システムは、現ページのＴＬＢ登録（処理フロー■
）を受けた時点で、再度ＴＬＢを索引し直して処理を再
開する。
）を受けた時点で、再度ＴＬＢを索引し直して処理を再
開する。
第２図はＴＬＢとＤＡＴ間のやりとりを示す図である。
ＴＬＢ３とＤＡＴ機構７との間には、ＤＡＴ要求信号線
やＴＬＢ Ｗｒｉｔｅ （ＴＬＢ Ａｄｒｓ）要求信号
線， ＴＬＢ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信
号線などが設けられている。ＴＬＢ３からＤＡＴ要求が
送られて来ると、ＤＡＴ機構７は、ＤＡＴ要求で指示さ
れた仮想アドレスを実アドレスに変換し、この実アドレ
スをＴＬＢアドレス・レジスタ９に書き込み、ＴＬＢ
Ｗｒｉｔｅ （ＴＬＢ Ａｄｒｓ）要求信号をオンする
。次に、上記仮想アドレスが存在するページの次のペー
ジに対応する実アドレスを求め、この実アドレスをＴＬ
Ｂアドレス・レジスタ９に書込み、ＴＬＢ Ｗｒｉｔｅ
−Ｎｅｘｔ Ｐａｇｅ要求信号をオンする。
やＴＬＢ Ｗｒｉｔｅ （ＴＬＢ Ａｄｒｓ）要求信号
線， ＴＬＢ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信
号線などが設けられている。ＴＬＢ３からＤＡＴ要求が
送られて来ると、ＤＡＴ機構７は、ＤＡＴ要求で指示さ
れた仮想アドレスを実アドレスに変換し、この実アドレ
スをＴＬＢアドレス・レジスタ９に書き込み、ＴＬＢ
Ｗｒｉｔｅ （ＴＬＢ Ａｄｒｓ）要求信号をオンする
。次に、上記仮想アドレスが存在するページの次のペー
ジに対応する実アドレスを求め、この実アドレスをＴＬ
Ｂアドレス・レジスタ９に書込み、ＴＬＢ Ｗｒｉｔｅ
−Ｎｅｘｔ Ｐａｇｅ要求信号をオンする。
第３図はＴＬＢ機構の概略を示す図である。同図ニオイ
て、２１は加算器、２２はレジスタ、２３と２４はＡＮ
Ｄ回路、２５はＯＲ回路、２６はゲート、２７はＯＲ＠
路、２８はＴＬＢのメモリ部、２９は比較回路をそれぞ
れ示している。
て、２１は加算器、２２はレジスタ、２３と２４はＡＮ
Ｄ回路、２５はＯＲ回路、２６はゲート、２７はＯＲ＠
路、２８はＴＬＢのメモリ部、２９は比較回路をそれぞ
れ示している。
ＴＵ ＲＥＱ ＡＣＫは命令ユニッＩ−１０からの要求
に対する応答を表す。Ｉｎ ＲＥＱ ＡＣＫがオンにな
った時に、論理アドレス・レジスタ２に命令ユニットＩ
Ｕからの仮想アドレスがセットされる。加算器２１の一
方の入力には論理アドレス・レジスタ２の出力が人力さ
れ、他方の入力には４Ｋが入力される。
に対する応答を表す。Ｉｎ ＲＥＱ ＡＣＫがオンにな
った時に、論理アドレス・レジスタ２に命令ユニットＩ
Ｕからの仮想アドレスがセットされる。加算器２１の一
方の入力には論理アドレス・レジスタ２の出力が人力さ
れ、他方の入力には４Ｋが入力される。
なお、ページの大きさは４Ｋである。加算器２１の出力
は、比較回路２９が果ス・ヒットを出力した時に、レジ
スタ２２にセットされる。論理アドレス・レジスタ２の
出力は、ゲート２６の否定側出力が“１゜の時に、ＡＮ
Ｄ回路２３を介してＯＲ回路２５に入力される。また、
ゲート２６の肯定側出力が“１“の時には、レジスタ２
２の出力がＡＮＤ回路２４を介してＯＲ回路２５に人力
される。ＯＲ回路２５の出力は、メモリ部２８のアドレ
ス入力部およびデータ入力部（仮想アドレス側）に送ら
れと共に、ＤＡＴ論理アドレスとしてＤＡＴ機構７に送
られる．ＴＬＢ Ｗｒｉｔｅ要求信号とＴＬＢ Ｗｒｉ
ｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号はＯＲ回路２７に入
力される。ＯＲ回路２７の出力がオンになると、仮想ア
ドレスと実アドレスとの対がメモリ２８に格納される。
は、比較回路２９が果ス・ヒットを出力した時に、レジ
スタ２２にセットされる。論理アドレス・レジスタ２の
出力は、ゲート２６の否定側出力が“１゜の時に、ＡＮ
Ｄ回路２３を介してＯＲ回路２５に入力される。また、
ゲート２６の肯定側出力が“１“の時には、レジスタ２
２の出力がＡＮＤ回路２４を介してＯＲ回路２５に人力
される。ＯＲ回路２５の出力は、メモリ部２８のアドレ
ス入力部およびデータ入力部（仮想アドレス側）に送ら
れと共に、ＤＡＴ論理アドレスとしてＤＡＴ機構７に送
られる．ＴＬＢ Ｗｒｉｔｅ要求信号とＴＬＢ Ｗｒｉ
ｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号はＯＲ回路２７に入
力される。ＯＲ回路２７の出力がオンになると、仮想ア
ドレスと実アドレスとの対がメモリ２８に格納される。
ＴＬＢ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号がオ
ンになると、ゲート２６の肯定側出力は′１゛になり、
否定側出力はＩ Ｏ ＋になる。 論理アドレ
ス・レジスタ２に仮想アドレスがセットされると、この
仮想アドレスでＴＬＢが索引される。ヒットのときには
、メモリ部２８から読み出された実アドレスが絶対アド
レス・レジスタ４にセントされる。
ンになると、ゲート２６の肯定側出力は′１゛になり、
否定側出力はＩ Ｏ ＋になる。 論理アドレ
ス・レジスタ２に仮想アドレスがセットされると、この
仮想アドレスでＴＬＢが索引される。ヒットのときには
、メモリ部２８から読み出された実アドレスが絶対アド
レス・レジスタ４にセントされる。
５ス・ヒットの場合にはＤＡＴ要求がオンする。
ＤＡＴ機構７は、ＤＡＴ要求がオンすると、論理アドレ
ス・レジスタ２２の仮想アドレスを実アドレスに変換し
、この実アドレスをＴＬＢアドレス・レジスタ９にセッ
トし、ＴＬＢ Ｈｒｉｔｅ要求信号をオンする。ＴＬＢ
Ｗｒｉｔｅ要求信号がオンすると、論理アドレス・レ
ジスタ２の仮想アドレスとＤＡＴ機構７から送られて来
た実アドレスがメモリ部２８に格納される。
ス・レジスタ２２の仮想アドレスを実アドレスに変換し
、この実アドレスをＴＬＢアドレス・レジスタ９にセッ
トし、ＴＬＢ Ｈｒｉｔｅ要求信号をオンする。ＴＬＢ
Ｗｒｉｔｅ要求信号がオンすると、論理アドレス・レ
ジスタ２の仮想アドレスとＤＡＴ機構７から送られて来
た実アドレスがメモリ部２８に格納される。
ＤＡＴ機構７は、続いて次ページの実アドレスを生成し
、これをＴＬＢアドレス・レジスタ９にセットし、ＴＬ
Ｂ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号をオンす
る。ＴＬＢ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号
がオンすると、次ページの仮想アドレスと次ページの実
アドレスとの対がメモリ部２８に格納される。
、これをＴＬＢアドレス・レジスタ９にセットし、ＴＬ
Ｂ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号をオンす
る。ＴＬＢ Ｗｒｉｔｅ Ｎｅｘｔ Ｐａｇｅ要求信号
がオンすると、次ページの仮想アドレスと次ページの実
アドレスとの対がメモリ部２８に格納される。
以上の説明から明らかなように、本発明によれば、先行
ＤＡＴを効率よく行うことが出来、ＴＬＢのミス・ヒッ
ト率を減少することが出来る。
ＤＡＴを効率よく行うことが出来、ＴＬＢのミス・ヒッ
ト率を減少することが出来る。
ント・オリジン・レジスタ、ｒＵ・・・命令ユニット、
ＥＵ・・・演算ユニット。
ＥＵ・・・演算ユニット。
Claims (1)
- 【特許請求の範囲】 （ａ）動的アドレス変換の対象となる仮想アドレスのセ
グメント・インデックスとセグメント・テーブル・オリ
ジンとに基づいてセグメント・テーブル・エントリ・ア
ドレスを算出し、該セグメント・テーブル・エントリ・
アドレスに従ってセグメント・テーブル・エントリを求
め、 （ｂ）求めたセグメント・テーブル・エントリの内容と
上記仮想アドレスのページ・インデックスとに基づいて
ページ・テーブル・エントリ・アドレスを算出し、該ペ
ージ・テーブル・エントリ・アドレスに従ってページ・
テーブル・エントリを求め、 （ｃ）求めたページ・テーブル・エントリの内容と上記
仮想アドレスのバイト・インデックスとに基づいて上記
仮想アドレスに対応する実アドレスを算出し、該実アド
レスと対応する仮想アドレスとを対にして変換索引バッ
ファに登録し、 （ｄ）（ｂ）で求めたページ・テーブル・エントリ・ア
ドレスにページ・テーブル・エントリ長を加えることで
続く次のページ・テーブル・エントリ・アドレスを算出
し、該ページ・テーブル・エントリ・アドレスに従って
ページ・テーブル・エントリを求め、 （ｅ）（ｄ）で求めたページ・テーブル・エントリの内
容と上記仮想アドレスのバイト・インデックスとに基づ
いて実アドレスを算出し、該実アドレスと対応する仮想
アドレスとを対にして変換索引バッファに登録する ことを特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244321A JPH03105536A (ja) | 1989-09-20 | 1989-09-20 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244321A JPH03105536A (ja) | 1989-09-20 | 1989-09-20 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105536A true JPH03105536A (ja) | 1991-05-02 |
Family
ID=17116983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244321A Pending JPH03105536A (ja) | 1989-09-20 | 1989-09-20 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005272035A (ja) * | 2004-03-23 | 2005-10-06 | New Delta Ind Co | 移動台車 |
| JP2006214229A (ja) * | 2005-02-07 | 2006-08-17 | Chugoku Electric Power Co Inc:The | 柱上組立式作業台 |
-
1989
- 1989-09-20 JP JP1244321A patent/JPH03105536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005272035A (ja) * | 2004-03-23 | 2005-10-06 | New Delta Ind Co | 移動台車 |
| JP2006214229A (ja) * | 2005-02-07 | 2006-08-17 | Chugoku Electric Power Co Inc:The | 柱上組立式作業台 |
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