JPS63751A - プリフエツチ制御方式 - Google Patents
プリフエツチ制御方式Info
- Publication number
- JPS63751A JPS63751A JP61145844A JP14584486A JPS63751A JP S63751 A JPS63751 A JP S63751A JP 61145844 A JP61145844 A JP 61145844A JP 14584486 A JP14584486 A JP 14584486A JP S63751 A JPS63751 A JP S63751A
- Authority
- JP
- Japan
- Prior art keywords
- prefetch
- cache memory
- flag
- instruction processing
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000004044 response Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 206010011224 Cough Diseases 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主記憶装置に対するプリフェッチ機能を備えたキャッシ
ュメモリを有する計算機システムのキャッシュメモリ制
御ユニットにおいて、該キャッシュメモリのタグ（ＴＡ
Ｇ）メモリのエントリ中に、プリフェッチアクセスであ
ることを示すプリフェッチフラグ（ＰＦＦ）を設け、キ
ャッシュメモリ制御ユニットでプリフェッチ要求を発行
した時には、該プリフェッチフラグ（ＰＦＦ）を″オン
゛ とする手段を設けることにより、該プリフェッチア
クセスの後から、該プリフェッチアドレスと同じアドレ
スで命令処理部からフェッチ要求があったとき、上記プ
リフェッチフラグ（ＰＦＦ）を“オブ として、該プリ
フェッチアクセスを、上記命令処理部からのフェッチア
クセスに切り替えるようにしたものである。
ュメモリを有する計算機システムのキャッシュメモリ制
御ユニットにおいて、該キャッシュメモリのタグ（ＴＡ
Ｇ）メモリのエントリ中に、プリフェッチアクセスであ
ることを示すプリフェッチフラグ（ＰＦＦ）を設け、キ
ャッシュメモリ制御ユニットでプリフェッチ要求を発行
した時には、該プリフェッチフラグ（ＰＦＦ）を″オン
゛ とする手段を設けることにより、該プリフェッチア
クセスの後から、該プリフェッチアドレスと同じアドレ
スで命令処理部からフェッチ要求があったとき、上記プ
リフェッチフラグ（ＰＦＦ）を“オブ として、該プリ
フェッチアクセスを、上記命令処理部からのフェッチア
クセスに切り替えるようにしたものである。
本発明は、主記憶装置に対するプリフェッチ機能を備え
たキャッシュメモリを有する計算機システムのキャッシ
ュメモリ制御ユニットにおけるプリフェッチ制御方式に
関する。
たキャッシュメモリを有する計算機システムのキャッシ
ュメモリ制御ユニットにおけるプリフェッチ制御方式に
関する。
一般に、計算機システムにおいて、命令処理部（ｉＰＵ
）が実行するプログラム、オペランドデータのアドレス
分布に局所性があることに着目し、主記憶装置（ＭＳ）
と命令処理部（ｉＰｕ）との間に、小容量ではあるが高
速のキャッシュメモリを設け、主記憶装置（ＭＳ）から
１ブロツク（例えば、３２バイト）を単位としたデータ
を格納しておき、該命令処理部（ｉＰＵ）からのフェッ
チ要求があると、該キャッシュメモリをアクセスして、
該命令、或いはオペランドデータが該キャッシュメモリ
に存在していると（即ち、ヒントであると）、該キャッ
シュメモリから読み取り、見掛は上のアクセスタイムの
向上を図ることが行われる。
）が実行するプログラム、オペランドデータのアドレス
分布に局所性があることに着目し、主記憶装置（ＭＳ）
と命令処理部（ｉＰｕ）との間に、小容量ではあるが高
速のキャッシュメモリを設け、主記憶装置（ＭＳ）から
１ブロツク（例えば、３２バイト）を単位としたデータ
を格納しておき、該命令処理部（ｉＰＵ）からのフェッ
チ要求があると、該キャッシュメモリをアクセスして、
該命令、或いはオペランドデータが該キャッシュメモリ
に存在していると（即ち、ヒントであると）、該キャッ
シュメモリから読み取り、見掛は上のアクセスタイムの
向上を図ることが行われる。
このとき、８亥フ゛ロツクの次のフ゛ロックをサーチし
て、若し、該キャッシュメモリ上になければ、主記憶装
置（ＭＳ）ヘプリフエッチ要求を送出し、数次のブロッ
クを当該キャッシュメモリに格納しておくことにより、
上記ヒント率を向上させることができる。
て、若し、該キャッシュメモリ上になければ、主記憶装
置（ＭＳ）ヘプリフエッチ要求を送出し、数次のブロッ
クを当該キャッシュメモリに格納しておくことにより、
上記ヒント率を向上させることができる。
然して、該プリフェッチは、命令処理部（ｉ ＰＩ）か
らの要求ではないので、命令処理部（ｉＰＵ）に対して
応答してはならない。
らの要求ではないので、命令処理部（ｉＰＵ）に対して
応答してはならない。
その為、主記憶装置（ＭＳ）への要求コマンドに、該プ
リフェッチであることを示す要求種別（ＲＥＱ ＦＣ）
信号を゛対゛にして送出し、主記憶装置（ＭＳ）からの
応答データに対しても、該プリフェッチ要求に対するデ
ータであることを示す応答種別（ＲＥＳＰＯＮＳ ＰＣ
）信号を゛対′で返送する。
リフェッチであることを示す要求種別（ＲＥＱ ＦＣ）
信号を゛対゛にして送出し、主記憶装置（ＭＳ）からの
応答データに対しても、該プリフェッチ要求に対するデ
ータであることを示す応答種別（ＲＥＳＰＯＮＳ ＰＣ
）信号を゛対′で返送する。
そして、キャッシュメモリ制御ユニットにおいて、該応
答種別（ＲＥＳＰＯＮＳ ＰＣ）信号がプリフェッチで
あることを認識すると、命令処理部（ｉＰＵ）への応答
を抑止するような制御を行っている。
答種別（ＲＥＳＰＯＮＳ ＰＣ）信号がプリフェッチで
あることを認識すると、命令処理部（ｉＰＵ）への応答
を抑止するような制御を行っている。
このようなプリフェッチ制御方式において、該プリフェ
ッチのデータがキャッシュメモリに格納される前に、命
令処理部（ｉＰＵ）から正式のフェッチ要求が発行され
、該フェッチアドレスが、上記プリフェッチアドレスと
同じであると、上記プリフェッチを示す応答種別（ＲＥ
ＳＰＯＮＳ ＦＣ）信号を無視して、該プリフェッチを
正式のフェッチに切り替える必要があり、効果的な切り
替え制御方式が待たれていた。
ッチのデータがキャッシュメモリに格納される前に、命
令処理部（ｉＰＵ）から正式のフェッチ要求が発行され
、該フェッチアドレスが、上記プリフェッチアドレスと
同じであると、上記プリフェッチを示す応答種別（ＲＥ
ＳＰＯＮＳ ＦＣ）信号を無視して、該プリフェッチを
正式のフェッチに切り替える必要があり、効果的な切り
替え制御方式が待たれていた。
第３図は従来のプリフェッチ制御方式を説明する図であ
る。
る。
先ず、計算機システムの命令処理部（ｉＰＵ）に付加す
る形で設けられているキャッシュメモリ制御ユニット
（以下、ＳＣＵと云う）において、命令処理部（ｉＰＵ
）からフェッチ要求を受は付けた時、キャッシュメモリ
のタグ（ＴＡＧ）部４０を、アドレスレジスタ（ＡＲ）
２に設定されたフェッチアドレスでサーチし、比較器
（Ｃ） ４０ａで一致出力が検出（ヒツトと云う）され
ると、バッファ（ＢＳ） ４１からデータを読み出し、
マルチプレクサ（ＭＰＸＩ） ７を介して、命令処理部
（ｉＰＵ）に送出する。
る形で設けられているキャッシュメモリ制御ユニット
（以下、ＳＣＵと云う）において、命令処理部（ｉＰＵ
）からフェッチ要求を受は付けた時、キャッシュメモリ
のタグ（ＴＡＧ）部４０を、アドレスレジスタ（ＡＲ）
２に設定されたフェッチアドレスでサーチし、比較器
（Ｃ） ４０ａで一致出力が検出（ヒツトと云う）され
ると、バッファ（ＢＳ） ４１からデータを読み出し、
マルチプレクサ（ＭＰＸＩ） ７を介して、命令処理部
（ｉＰＵ）に送出する。
このとき、若し、上記サーチ処理で一致出力が得られな
い（ノンヒツトと云う）時は、バッファ（ＢＳ） ４１
に当該ブロックのデータが存在しないことになるので、
主記憶装置（ＭＳ）にフェッチ要求を送出する。
い（ノンヒツトと云う）時は、バッファ（ＢＳ） ４１
に当該ブロックのデータが存在しないことになるので、
主記憶装置（ＭＳ）にフェッチ要求を送出する。
このとき、当言亥アドレス■のタグ（ＴＡＧ）部４０へ
の登録と、バリッド（Ｖ）ビット、及びＭビットの゛オ
ン″動作が行われる。尚、該登録エントリは、公知のＬ
ＲＵアルゴリズムによって定められる。
の登録と、バリッド（Ｖ）ビット、及びＭビットの゛オ
ン″動作が行われる。尚、該登録エントリは、公知のＬ
ＲＵアルゴリズムによって定められる。
そして、該命令処理部（ｉＰＵ）が要求したデータを含
むブロックが、所謂ムーブイン（ト）によって、該キャ
ッシュメモリ制御ユニットに返ってきた時、上記タグ（
ＴＡＧ）部４０をサーチして、該当アドレスを含むエン
トリの上記Ｍビットを“オブ とすし、８亥ムーフ゛イ
ンデータをバッファ（ＢＳ） ４１に取り込むと共に、
先頭の１バイトをマルチプレクサ（ＭＰＸＩ） ７を介
して、命令処理部（ｉＰＵ）に送出するように動作する
。
むブロックが、所謂ムーブイン（ト）によって、該キャ
ッシュメモリ制御ユニットに返ってきた時、上記タグ（
ＴＡＧ）部４０をサーチして、該当アドレスを含むエン
トリの上記Ｍビットを“オブ とすし、８亥ムーフ゛イ
ンデータをバッファ（ＢＳ） ４１に取り込むと共に、
先頭の１バイトをマルチプレクサ（ＭＰＸＩ） ７を介
して、命令処理部（ｉＰＵ）に送出するように動作する
。
前述のように、アドレス分布の局所性から、フェッチ要
求はアドレスが連続してくることが多いので、ＳＣＵは
要求されたアドレスの次のブロックのアドレスをプリフ
ェッチアドレスレジスタ（ＰＦＡＲ） ３に設定して、
該アドレスによってタグ（ＴＡＧ） 部４０をサーチし
、若し該ブロックが存在しない（ノンヒツト）ときには
、主制御部１の制御の元に、該ブロックについて、主記
憶装置（ＭＳ）にプリフェッチ要求を、プリフェッチで
あることを示す要求種別（ＲＥＱ ＦＣ）信号と共に、
主記憶装置（ＭＳ）に送出する。
求はアドレスが連続してくることが多いので、ＳＣＵは
要求されたアドレスの次のブロックのアドレスをプリフ
ェッチアドレスレジスタ（ＰＦＡＲ） ３に設定して、
該アドレスによってタグ（ＴＡＧ） 部４０をサーチし
、若し該ブロックが存在しない（ノンヒツト）ときには
、主制御部１の制御の元に、該ブロックについて、主記
憶装置（ＭＳ）にプリフェッチ要求を、プリフェッチで
あることを示す要求種別（ＲＥＱ ＦＣ）信号と共に、
主記憶装置（ＭＳ）に送出する。
このときも、上記プリフェッチアドレス■の登録と、バ
リッド（ｖ）ビット、及びＭビットの゛オン°処理を行
う。
リッド（ｖ）ビット、及びＭビットの゛オン°処理を行
う。
そして、主記憶装置（ＭＳ）から該プリフェッチデータ
転送されてくると、上記Ｍビットを゛オフ”にすると共
に、言亥ブリフエフチデータをデータレジスタ（ＤＲ）
５を介してバッファ（ＢＳ） ４１の当該アドレスに
格納する。。
転送されてくると、上記Ｍビットを゛オフ”にすると共
に、言亥ブリフエフチデータをデータレジスタ（ＤＲ）
５を介してバッファ（ＢＳ） ４１の当該アドレスに
格納する。。
然し、このプリフェッチは、命令処理部（ｉＰｔｌ）か
らの要求ではないので、命令処理部（ｉＰＵ）に応答し
てはならない。
らの要求ではないので、命令処理部（ｉＰＵ）に応答し
てはならない。
そこで、主記憶装置（ＭＳ）から送られてきた応答種別
（ＲＥＳＰＯＮＳ ＦＣ）信号がプリフェッチであるこ
とをＩＰＵ制御部６で認識すると、命令処理部（ｉＰＩ
Ｊ）に対して、データの送出を示すｒｓＥＮＤＪの送出
を抑止するように機能する。
（ＲＥＳＰＯＮＳ ＦＣ）信号がプリフェッチであるこ
とをＩＰＵ制御部６で認識すると、命令処理部（ｉＰＩ
Ｊ）に対して、データの送出を示すｒｓＥＮＤＪの送出
を抑止するように機能する。
然して、上記ＳＣＵからのプリフェッチ要求によるデー
タがバッファ（ＢＳ） ４１に格納される前に、命令処
理部（ｉＰＵ）から正式のフェッチ要求が発行された場
合、上記アドレスレジスタ（ＡＲ） ２に設定されたフ
ェッチ要求アドレスと、前述のプリフェッチアドレスレ
ジスタ（ＰＦＡＲ） ３に設定されているプリフェッチ
アドレスとが比較器（ＰＣ） ３１で比較され、若し一
致すると、上記主記憶装置（ＭＳ）から返送されてきた
プリフェッチデータであることを示す応答種別（ＲＥＳ
ＰＯＮＳ ＦＣ）信号を、ＩＰＵ制御部６で無視し、前
述のｒ ５ＥＮＤ Ｊを送出するようにして、該プリフ
ェッチを正規のフェッチに切り替える制御を行うが、−
致出力が得られない時には、該ＳＣＵの発行したプリフ
ェッチと、命令処理部（ｉＰＵ）が発行したフェッチと
は互いに独立な事象であるので、主制御部１において、
適当なタイミングをとって、該命令処理部（ｉＰｔｌ）
からのフェッチ要求を主記憶装置（ＭＳ）に送出するよ
うにしていた。
タがバッファ（ＢＳ） ４１に格納される前に、命令処
理部（ｉＰＵ）から正式のフェッチ要求が発行された場
合、上記アドレスレジスタ（ＡＲ） ２に設定されたフ
ェッチ要求アドレスと、前述のプリフェッチアドレスレ
ジスタ（ＰＦＡＲ） ３に設定されているプリフェッチ
アドレスとが比較器（ＰＣ） ３１で比較され、若し一
致すると、上記主記憶装置（ＭＳ）から返送されてきた
プリフェッチデータであることを示す応答種別（ＲＥＳ
ＰＯＮＳ ＦＣ）信号を、ＩＰＵ制御部６で無視し、前
述のｒ ５ＥＮＤ Ｊを送出するようにして、該プリフ
ェッチを正規のフェッチに切り替える制御を行うが、−
致出力が得られない時には、該ＳＣＵの発行したプリフ
ェッチと、命令処理部（ｉＰＵ）が発行したフェッチと
は互いに独立な事象であるので、主制御部１において、
適当なタイミングをとって、該命令処理部（ｉＰｔｌ）
からのフェッチ要求を主記憶装置（ＭＳ）に送出するよ
うにしていた。
従って、従来のプリフェッチ制御方式においては、ＳＣ
Ｕで発行したプリフェッチアドレスと、命令処理部（ｉ
Ｐｔｌ）が発行したフェッチアドレスとを比較する為の
比較器（ＰＣ） ３１．及び、該比較器（ＰＣ）３１で
一致出力が検出された時には、命令処理部（ｉＰＵ）に
対して、ｒ ５ＥＮＤ Ｊを送出する為の制御機構６等
を必要とし、ハードウェア量の増加や、制御が複雑にな
ると云う問題があった。
Ｕで発行したプリフェッチアドレスと、命令処理部（ｉ
Ｐｔｌ）が発行したフェッチアドレスとを比較する為の
比較器（ＰＣ） ３１．及び、該比較器（ＰＣ）３１で
一致出力が検出された時には、命令処理部（ｉＰＵ）に
対して、ｒ ５ＥＮＤ Ｊを送出する為の制御機構６等
を必要とし、ハードウェア量の増加や、制御が複雑にな
ると云う問題があった。
本発明は上記従来の欠点に鑑み、少ないハードウェア量
と、簡単な制御で、ＳＣＵで発行したプリフェッチ動作
を、命令処理部（ｉＰＵ）で発行したフェッチに切り替
える方法を提供することを目的とするものである。
と、簡単な制御で、ＳＣＵで発行したプリフェッチ動作
を、命令処理部（ｉＰＵ）で発行したフェッチに切り替
える方法を提供することを目的とするものである。
Ｃ問題点を解決するための手段〕
第１図は本発明のプリフェッチ制御方式の原理ブロック
図である。
図である。
本発明においては、主記憶装置に対するプリフェッチ機
能を備えたキャッシュメモリを有する計算機システムの
キャッシュメモリ制御ユニットにおいて、該キャッシュ
メモリのタグメモリ ４０の中に、プリフェッチアクセ
スであることを示すプリフェッチフラグ（ＰＦＦ）を設
け、キャッシュメモリ制御ユニットでプリフェッチ要求
を発行した時には、当８亥プリフェッチフラグ（ＰＦＦ
）を ゛オン゛ とし、該プリフェッチアクセスの後か
ら、該プリフェッチアドレスと同じアドレスで、命令処
理部からフェッチ要求があったとき、制御回路８におい
て上記プリフェッチフラグ（ＰＦＦ）を゛オフ′ とし
、該プリフェッチアクセスを、上記命令処理部からのフ
ェッチアクセス（ＳＥＮＤの送出）に切り替えるように
構成する。
能を備えたキャッシュメモリを有する計算機システムの
キャッシュメモリ制御ユニットにおいて、該キャッシュ
メモリのタグメモリ ４０の中に、プリフェッチアクセ
スであることを示すプリフェッチフラグ（ＰＦＦ）を設
け、キャッシュメモリ制御ユニットでプリフェッチ要求
を発行した時には、当８亥プリフェッチフラグ（ＰＦＦ
）を ゛オン゛ とし、該プリフェッチアクセスの後か
ら、該プリフェッチアドレスと同じアドレスで、命令処
理部からフェッチ要求があったとき、制御回路８におい
て上記プリフェッチフラグ（ＰＦＦ）を゛オフ′ とし
、該プリフェッチアクセスを、上記命令処理部からのフ
ェッチアクセス（ＳＥＮＤの送出）に切り替えるように
構成する。
即ち、本発明によれば、主記憶装置に対するプリフェッ
チ機能を備えたキャッシュメモリを有する計算機システ
ムのキャッシュメモリ制御ユニットにおいて、該キャッ
シュメモリのタグ（ＴＡＧ）メモリのエントリ中に、プ
リフェッチアクセスであることを示すプリフェッチフラ
グ（ＰＦＦ）を設け、キャッシュメモリ制御ユニットで
プリフェッチ要求を発行した時には、該プリフェッチフ
ラグ（ＰＦＦ）を“オン゛ とする手段を設けることに
より、該プリフェッチアクセスの後から、該プリフェッ
チアドレスと同じアドレスで命令処理部がらフェッチ要
求があったとき、上記プリフェッチフラグ（ＰＦＦ）を
“オフ゛ として、８亥プリフェッチアクセスを、上記
命令処理部からのフェッチアクセスに切り替えるように
したものであるので、ブリ、フェッチ動作を命令処理部
（ｉＰＵ）からのフェッチ動作に切り替える制御が簡単
化できる効果がある。
チ機能を備えたキャッシュメモリを有する計算機システ
ムのキャッシュメモリ制御ユニットにおいて、該キャッ
シュメモリのタグ（ＴＡＧ）メモリのエントリ中に、プ
リフェッチアクセスであることを示すプリフェッチフラ
グ（ＰＦＦ）を設け、キャッシュメモリ制御ユニットで
プリフェッチ要求を発行した時には、該プリフェッチフ
ラグ（ＰＦＦ）を“オン゛ とする手段を設けることに
より、該プリフェッチアクセスの後から、該プリフェッ
チアドレスと同じアドレスで命令処理部がらフェッチ要
求があったとき、上記プリフェッチフラグ（ＰＦＦ）を
“オフ゛ として、８亥プリフェッチアクセスを、上記
命令処理部からのフェッチアクセスに切り替えるように
したものであるので、ブリ、フェッチ動作を命令処理部
（ｉＰＵ）からのフェッチ動作に切り替える制御が簡単
化できる効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示した図であ
り、キャッシュメモリ制御ユニット（ＳＣＵ）における
キャッシュメモリのタグ（ＴＡＧ）部４ｏの各エントリ
に設けられたプリフェッチフラグ（ＰＦＦ）、及び該フ
ラグを゛オフ゛にする制御回路８が本発明を実施するの
に必要な手段である。尚、全図を通して同じ符号は同じ
対象物を示してσする。
り、キャッシュメモリ制御ユニット（ＳＣＵ）における
キャッシュメモリのタグ（ＴＡＧ）部４ｏの各エントリ
に設けられたプリフェッチフラグ（ＰＦＦ）、及び該フ
ラグを゛オフ゛にする制御回路８が本発明を実施するの
に必要な手段である。尚、全図を通して同じ符号は同じ
対象物を示してσする。
本発明を実施しても、命令処理部（ｉＰＵ）からのキャ
ッシュメモリ、及び主記憶装置（ＭＳ）に対するフェッ
チ要求に対する基本動作は変わることはないので省略し
、ここでは、ＳＣＵが主記憶装置（ＭＳ）に対して、プ
リフェッチ要求を出し、該プリフェッチのデータがキャ
ッシュメモリのバッファ（ＢＳ）４１に格納される前に
、命令処理部（ｉＰＵ）から正式のフェッチ要求が発行
されたときの動作を中心にして、本発明のプリフェッチ
制御方式を説明する。
ッシュメモリ、及び主記憶装置（ＭＳ）に対するフェッ
チ要求に対する基本動作は変わることはないので省略し
、ここでは、ＳＣＵが主記憶装置（ＭＳ）に対して、プ
リフェッチ要求を出し、該プリフェッチのデータがキャ
ッシュメモリのバッファ（ＢＳ）４１に格納される前に
、命令処理部（ｉＰＵ）から正式のフェッチ要求が発行
されたときの動作を中心にして、本発明のプリフェッチ
制御方式を説明する。
先ず、ＳＣＵからプリフェッチ要求が発行されると、主
制御部１の制御の元に、タグ（ＴＡＧ）部４０の該当エ
ントリのプリフェッチフラグ（ＰＰＰ）が“オン”に設
定されると共に、プリフェッチアドレスレジスタ（ＰＦ
ＡＲ） ３から、マルチプレクサ（ＭＰＸ２）９を介し
て、プリフェッチアドレスが主記憶装置（ＭＳ）に送出
される。
制御部１の制御の元に、タグ（ＴＡＧ）部４０の該当エ
ントリのプリフェッチフラグ（ＰＰＰ）が“オン”に設
定されると共に、プリフェッチアドレスレジスタ（ＰＦ
ＡＲ） ３から、マルチプレクサ（ＭＰＸ２）９を介し
て、プリフェッチアドレスが主記憶装置（ＭＳ）に送出
される。
このとき、タグ（ＴＡＧ）部４０には、当８亥プリフェ
ッチアドレス■の登録と、バリッド（Ｖ）ビット、及び
Ｍビットの゛オン゛動作が行われる。
ッチアドレス■の登録と、バリッド（Ｖ）ビット、及び
Ｍビットの゛オン゛動作が行われる。
その後、−定のアクセスタイム後、該主記憶装置（ＭＳ
）から当該プリフェッチに対応するデータが、プリフェ
ッチによるデータであることを示す応答種別（ＲＥＳＰ
ＯＮＳ ＦＣ）信号と共に、ＳＣＵに転送されて（ると
、バッファ（ＢＳ） ４１の、上記プリフェッチアドレ
スレジスタ（ＰＰＡＩ？） ３が示すエントリに格納（
登録）されると共に、タグ（ＴＡＧ）部４０の同じエン
トリのＭビットは゛オフ゛ とするように機能する。
）から当該プリフェッチに対応するデータが、プリフェ
ッチによるデータであることを示す応答種別（ＲＥＳＰ
ＯＮＳ ＦＣ）信号と共に、ＳＣＵに転送されて（ると
、バッファ（ＢＳ） ４１の、上記プリフェッチアドレ
スレジスタ（ＰＰＡＩ？） ３が示すエントリに格納（
登録）されると共に、タグ（ＴＡＧ）部４０の同じエン
トリのＭビットは゛オフ゛ とするように機能する。
該バッファ（ＢＳ） ４１に対するプリフェッチデータ
の格納が完了する前に、命令処理部（ｉＰＵ）から正式
のフェッチ要求があり、そのフェッチアドレスがアドレ
スレジスタ（ＡＲ） ２に設定されると、本発明におい
ては、該フェッチアドレスに基づいて、タグ（ＴＡＧ）
部４０がサーチされ、比較器（Ｃ） ４０ａにおいて一
致出力が得られると、制御回路８において、当該エント
リのプリフェッチフラグ（ＰＦＦ）が参照される。
の格納が完了する前に、命令処理部（ｉＰＵ）から正式
のフェッチ要求があり、そのフェッチアドレスがアドレ
スレジスタ（ＡＲ） ２に設定されると、本発明におい
ては、該フェッチアドレスに基づいて、タグ（ＴＡＧ）
部４０がサーチされ、比較器（Ｃ） ４０ａにおいて一
致出力が得られると、制御回路８において、当該エント
リのプリフェッチフラグ（ＰＦＦ）が参照される。
そして、該フラグが°オン″であることを、アンド回路
８１で検出すると、図示のルートで本発明のプリフェッ
チフラグ（ＰＰＰ）が°オフ゛にされる。その後、該プ
リフェッチデータが転送されてくる迄の間、他のアクセ
スの処理が行われる。
８１で検出すると、図示のルートで本発明のプリフェッ
チフラグ（ＰＰＰ）が°オフ゛にされる。その後、該プ
リフェッチデータが転送されてくる迄の間、他のアクセ
スの処理が行われる。
本発明のＩＰＵ制御部６においては、主記憶装置（ＭＳ
）から上記プリフェッチ要求に対するデータであること
を示す応答種別（ＲＥＳＰＯＮＳ ＦＣ）信号を認識し
た時、上記タグ（ＴＡＧ）部のプリフェッチアドレスレ
ジスタ（ＰＦＡＲ） ３が示すエントリのＭビットを゛
オフ” とすると共に、該エントリの上記プリフェッチ
フラグ（ＰＦＦ）が“オフ゛であることを認識すると、
前述のｒｓＥＮＤＪ信号と共に、咳主記憶装Ｗ （ＭＳ
）からのプリフェッチデータをマルチプレクサ（ＭＰＸ
Ｉ） ７を介して命令処理部（ｉＰＵ）に送出し、上記
プリフェッチ動作を、命令処理部（ｉＰＵ）からのフェ
ッチ動作に切り替えるように機能する。
）から上記プリフェッチ要求に対するデータであること
を示す応答種別（ＲＥＳＰＯＮＳ ＦＣ）信号を認識し
た時、上記タグ（ＴＡＧ）部のプリフェッチアドレスレ
ジスタ（ＰＦＡＲ） ３が示すエントリのＭビットを゛
オフ” とすると共に、該エントリの上記プリフェッチ
フラグ（ＰＦＦ）が“オフ゛であることを認識すると、
前述のｒｓＥＮＤＪ信号と共に、咳主記憶装Ｗ （ＭＳ
）からのプリフェッチデータをマルチプレクサ（ＭＰＸ
Ｉ） ７を介して命令処理部（ｉＰＵ）に送出し、上記
プリフェッチ動作を、命令処理部（ｉＰＵ）からのフェ
ッチ動作に切り替えるように機能する。
逆に、上記タグ（ＴＡＧ）部のプリフェッチフラグ（Ｐ
ＦＦ）が°オン゛であると、前述のｒｓＥＮＤＪ信号、
及び、咳主記憶装置（ＭＳ）からのプリフェッチデータ
の命令処理部（ｉＰＬＩ）への送出を抑止し、バッファ
（ＢＳ） ４１への格納動作のみを行う。
ＦＦ）が°オン゛であると、前述のｒｓＥＮＤＪ信号、
及び、咳主記憶装置（ＭＳ）からのプリフェッチデータ
の命令処理部（ｉＰＬＩ）への送出を抑止し、バッファ
（ＢＳ） ４１への格納動作のみを行う。
このように、本発明は、キャッシュメモリのタグ（ＴＡ
Ｇ）部の各エントリ中に、プリフェッチフラグ（ＰＦＦ
）を１ビット設け、ＳＣＵがプリフェッチを行った時に
、該フラグを゛オン” としておき、該プリフェッチに
よるデータがバッファ（ＢＳ） ４に格納される前に、
命令処理部（ｔＰＵ）から正式にフェッチ要求が発行さ
れた時、該タグ（ＴＡＧ）部をサーチし、上記プリフェ
ッチフラグ（ＰＦＦ）が°オン”であることを認識する
と、Ｊ亥フラグを“オフ゛ とするだけで、上記プリフ
ェッチ動作を、命令処理部（ｉＰＵ）からのフェッチ要
求の処理（ＳＥＮＤの送出）に切り替えることができる
ようにした所に特徴がある。
Ｇ）部の各エントリ中に、プリフェッチフラグ（ＰＦＦ
）を１ビット設け、ＳＣＵがプリフェッチを行った時に
、該フラグを゛オン” としておき、該プリフェッチに
よるデータがバッファ（ＢＳ） ４に格納される前に、
命令処理部（ｔＰＵ）から正式にフェッチ要求が発行さ
れた時、該タグ（ＴＡＧ）部をサーチし、上記プリフェ
ッチフラグ（ＰＦＦ）が°オン”であることを認識する
と、Ｊ亥フラグを“オフ゛ とするだけで、上記プリフ
ェッチ動作を、命令処理部（ｉＰＵ）からのフェッチ要
求の処理（ＳＥＮＤの送出）に切り替えることができる
ようにした所に特徴がある。
以上、詳細に説明したように、本発明のプリフェッチ制
御方式は、主記憶装置に対するプリフェッチ機能を備え
たキャッシュメモリを有する計算機システムのキャッシ
ュメモリ制御ユニットにおいて、該キャッシュメモリを
制御するタグ（ＴＡＧ）メモリのエントリ中に、プリフ
ェッチアクセスであることを示すプリフェッチフラグ（
ＰＦＦ）を設け、キャッシュメモリ制御ユニットでプリ
フェッチ要求を発行した時には、該プリフェッチフラグ
（ＰＦＦ）を°オン゛ とする手段を設けることにより
、該プリフェッチアクセスの後から、該プリフェッチア
ドレスと同じアドレスで命令処理部からフェッチ要求が
あったとき、上記プリフェッチフラグ（ＰＦＦ）を“オ
フ″として、Ｓ亥プリフェッチアクセスを、上記命令処
理部からのフェッチアクセスに切り替えるようにしたも
のであるので、プリフェッチ動作を命令処理部（ｉＰＵ
）からのフェッチ動作に切り替える制御が簡単化できる
効果がある。
御方式は、主記憶装置に対するプリフェッチ機能を備え
たキャッシュメモリを有する計算機システムのキャッシ
ュメモリ制御ユニットにおいて、該キャッシュメモリを
制御するタグ（ＴＡＧ）メモリのエントリ中に、プリフ
ェッチアクセスであることを示すプリフェッチフラグ（
ＰＦＦ）を設け、キャッシュメモリ制御ユニットでプリ
フェッチ要求を発行した時には、該プリフェッチフラグ
（ＰＦＦ）を°オン゛ とする手段を設けることにより
、該プリフェッチアクセスの後から、該プリフェッチア
ドレスと同じアドレスで命令処理部からフェッチ要求が
あったとき、上記プリフェッチフラグ（ＰＦＦ）を“オ
フ″として、Ｓ亥プリフェッチアクセスを、上記命令処
理部からのフェッチアクセスに切り替えるようにしたも
のであるので、プリフェッチ動作を命令処理部（ｉＰＵ
）からのフェッチ動作に切り替える制御が簡単化できる
効果がある。
第１図は本発明のプリフェッチ制御方式の原理ブロック
図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のプリフェッチ制御方式を説明する図。 である。 図面において、 １は主制御部。 ２はアドレスレジスタ（ＡＲ）。 ３はプリフェッチアドレスレジスタ（ＰＦＡＲ）。 ３１は比較器（ＰＣ）、 ４はキャッシュメモリ
。 ４０はタグ（ＴＡＧ）部、４１はバッファ（ＢＳ） 。 ４０ａは比較器（Ｃ）。 ５はデータレジスタ（ＯＲ） 。 ６はＩＰＵ制御部。 ７．９はマルチプレクサ（ＭＰＸｌ、２）。 ８は制御回路。 ＰＦＦはプリフェッチフラグ。 要求種別（ＲＥＱ ＦＣ）信号、応答種別（ＲＥＳＰＯ
ＮＳ ＦＣ）信号はフェッチ要求、及び応答の種別を示
す制御信号。 をそれぞれ示す。
図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のプリフェッチ制御方式を説明する図。 である。 図面において、 １は主制御部。 ２はアドレスレジスタ（ＡＲ）。 ３はプリフェッチアドレスレジスタ（ＰＦＡＲ）。 ３１は比較器（ＰＣ）、 ４はキャッシュメモリ
。 ４０はタグ（ＴＡＧ）部、４１はバッファ（ＢＳ） 。 ４０ａは比較器（Ｃ）。 ５はデータレジスタ（ＯＲ） 。 ６はＩＰＵ制御部。 ７．９はマルチプレクサ（ＭＰＸｌ、２）。 ８は制御回路。 ＰＦＦはプリフェッチフラグ。 要求種別（ＲＥＱ ＦＣ）信号、応答種別（ＲＥＳＰＯ
ＮＳ ＦＣ）信号はフェッチ要求、及び応答の種別を示
す制御信号。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 主記憶装置に対するプリフェッチ機能を備えたキャッシ
ュメモリを有する計算機システムのキャッシュメモリ制
御ユニットにおいて、 該キャッシュメモリのタグメモリ（４０）の各エントリ
中に、プリフェッチアクセスであることを示すプリフェ
ッチフラグ（ＰＦＦ）を設け、 上記キャッシュメモリ制御ユニットで、主記憶装置に対
するプリフェッチ要求を発行した時には、当該プリフェ
ッチフラグ（ＰＦＦ）を‘オン’とし、該プリフェッチ
アクセスの後から、該プリフェッチアドレスと同じアド
レスで、命令処理部からフェッチ要求があったとき、 上記プリフェッチフラグ（ＰＦＦ）を‘オフ’として、
該プリフェッチアクセスを、上記命令処理部からのフェ
ッチアクセスに切り替えるように制御することを特徴と
するプリフェッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145844A JPS63751A (ja) | 1986-06-20 | 1986-06-20 | プリフエツチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145844A JPS63751A (ja) | 1986-06-20 | 1986-06-20 | プリフエツチ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63751A true JPS63751A (ja) | 1988-01-05 |
Family
ID=15394407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145844A Pending JPS63751A (ja) | 1986-06-20 | 1986-06-20 | プリフエツチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63751A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4457733A (en) * | 1980-09-29 | 1984-07-03 | Zenith Radio Corporation | Method for providing coextensive raster patterns in television CRT in-line electron guns |
| JPH04270432A (ja) * | 1991-01-25 | 1992-09-25 | Fujitsu Ltd | ディスクキャッシュ制御方式 |
| US5382964A (en) * | 1989-12-14 | 1995-01-17 | Man Roland Druckmaschinen Ag | Printing apparatus with thermo transfer foil capable of compensating variations in spacing or pressure between a printer form carrier and a recording head |
| JP2006040090A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | キャッシュメモリ制御装置、キャッシュメモリ制御方法、中央処理装置、情報処理装置、中央処理方法。 |
| JP2009059077A (ja) * | 2007-08-30 | 2009-03-19 | Toshiba Corp | キャッシュシステム |
-
1986
- 1986-06-20 JP JP61145844A patent/JPS63751A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4457733A (en) * | 1980-09-29 | 1984-07-03 | Zenith Radio Corporation | Method for providing coextensive raster patterns in television CRT in-line electron guns |
| US5382964A (en) * | 1989-12-14 | 1995-01-17 | Man Roland Druckmaschinen Ag | Printing apparatus with thermo transfer foil capable of compensating variations in spacing or pressure between a printer form carrier and a recording head |
| JPH04270432A (ja) * | 1991-01-25 | 1992-09-25 | Fujitsu Ltd | ディスクキャッシュ制御方式 |
| JP2006040090A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | キャッシュメモリ制御装置、キャッシュメモリ制御方法、中央処理装置、情報処理装置、中央処理方法。 |
| JP2009059077A (ja) * | 2007-08-30 | 2009-03-19 | Toshiba Corp | キャッシュシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5906001A (en) | Method and apparatus for performing TLB shutdown operations in a multiprocessor system without invoking interrup handler routines | |
| US5961631A (en) | Data processing apparatus and method for pre-fetching an instruction in to an instruction cache | |
| KR920008427B1 (ko) | 마이크로프로세서 | |
| US7797494B2 (en) | Arithmetic processor, information processing apparatus and memory access method in arithmetic processor | |
| JP3254019B2 (ja) | データ先読み制御装置 | |
| JPH08221324A (ja) | キャッシュメモリへのアクセス | |
| US11934320B2 (en) | Translation lookaside buffer invalidation | |
| JPS63751A (ja) | プリフエツチ制御方式 | |
| JPH05241952A (ja) | 命令データのキャッシュメモリへの転送方法及びデータ処理装置 | |
| JPH05100956A (ja) | アドレス変換装置 | |
| JPS6167160A (ja) | 仮想アドレス変換装置 | |
| US7181590B2 (en) | Method for page sharing in a processor with multiple threads and pre-validated caches | |
| JP2002007371A (ja) | Ｌ１キャッシュフォールスシェア緩和制御方式 | |
| JPH0552539B2 (ja) | ||
| JPH03154139A (ja) | キャッシュメモリ | |
| JP2555461B2 (ja) | キャッシュメモリシステム | |
| JP2845754B2 (ja) | マルチプロセッサシステム | |
| JPH02301843A (ja) | プリフェッチ制御方法およびプリフェッチ制御装置 | |
| JP2976980B2 (ja) | キャッシュ制御方式 | |
| JPH05342101A (ja) | 階層キャッシュ・メモリ | |
| JPS6240555A (ja) | プリフエツチ制御方式 | |
| KR0184475B1 (ko) | 캐쉬메모리 액세스회로 | |
| JPH0553912A (ja) | キヤツシユメモリの制御方法 | |
| JPH0421044A (ja) | １チップキャッシュメモリ | |
| JPS6214862B2 (ja) |